FR3027402A1

FR3027402A1 -

Info

Publication number: FR3027402A1
Application number: FR1460121A
Authority: FR
Inventors: Richun Fei; Salvador Mir; Jocelyn Moreau
Original assignee: Centre National de la Recherche Scientifique CNRS; STMicroelectronics Grenoble 2 SAS
Current assignee: STMicroelectronics Grenoble 2 SAS
Priority date: 2014-10-21
Filing date: 2014-10-21
Publication date: 2016-04-22
Anticipated expiration: 2034-10-21
Also published as: US20160112700A1; US10484676B2; CN205160709U; CN105530508A; FR3027402B1; CN105530508B

Abstract

L'invention concerne un procédé comprenant : appliquer une transition de signal à un fil de commande (105) d'une matrice de pixels (101) d'un capteur d'images ; détecter, sur la base d'un signal de tension détecté sur le fil de commande (105), la durée d'au moins une partie de la transition de signal sur le fil de commande ; et détecter un défaut électrique dans le fil de commande (105) sur la base de la durée détectée.

Description

B13508FR - 13-GR2C0-1157 1 CIRCUIT ET PROCEDE POUR LE TEST SUR PUCE D'UNE MATRICE DE PIXELS Domaine La présente description concerne un circuit et un procédé pour tester sur la puce une matrice de pixels, et en particulier un circuit et un procédé pour détecter des défauts 5 électriques dans une matrice de pixels. Exposé de l'art antérieur Les capteurs d'images CMOS comprennent en général une matrice de pixels interconnectés par des' fils horizontaux et verticaux, les fils horizontaux étant en général utilisés pour 10 des signaux de commande destinés à contrôler les rangées de pixels, et les fils verticaux étant en général utilisés pour lire les signaux à partir de chaque colonne de pixels. Le test industriel d'une telle matrice de pixels est en général basé sur ce qu'on appelle un test optique, qui 15 implique de capturer, en utilisant le capteur d'images, une image d'une scène uniforme, et de vérifier que chacun des pixels fournit une lecture attendue. Une telle technique permet de détecter des défauts majeurs dans des fils d'interconnexion, de tels défauts étant souvent appelés défauts HFPN (de l'anglais 20 Horizontal Fixed Pattern Noise - bruit de môtif fixe horizontal) et VFPN (de l'anglais Vertical Fixed Pattern Noise - bruit de B13508FR - 13-GR2C0-1157 2 motif fixe vertical). Si un défaut majeur est détecté dans une puce donnée, la puce peut être supprimée. Un problème est que certains défauts peuvent ne pas apparaître comme étant des défauts majeurs au moment de la 5 fabrication, puisqu'ils n'induisent pas de défauts d'image significatifs dans des conditions de test limitées. Cependant, de tels défauts peuvent évoluer vers des défauts majeurs dans diverses conditions de terrain, et ainsi peuvent conduire à des défauts d'images clairs pendant la durée de vie du capteur 10 d'images. De tels défauts sont inacceptables dans certains domaines d'utilisation, comme dans les applications automobiles ou médicales. On a donc besoin dans la technique d'un circuit et d'un procédé pour détecter des défauts non majeurs dans une 15 matrice de pixels d'un capteur d'images. Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. 20 Selon un aspect, on prévoit un procédé comprenant : appliquer une transition de signal à un fil de commande d'une matrice de pixels d'un capteur d'images ; détecter, sur la base d'un signal de tension détecté sur le fil de commande, la durée d'au moins une partie de la transition de signal sur le fil de 25 commande ; et détecter un défaut électrique dans le fil de commande sur la base de la durée détectée. Selon un mode de réalisation, le défaut électrique est une ouverture résistive ou un court-circuit résistif dans le fil de commande. 30 Selon un mode de réalisation, la détection du défaut électrique comprend la comparaison de la durée détectée à une durée de référence, un défaut étant détecté si la durée détectée dépasse la durée de référence. Selon un mode de réalisation, la détection de la durée 35 comprend : activer par un premier circuit, un premier signal 3508FR - 13-GR200-1157 3 lorsque le signal de tension sur le fil de commande atteint un premier seuil ; et activer, par un deuxième circuit, un deuxième signal lorsque la tension sur le fil de commande atteint un deuxième seuil. Selon un autre aspect, on prévoit un circuit comprenant : un circuit de commande agencé pour appliquer une transition de signal à un fil de commande d'une matrice de pixels d'un capteur d'images ; et un circuit de détection de défaut couplé au fil de commande et agencé pour : déterminer la 10 durée d'au moins une partie de la transition de signal du fil de commande ; et détecter un défaut électrique dans le fil de commande sur la base de la durée détectée. Selon un mode de réalisation, le circuit de détection de défaut comprend : un premier circuit adapté à activer un 15 premier signal lorsque le signal de tension sur le fil de commande atteint un premier seuil ; et un deuxième circuit adapté à activer un deuxième signal lorsque le signal de tension sur le fil de commande atteint un deuxième seuil. Selon un mode de réalisation, le premier circuit 20 comprend un inverseur à faible seuil. Selon un mode de réalisation, le deuxième circuit comprend un demi-trigger de Schmitt. Selon un mode de réalisation, le premier circuit comprend un premier transistor ayant son noeud de commande 25 couplé au fil de commande ; et le deuxième circuit comprend des deuxième et troisième transistors ayant chacun son noeud de commande couplé au fil de commande. Selon un mode de réalisation, le premier transistor a un rapport largeur/longueur supérieur à celui de chacun des 30 deuxième et troisième transistors. Selon un mode de réalisation, le deuxième circuit comprend en outre : un quatrième transistor couplé en série avec les deuxième et troisième transistors ; et un cinquième transistor couplé par ses noeuds de conduction principaux entre une 35 tension d'alimentation et un noeud intermédiaire entre les 3508FR - 13-GR2C0-1157 4 deuxième et troisième transistors, un noeud de commande du cinquième transistor étant couplé à un noeud intermédiaire entre les deuxième et quatrième transistors. Selon un mode de réalisation, le quatrième transistor a son noeud de commande couplé à un signal de réinitialisation, et le premier circuit comprend un sixième transistor couplé à l'un des noeuds de conduction principaux du premier transistor (306) et ayant son noeud de commande couplé au signal de réinitialisation.

Selon un mode de réalisation, la durée de référence est générée par un tampon recevant le deuxième signal. Selon un autre aspect, on prévoit un système comprenant : une pluralité des circuits susmentionnés couplés chacun à l'un correspondant d'une pluralité de fils de commande ; et une pluralité de dispositifs synchrones agencés pour comparer les durées détectées aux durées de référence, les dispositifs synchrones étant adaptés à être connectés en chaîne pour fournir en sortie le résultat de la comparaison pour chaque fil de la pluralité de fils de commande.

Selon un autre aspect, on prévoit un système comprenant : une pluralité des circuits susmentionnés couplés chacun à l'un correspondant d'une pluralité de fils de commande ; des première et deuxième lignes de bits ; un sixième transistor couplé entre la première ligne de bit et une tension de masse et recevant sur son noeud de commande le premier signal pour un premier circuit de la pluralité de circuit ; et un septième transistor couplé entre la deuxième ligne de bit et une tension de masse et recevant sur son noeud de commande le deuxième signal pour le premier circuit de la pluralité de circuits. Brève description des dessins Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement à la lecture de la description détaillée suivante de modes de réalisation, donnés à titre B13508tR - 13-GR2C0-1157 d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement un capteur d'images selon un mode de réalisation de la présente 5 description ; la figure 2A est un organigramme illustrant des opérations dans un procédé de détection de défauts électriques dans des fils de commande d'une matrice de pixels d'un capteur d'images selon un mode de réalisation de la présente description ; la figure 2B est un chronogramme illustrant un exemple de signaux dans le capteur d'images de la figure 1 ; la figure 3 illustre schématiquement un circuit pour détecter la durée d'au moins une partie d'une transition de 15 signal selon un mode de réalisation de la présente description ; la figure 4 illustre schématiquement un circuit pour détecter la durée d'au moins une partie d'une transition de signal selon un autre mode de réalisation de la présente description ; 20 la figure 5 est un chronogramme illustrant un exemple de signaux dans le circuit de la figure 4 ; la figure 6 illustre schématiquement un circuit de détection de défaut selon un mode de réalisation de la présente description ; 25 la figure 7 est un chronogramme illustrant des exemples de signaux dans le circuit de la figure 6 ; et la figure 8 illustre schématiquement un circuit de détection de défaut selon un autre mode de réalisation de la présente description. 30 Description détaillée La figure 1 illustre schématiquement un capteur d'images 100 comprenant une matrice 101 de Pixels 102, disposés en rangées et en colonnes. Trois rangées et quatre colonnes de pixels sont représentées en figure 1, mais la matrice de pixels 35 101 pourrait avoir une taille quelconque. Chaque pixel 102 B13508FR - 13-GR2C0-1157 6 correspond par exemple à un pixel CMOS, comme un pixel 3T, ou un autre type de pixel CMOS comprenant une photodiode, un ou plusieurs transistors de réinitialisation, et optionnellement un transistor de transfert et/ou un transistor en source suiveuse, comme cela est bien connu de l'homme de l'art. Cependant, il apparaîtra aussi clairement à l'homme de l'art,que les enseignements donnés ici pourraient s'appliquer à des matrices d'autres types de pixels. Le capteur d'images 100 fait par exemple partie d'un 10 dispositif de capture d'images, comme une caméra numérique ou une webcam d'un ordinateur portable, d'un téléphone mobile, d'un smartphone, d'une tablette informatique, d'un lecteur de média portable, ou similaire. Dans l'exemple de la figure 1, les rangées de pixels 15 102 reçoivent un ou plusieurs signaux de commande communs sur un ou plusieurs fils de commande 105. Les signaux de commande comprennent par exemple un ou plusieurs signaux de réalisation pour réinitialiser la tension de la photodiode et/ou la tension du noeud de détection, un signal de porte de transfert (TG), et 20 un signal de lecture. Dans l'exemple de la figure 1, trois fils de commande sont prévus vers chaque rangée de pixels de la matrice, bien que dans des variantes de réalisation il puisse y avoir un nombre quelconque de fils de commande. Les signaux de commande sont par exemple générés par un décodeur de rangée 106. 25 Le décodeur de rangée 106 peut recevoir un ou plusieurs signaux d'entrée (non illustrés en figure 1), et aussi par exemple recevoir un signal de test TEST décrit plus en détail dans la suite. Chaque colonne de pixels 102 est associée à un fil de 30 lecture commun 107, les fils 107 fournissant des niveaux de tension détectés sur les pixels d'une rangée sélectionnée. Les fils de lecture 107 sont par exemple couplés à un circuit de sortie 108, qui comprend par exemple des circuits échantillonneurs bloqueurs et/ou un ou plusieurs convertisseurs 35 analogique-numérique (ADC).

B13508FR - 13-GR2C0-1157 7 Les fils de commande 105 sont couplés à un circuit de test 110, qui est par exemple un circuit BIST (de l'anglais Built-In Self-Test - autotest intégré). Dans l'exemple de la figure 1, chaque fil de commande 105 a l'une de ses extrémités couplée au décodeur de rangée 106, et son autre extrémité couplée au circuit de test 110. Le circuit de test 110 fournit par exemple un signal de sortie (RESULT) indiquant si un défaut a été détecté dans un ou plusieurs des fils de commande 105. Le fonctionnement du circuit de test 110 de la figure 10 1 va maintenant être décrit plus en détail en faisant référence au chronogramme de la figure 2A. La figure 2A illustre un exemple d'opérations dans un procédé de test pour trouver des défauts électriques dans un ou plusieurs fils de commande d'une matrice de pixels, comme l'un 15 ou tous les fils de commande 105 des rangées de la figure 1. Le procédé de test permet par exemple de détecter des défauts de type ouverture résistive (RO) ou court-circuit résistif (RS), comme cela va être décrit plus en détail ci-après. Dans une première opération 201, une transition de 20 signal est appliquée à un ou plusieurs fils de commande à tester. La transition du signal est par exemple un front montant, bien que dans certains modes de réalisation on puisse utiliser les fronts descendants. La transition de signal est par exemple générée par le décodeur de rangée 106, en réponse à une 25 activation du signal TEST. Dans une opération suivante 202, la durée TTR d'au moins une partie de la transition est détectée. Le terme "durée de transition" est utilisé ici pour désigner une durée égale à la totalité ou à une partie du temps de montée ou de descente 30 d'une transition. Par exemple, comme on va le décrire plus en détail ci-après, la durée TTR est représentée par une paire de signaux, dont le premier a un front indiquant l'instant où la tension du fil de commande atteint un premier seuil, et dont le deuxième a un front indiquant l'instant où la tension sur le fil 35 de commande atteint un deuxième seuil.

B13508FR - 13-GR2C0-1157 8 Dans une opération suivante 203, la durée de transition TTR est comparée à une durée de référence TREF. Si la durée de transition TTR est inférieure à TREF, l'opération suivante est l'opération 204, dans laquelle le fil de commande 5 est supposé ne pas contenir de défaut. Dans l'autre cas, si la durée de transition détectée TTR est supérieure à TREF, l'opération suivante est l'opération 205, dans laquelle il est déterminé que le fil de commande contient un défaut. Dans un tel cas, la puce est par exemple supprimée. Dans certains modes de 10 réalisation, la comparaison de l'opération 203 est réalisée sur la puce, et le résultat est fourni dans l'opération 204 ou 205 sur une broche de sortie de la puce, et/ou est affiché sur un afficheur du dispositif de capture d'images comprenant la matrice de pixels. 15 La figure 2B est un chronogramme représentant un exemple du signal de tension Vcw sur l'un des fils de commande 105 de la figure 1, et de signaux Si et S2 ayant respectivement des fronts qui indiquent les instants où le signal Vcw atteint des premier et deuxième seuils TH1 et TH2. Dans l'exemple de la 20 figure 2B, la transition de signal appliquée au fil de commande est un front montant, et comme cela est illustré, la tension Vcw sur le fil monte avec un gradient qui va dépendre de la valeur RC du fil, c'est-à-dire de la résistance et de la capacité du fil. 25 Le signal Si est initialement bas, et a un front montant lorsque le signal Vcw atteint le seuil TH1. Le signal S2 est aussi initialement bas, et a un front montant lorsque le signal Vcw atteint le deuxième seuil TH2. La durée de la transition TTR est par exemple la différence de temps entre les 30 fronts montants des signaux Si et S2. Les présents inventeurs ont trouvé qu'une ouverture résistive ou un court-circuit résistif vont tous deux conduire à une augmentation de la valeur RC d'un fil. En effet, une ouverture résistive correspond à un défaut dans le fil, provo- 35 quant une augmentation significative sa résistance, mais sans B13508FR - 13-GR2C0-1157 9 provoquer une ouverture complète du circuit. Un court-circuit résistif correspond à une connexion partielle entre le fil et un autre conducteur, provoquant une augmentation significative de la capacité associée au fil. Toute augmentation de la valeur RC du fil va provoquer une augmentation correspondante de la durée d'une transition de signal appliquée au fil. La durée de référence TREF est par exemple choisie comme étant la plus longue durée de transition raisonnable sur un fil sans défaut, et peut varier d'un fil de commande à un autre, en fonction de 10 la valeur RC intrinsèque du fil. La figure 3 illustre schématiquement un circuit de détection de durée de transition 300 pour générer les signaux Si et S2 de la figure 2E sur la base d'une transition de signal appliquée à l'un des fils de commande 105. 15 Le circuit 300 comprend un circuit 302 pour générer le signal Si, comprenant un inverseur à faible seuil 303 constitué d'une paire de transistors 304, 306, couplés en série par l'intermédiaire de leurs noeuds de conduction principaux entre une tension d'alimentation VDD et la masse, et ayant leurs 20 noeuds de commande couplés sur la ligne de commande 105. Le transistor 304 est par exemple un transistor MOS à canal P (PMOS) ayant sa source couplée à la tension d'alimentation VDD, et le transistor 306 est par exemple un transistor MOS à canal N (NMOS) ayant sa source couplée à la masse. Un noeud inter- 25 médiaire 308 entre les transistors 304, 306 est par exemple couplé à l'entrée d'un autre inverseur 310, qui fournit le signal Si sur sa sortie. Le transistor NMOS 306 de l'inverseur à faible seuil 303 a par exemple un rapport largeur/longueur supérieur à celui du transistor PMOS 304, et ainsi le transistor 30- 306 a une tension de seuil relativement faible, et le noeud 308 est par exemple tiré vers le bas par un niveau relativement faible du signal de tension Vcw. Le circuit 300 comprend aussi un circuit 312, pour générer le signal S2, comprenant un demi-trigger de Schmitt. Par 35 exemple, le circuit 312 comprend trois transistors 314, 316 et 3508FR - 13-GR2C0-1157 10 318 couplés en série entre eux par l'intermédiaire de leurs noeuds de conduction principaux entre la tension d'alimentation VDD et la masse, et ayant chacun son noeud de cominande couplé au fil de commande 105. Le transistor 314 est par exemple un transistor PMOS ayant sa source couplée à la tension d'alimentation VDD, et les transistors 316, 318 sont par exemple des transistors NMOS, le transistor 318 ayant sa source couplée à la masse. Un autre transistor 320, qui est par exemple un transistor NMOS, a son noeud de commande couplé à un noeud 10 intermédiaire 322 entre les transistors 314 et 316, et ses noeuds de conduction principaux couplés entre la tension d'alimentation VDD et un noeud intermédiaire 324 entre les transistors 316 et 318. Le noeud 322 est aussi couplé à une entrée d'un inverseur 326, qui fournit le signal S2 sur sa 15 sortie. En fonctionnement, l'inverseur à faible seuil 302 va être activé directement lorsque le signal de tension Vcw sur la ligne 105 atteint un niveau de tension qui est suffisamment haut pour rendre passant le transistor NMOS 306. Le demi-trigger de 20 Schmitt du circuit 312 va cependant être activé seulement lorsque le signal de tension Vcw a atteint un niveau suffisant pour rendre passants les deux transistors NMOS 316 et 318, de sorte que le transistor NMOS 320 est mis non passant. Ainsi le seuil de déclenchement TH2 du circuit 312 est relativement haut 25 par rapport au seuil de déclenchement TH1 de l'inverseur à faible seuil 302. Le seuil de déclenchement TH2 dépend des rapports largeur/longueur des transistors 318 et 320, en particulier, en appelant le rapport largeur/longueur du transistor 318 "Ki", la tension de seuil du transistor 318 30 "Vthl", et le rapport largeur/longueur du transistor 320 "K2", le rapport K1/K2 a par exemple la relation suivante avec le seuil de déclenchement TH2: R71 (VDD -TH2)2 R72 2 -- Van ) 2 3508FR - 13-GR200-1157 11 La figure 4 illustre un circuit de détection de durée de transition 400 pour générer les signaux Si et S2 de la figure 2B selon une variante de réalisation par rapport à la figure 3. Le circuit a de nombreux composants en commun avec le circuit 300 de la figure 3, et ceux-ci ont été référencés avec les mêmes références numériques en figure 4, et ne seront pas décrits de nouveau en détail. Le mode de réalisation de la figure 4 utilise seulement des transistors NMOS dans l'inverseur à faible seuil 303 et 10 le demi-trigger de Schmitt. Dans le circuit 302, le transistor PMOS 304 est supprimé, et un transistor PMOS 402 est ajouté, couplé par ses noeuds de conduction principaux entre le noeud 308 et la tension d'alimentation VDD. Un transistor NMOS 404 est aussi ajouté, 15 couplé par ses noeuds de conduction principaux entre le noeud 308 et la masse. Le transistor 402 est contrôlé par l'inverse RESET d'un signal de réinitialisation, de sorte que lorsque le signal de réinitialisation transistor 402 est activé et 20 sion d'alimentation VDD. Le est activé à l'état haut, le le noeud 308 est couplé à la ten- transistor 404 est contrôlé par l'inverse EN d'un signal d'activation, de sorte que lorsque le signal d'activation est activé à l'état haut, le transistor 404 est non passant. Le transistor NMOS 306 de l'inverseur à faible seuil a par exemple un rapport largeur/longueur supérieur à 25 celui du transistor NMOS 318 du circuit 312. Dans le circuit 312, le transistor PMOS 314 est remplacé par un transistor NMOS 406 couplé par l'intermédiaire de ses noeuds de conduction principaux entre le noeud 322 et la tension d'alimentation 30 réinitialisation RESET. Le fonctionnement du circuit de la figure 4 va VDD, et contrôlé par le signal de maintenant être décrit plus en détail en faisant référence à la figure 5. La figure 5 est un chronogramme représentant des 35 exemples des signaux RESET, Vcw, 51 et S2 dans le circuit de la B13508YR - 13-GR2C0-1157 12 figure 4. Comme cela est illustré, le signal de réinitialisation RESET comprend par exemple une impulsion haute 502 provoquant la réinitialisation des signaux Si et S2 à un niveau bas avant le démarrage de la transition sur le fil de commande. Les signaux Si et S2 sont pour le reste les mêmes que dans l'exemple de la figure 2B, et ne vont pas être décrits de nouveau en détail. La figure 6 illustre schématiquement le circuit de test 110 de la figure 1 plus en détail selon un exemple de réalisation. La circuiterie associée à deux fils de commande 105 et 105' est représentée, mais pourrait être étendue à tout autre nombre de fils de commande à tester. Pour le fil de commande 105, un circuit de détection de durée de transition 602 est prévu, générant les signaux Si et S2. Le circuit 602 est par exemple mis en oeuvre par le circuit 300 de la figure 3 ou le circuit 400 de la figure 4. Le signal 52 est fourni à une entrée d'un multiplexeur à deux entrées 604 ayant sa sortie couplée à une entrée de données D d'une bascule 606. Le signal Si est couplé par un tampon 608 à une entrée d'un multiplexeur à deux entrées 610, dont l'autre entrée reçoit un signal d'horloge CK, et dont la sortie est couplée à l'entrée d'horloge de la bascule 606. Le tampon 608 introduit le retard TREF pour générer une version retardée de 51D du signal 51. Le retard est par exemple contrôlable par une tension de polarisation BIAS fournie au tampon.

Un circuit similaire est par exemple prévu pour le fil de commande 105', dont les éléments sont référencés avec les mêmes références suivies d'une apostrophe, et pour tous les fils de commande à tester. Pour lire les résultats mémorisés par les bascules 606, 606', les bascules sont par exemple reliées en chaîne, et ainsi la sortie Q de la bascule 606 est par exemple couplée à une deuxième entrée du multiplexeur 604', et de façon similaire, la deùxième entrée du multiplexeur 604 est par exemple couplée à la sortie Q d'une bascule d'un fil précédent. La bascule finale B13508FR - 13-GR2C0-1157 13 de la chaîne, par exemple la bascule 606' dans l'exemple de la figure 6, fournit la sortie de données en série (SERIAL OUT). Le fonctionnement du circuit de la figure 6 va maintenant être décrit plus en détail en faisant référence à la 5 figure 7. La figure 7 est un chronogramme illustrant les signaux S2, Si et le signal retardé Slp. Pendant la phase de détection, les multiplexeurs 604 et 610 associés à chaque fil de commande sont contrôlés 10 respectivement de façon à sélectionner les signaux S2 et Slp présents sur leurs entrées. Le front montant du signal Si est retardé par le tampon 608 de la durée de référence TREF. Si la durée de transition est relativement courte, le front montant du signal S2 va 15 être activé avant le front montant retardé du signal 51D, comme cela est représenté par un exemple de front 702 en figure 7. Par conséquent, l'entrée d'horloge de la bascule 606 va être activée après que le signal S2 est passé à l'état haut, et la sortie Q de la bascule 606 va aussi passer à l'état haut sur le front 20 montant du signal Slp. Dans l'autre cas, si la durée de transition est relativement longue, le front montant du signal S2 va être activé après le front montant retardé du signal Si, comme cela est représenté par un exemple de front 704 en figure 7. Ainsi, la sortie Q de la bascule va rester à l'état bas sur le 25 front montant du signal 51D. Pendant une phase de lecture, les bascules 606, 606' etc. sont reliées en chaîne en utilisant les multiplexeurs 604, 604' etc., et les multiplexeurs 610, 610', etc. sont contrôlés de façon à sélectionner l'entrée d'horloge CK, de sorte que le 30 résultat provenant de chaque bascule génère une sortie série SERIAL OUT. Si le signal SERIAL OUT présente une quelconque période basse, cela indique un défaut dans le fil de commande correspondant. La figure 8 illustre schématiquement le circuit de 35 test 110 de la figure 1 plus en détail selon une variante de B13508bR - 13-GR200-1157 14 réalisation par rapport à la figure 6, dans laquelle les signaux Si et S2 sont fournis un par un sur une paire de lignes de bit, et les durées de transition sont comparées à la durée de référence TREF par un circuit commun. Les signaux Si et S2 pour le fil de commande 105 sont fpurnis par un circuit de détection de durée de transition correspondant 802, qui est par exemple mis en oeuvre par le circuit 300 de la figure 3 ou le circuit 400 de la figure 4. Le signal Si est fourni sur une ligne allant vers le noeud de 10 commande d'un transistor 804, qui est par exemple un transistor NMOS. Le transistor 804 est couplé par l'intermédiaire de ses noeuds de conduction principaux entre une ligne de bit BL et la masse. De façon similaire, le signal S2 est fourni sur une ligne allant vers le noeud de commande d'un transistor 806, qui est 15 aussi par exemple un transistor NMOS. Le transistor 806 est couplé par l'inteLmédiaire de ses noeuds de conduction principaux entre une ligne de bit BLB et la masse. Une circuiterie similaire est prévue pour le fil de commande 105', dont les éléments sont référencés avec les mêmes références numériques 20 suivies d'une apostrophe, et pour chaque autre fil de commande à tester. Les lignes de bits BL et BLB sont couplées à un circuit de détection de défaut 808, positionné par exemple en bas du réseau. Les transitions de signal appliquées aux fils de 25 commande sont par exemple décalées dans le temps l'une par rapport à l'autre, de sorte que pas plus d'un seul des signaux 51 et pas plus d'un seul des signaux S2 ne sera activé en même temps sur la ligne de bit BL ou BLB. Le circuit 808 comprend par exemple une circuiterie similaire au tampon 608 et à la bascule 30 606 de la figure 6 pour comparer la durée de chaque transition à la durée de référence TREF pour fournir un signal de sortie (RESULT). Un avantage des modes de réalisation décrits ici est que des défauts électriques peuvent être détectés dans des fils B13508FR - 13-GR2C0-1157 15 de commande d'un capteur d'images même lorsque de tels défauts ne résultent pas d'une défaillance majeure immédiate du fil. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et 5 améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il apparaîtra clairement à l'homme de l'art que les divers transistors qui sont décrits comme étant des transistors NMOS pourraient être mis en oeuvre sous forme de transistors PMOS, et vice et versa. En outre, bien que les 10 divers modes de réalisation aient été décrits en relation avec la technologie MOS, il apparaîtra clairement à l'homme de l'art que d'autres technologies de transistors pourraient être utilisées, comme la technologie bipolaire. En outre, il apparaîtra clairement à l'homme de l'art 15 que la tension de masse décrite ici pourrait être à 0 V, ou plus généralement à une tension d'alimentation VSS quelconque, qui pourrait être différente de 0 V, et que les tensions de masse et d'alimentation.pourraient être interverties. En outre, les éléments décrits en relation avec les 20 divers modes de réalisation pourraient être combinés dans des variantes de réalisation selon des combinaisons quelconques.

Claims

REVENDICATIONS1. Procédé de détection d'un défaut électrique dans un commande d'une matrice de pixels, le procédé comprenant : appliquer une transition de signal au fil de commande (105, 105') de la matrice de pixels (101) d'un capteur d'images ; détecter, sur la base d'un signal de tension (Vm) détecté sur le fil de commande (105, 105'), la durée (TTR) d'au moins une partie de la transition de signal sur le fil de commande et détecter un défaut électrique dans le fil 10 (105, 105') sur la base de la durée détectée (TTR).
2. Procédé selon la revendication 1, dans lequel le défaut électrique est une ouverture résistive (RO) ou un court-circuit résistif (RS) dans le fil de commande (105, 105')-
3. Procédé selon la revendication 1 ou 2, dans lequel 15 la détection du défaut électrique comprend la comparaison de la durée détectée à une durée de référence (TREF), un défaut étant détecté si la durée détectée dépasse la durée de référence.
4. Procédé selon l'une quelconque des revendications 1 à 3 dans lequel la détection de la durée comprend : 20 activer, par un premier circuit (302), un premier signal (Si) commande lorsque le signal de tension WOEO sur le fil de ier seuil (TH1); et (105, 105') atteint un pre activer, par un un deuxième deuxième circuit (812), signal (S2) lorsque la tension sur le fil de commande (105, 105') 25 atteint un deuxième seuil (TH2).
5. Circuit de détection d'un défaut électrique dans un fil de commande d'une matrice de pixels, le circuit comprenant : un circuit de commande (106) agencé pour appliquer une transition de signal au fil de commande (105, 105') de la matrice 30 de pixels (101) d'un capteur d'images ; et un circuit de détection de défaut (110) couplé au fil de commande (105, 105') et agencé pour : déterminer la durée (TTR) d'au moins une partie de la transition de signal du fil de commande (105, 105') ; et fil de de commandeB13508FR - 13-GR2C0-1157 17 détecter un défaut électrique dans le fil de commande (105, 105') sur la base de la durée détectée 1TTR)-
6. Circuit selon la revendication 5, dans lequel le circuit de détection de défaut (110) comprend : un premier circuit (302) adapté à activer un premier signal (S1) lorsque le signal de tension (kw) sur le fil de commande (105, 105') atteint un premier seuil (TH1); et un deuxième circuit (312) adapté à activer un deuxième signal (S2) lorsque le signal de tension (V(30 sur le fil de 10 commande (105, 105') atteint un deuxième seuil (TH2).
7. Circuit selon la revendication 6, dans lequel le premier circuit (302) comprend un inverseur à faible seuil (303).
8. Circuit selon la revendication 6 ou 7, dans lequel le deuxième circuit (312) comprend un demi-trigger de Schmitt 15 (316, 318, 320).
9. Circuit selon l'une quelconque des revendications 6 à 8, dans lequel : le premier circuit (302) comprend un premier transistor (306) ayant son noeud de commande couplé au fil de commandé (105, 20 105') ; et le deuxième circuit (312) comprend des deuxième et troisième transistors (316, 318) ayant chacun son noeud de commande couplé au fil de commande (105, 105').
10. Circuit selon la revendication 9, dans lequel le 25 premier transistor (306) a un rapport largeur/longueur supérieur à celui de chacun des deuxième et troisième transistors (316, 318).
11. Circuit selon la revendication 9 ou 10, dans lequel le deuxième circuit (312) comprend ,en outre : 30 un quatrième transistor (314, 406) couplé en série avec les deuxième et troisième transistors (316, 318) ; et un Cinquième transistor (320) couplé par ses noeuds de conduction principaux entre une tension d'alimentation (VDD) et un noeud intermédiaire (324) entre les deuxième et troisième 35 transistors (316, 318), un noeud de commande du cinquièmeB13508FR - 13-GR2C0-1157 18 transistor étant couplé à un noeud intermédiaire (322) entre les deuxième et quatrième transistors (314; 406, 316).
12. Circuit selon la revendication 11, dans lequel le quatrième transistor (406) a son noeud de commande couplé à un signal de réinitialisation (RESET), et dans lequel le premier circuit (302) comprend un sixième transistor (402) couplé à l'un des noeuds de conduction principaux du premier transistor (306) et ayant son noeud de commande couplé au signal de réinitialisation (RESET). 10
13. Circuit selon l'une quelconque dans revendications à 12, dans lequel la durée de référence (TREF) est générée par un tampon (608, 608') recevant le deuxième signal (S2).
14. Système de détection de défaut électrique comprenant : 15 une pluralité des circuits de l'une quelconque des revendications 5 à 13 couplés chacun à l'un correspondant d'une pluralité de fils de commande (105, 105') ; et une pluralité de dispositifs synchrones (606, 606') agencés pour comparer les durées détectées aux durées de réfé20 rence, les dispositifs synchrones (606, 606') étant adaptés à être connectés en chaîne pour fournir en sortie le résultat de la comparaison pour chaque fil de la pluralité de fils de commande (105, 105').
15. Système de détection de défaut électrique 25 comprenant : une pluralité des circuits de l'une quelconque des revendications 6 à 13, couplés chacun à l'un correspondant d'une pluralité de fils de commande (105, 105') ; des première et deuxième lignes de bits (BL, BLB) ; 30 ùn sixième transistor (804) couplé entre la première ligne de bit et une tension de masse et recevant sur son noeud de commande le premier signal pour un premier circuit de la pluralité de circuits ; et un septième transistor (806) couplé entre la deuxième 35 ligne de bit et une tension de masse et recevant sur son noeud deB13508FR - 13-GR2ÇO-1157 19 commande le deuxième signal pour le premier circuit de la pluralité de circuits.