JPH11331883A - 自己診断ロジックを持つｃｍｏｓイメ―ジセンサ及びその診断方法 - Google Patents

自己診断ロジックを持つｃｍｏｓイメ―ジセンサ及びその診断方法

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JPH11331883A
JPH11331883A JP11052964A JP5296499A JPH11331883A JP H11331883 A JPH11331883 A JP H11331883A JP 11052964 A JP11052964 A JP 11052964A JP 5296499 A JP5296499 A JP 5296499A JP H11331883 A JPH11331883 A JP H11331883A
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Abstract

(57)【要約】 【課題】低電力で駆動できるCMOSイメージセンサを提供
する。 【解決手段】本発明は、状態マシンを利用してイメージ
センサの全体的な動作を制御し、外部システムに対する
インタフェース役割を担当する制御及び外部システムイ
ンタフェース(10)と、光に反応する電気的信号を生成す
るピクセルを配置して外部から入る像に対する情報を感
知するピクセルアレイ部(20)と、上記各ピクセルで感知
したアナログ電圧をデジタルシステムで処理可能になる
ようにデジタル電圧に変えるアナログ-デジタル変換器
(30)と、上記制御及び外部システムインタフェース及び
上記アナログ-デジタル変換器が正常に動作するかの可
否を診断できる診断ロジック部(50)とを含んでなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はCMOS(Complementary
Metal Oxide semiconductor)で具現されたイメージ
センサ(image sensor)を利用した画像ディスプレー装
置に関し、特にメモリ及びその他構成要素ら間の正常動
作が判断できる自己診断機能を持つCMOSイメージセンサ
及びその診断方法に関するものである。
【０００２】
【従来の技術】一般に、イメージセンサというのは光に
反応する半導体の性質を利用してイメージを捕獲(captu
re)する装置をいう。自然界に存在する各被写体の部分
部分は光の明るさ及び波長などが互いに異なって感知す
る装置の各画素(pixel)で他の電気的な値を持つのに、
この電気的な値を信号処理可能なレベルに作ることがま
さにアナログ-デジタル変換器の機能である。
【０００３】電荷結合素子(Charge Coupled Device、
以下CCDという)で具現された従来の画像ディスプレー装
置は比較的高い電源(約12V)が必要で、また電荷結合素
子を具現するにあたって多い工程ステップ(step)を必要
とする。そして、CCDで具現されたセンサはアナログ信
号を出力するためデジタル信号に変換する別途のロジッ
クを必要とするのに、センサ工程と別途のロジック工程
が互いに異なるので一つのチップで具現するのは難しい
問題がある。
【０００４】
【発明が解決しようとする課題】上記問題点を解決する
ために案出された本発明は低電力で駆動できるCMOSイメ
ージセンサを提供するのにその目的がある。
【０００５】また、本発明はイメージセンシングに必要
なあらゆる回路を一チップの内部に具現することによっ
て集積度を高めて画像データの処理速度を増加させるこ
とができるCMOSイメージセンサを提供するのにその目的
がある。
【０００６】また、本発明は各構成要素等の動作状態を
検証できる診断ロジック回路を内装しているCMOSイメー
ジセンサ及びその診断方法を提供するのにその目的があ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明のCMOSイメージセンサは、状態マシンを利用し
てイメージセンサの全体的な動作を制御し、外部システ
ムに対するインタフェース役割を担当する制御及び外部
システムインタフェース手段と、光に反応する電気的信
号を生成するピクセルを配置して外部から入る像に対す
る情報を感知するピクセルアレイ手段と、上記各ピクセ
ルで感知したアナログ電圧をデジタルシステムで処理可
能になるようにデジタル電圧に変えるアナログ-デジタ
ル変換手段と、上記制御及び外部システムインタフェー
ス手段及び上記アナログ-デジタル変換手段が正常に動
作するかの可否を診断できる診断ロジック回路とを含ん
でなる。
【０００８】また、本発明は、イメージを感知して感知
されたアナログ信号を出力するピクセルアレイを具備し
たCMOSイメージセンサにおいて、上記CMOSイメージセン
サはアナログ-デジタル変換器及び上記CMOSイメージセ
ンサの全体的な動作を制御する診断ロジック回路を含ん
で、上記アナログ-デジタル変換器は、第1基準電圧を発
生する電圧発生器、上記基準電圧とピクセルからの電圧
を比較する比較器及び上記比較結果に相応したデジタル
値を保存する貯蔵手段を含んで、上記診断ロジック回路
は上記CMOSイメージセンサに内蔵されたモードレジスタ
の診断モードによって上記比較器が第2基準電圧及び検
証電圧を追加発生するように上記比較器を制御して、上
記比較器は比較結果に相応する書き込みイネーブル信号
を生成して上記貯蔵手段を制御することを特徴とする。
【０００９】また、本発明は、イメージを感知して感知
されたアナログ信号を出力するピクセルアレイと、基準
電圧を発生する電圧発生器と、上記基準電圧とピクセル
からの電圧を比較する比較器と、上記比較結果に相応し
たデジタル値とオフセット値を保存するラッチ手段と、
上記アナログ-デジタル変換のエラーを判断できる診断
ロジック回路を含むCMOSイメージセンサのエラー診断方
法において、上記診断ロジック回路の制御を受けて上記
電圧発生器から発生された検証電圧と上記基準電圧を比
較する第1段階と、上記比較結果に該当するデジタル値
を上記ラッチ手段に保存する第2段階と、上記ラッチ手
段に保存されたデジタル値を確認する第3段階とを含ん
でなる。
【００１０】また、本発明は、上記診断ロジック回路の
制御を受けて上記電圧発生器から発生された検証電圧と
上記基準電圧を比較する第1段階と、上記比較結果に応
答してプログラムされた所定のデジタル値を上記ラッチ
手段に保存する第2段階と、上記ラッチ手段に保存され
たデジタル値を出力して上記プログラムされたデジタル
値と同じかを確認する第3段階とを含んでなる。
【００１１】
【発明の実施の形態】以下、添付した図面を参照して本
発明の一実施形態を詳細に説明する。
【００１２】図1は本発明のCMOSイメージセンサアレイ
で感知された信号を処理するためのCMOSイメージセンサ
のブロック図を示す。
【００１３】本発明に係るCMOSイメージセンサは制御及
び外部システムインタフェース部(10)、CMOSイメージセ
ンシング素子で構成されたピクセルアレイ部(20)、シン
グルスロープアナログ-デジタル変換器(Analog-digital
converter)(30)、及び上記変換器が正常に動作してい
るかを検査できる診断ロジック部(50)を含んでなる。ま
た、上記シングルスロープアナログ-デジタル変換器(3
0)は基準電圧および検証電圧のためのランプ電圧を発生
するランプ電圧発生器(31)、上記ピクセルアレイ部(20)
から出てきたアナログ信号を上記ランプ電圧と比較する
比較器(32)及びその比較結果を符号化されたデジタル値
で保存する二重バッファ(40)で構成されている。
【００１４】これをより一層具体的に注意深くみれば、
上記制御及び外部システムインタフェース部(10)はFSM
(Finite State Machine)を利用して露出時間(integra
tiontime)、スキャンアドレス(scan address)、動作モ
ード、画面出力速度(framerate)、バンク(bank)、クロ
ック分周などのようにイメージセンサの全体的な動作を
制御して外部システム(system)に対するインタフェース
(interface)役割を担当するのにその詳細な構成が図2に
図示されている。
【００１５】上記ピクセルアレイ部(20)は光に反応する
性質を極大化させるように作ったN×M個の単位ピクセル
(pixel)でなされて外部から入る像(image)に対する情報
を感知するのに、上記単位ピクセルはフォトダイオー
ド、トランスファー(transfer)トランジスタ、リセット
(reset)トランジスタ及び選択(select)トランジスタを
含んでなる。
【００１６】上記シングルスロープアナログ-デジタル
変換器(30)は上記ピクセルアレイ(20)で感知されたアナ
ログ信号をデジタル信号に変換する機能を遂行するの
に、本発明ではランプ電圧と上記アナログ信号を比較す
ることによってデジタル信号を生成する方法を使用して
いる。ランプ電圧発生器(31)からランプ電圧が所定の傾
きで下降しながら、ピクセルアレイからのピクセル電圧
と一致する点を探すようになる。また、ランプ電圧が発
生して下降を始めると上記制御及び外部システムインタ
フェース部(10)はカウント信号を発生してその下降程度
をカウントするようになる。例えば、ランプ電圧が下降
して20番目クロックで上記ピクセル電圧と一致したら上
記アナログピクセル電圧に対するデジタル値は20となる
ようになる。このように二電圧の一致時点のデジタル値
は二重バッファ(40)に保存されるようになる。このよう
な同じデジタル値の設定は図4で詳細に説明されるはず
である。
【００１７】また、本発明に係るCMOSイメージセンサは
このようなデジタル値を設定するにあたって発生できる
誤動作の可否を容易に感知できるようにチップ内部に診
断ロジック部(50)を追加して構成している。
【００１８】図2は制御及び外部システムインタフェー
ス部(10)の内部構成図で、使用者が直接プログラム可能
な多数の配置レジスタ(configuration register、60)
を持っていて色々な内部動作に関連した事項に対するプ
ログラム(program)が可能で、このプログラムされた情
報によって全体チップの動作が制御されるようになる。
イメージセンサの動作はIIC(inter integrated circu
it)バスインタフェースを通じてプログラムされるの
に、イメージセンサを駆動するドライバ(driver,70)が
インタフェースを制御する制御インタフェース例えば、
FPGA(Field Programmable Gate Array、80)を通じて
プログラム情報を送れば、クロック(SCK)に同期されて
バス(IICBUS)を通じて入力された情報を受信したIIC制
御ブロック(90)はIICバスプロトコルにしたがってこの
入力データを解析して上記配置レジスタ(60)を制御する
ようになる。
【００１９】ドライバ(70)とイメージセンサ間のプログ
ラムは配置レジスタ(60)を通じてなされ、いつでも読み
出しと書き込みが可能である。このようにプログラムさ
れた情報は内部的にフレーム(frame)単位で更新(updat
e)され、これはシャドー(shadow)レジスタ(100)という
特別なレジスタを通じてなされる。このシャドーレジス
タ(100)はイメージセンサの動作を指定するセンサイネ
ーブル信号のENB信号(外部から印加される信号である)
がハイ(High)値を持ったり、毎フレームの開始で配置レ
ジスタ(60)に更新された情報がある時だけ配置レジスタ
の内容を複写し、画面単位でプログラムされた情報が影
響を受けるようにする。さらに、このシャドーレジスタ
(100)は使用者命令の中断及び変更により一時的に画面
が破られる現象などを防止するようになる。
【００２０】シャドーレジスタ(100)にある情報はイメ
ージセンサの全般的な動作を指示するもので、イメージ
センサの大きさ及びバージョン(version)に関係された
情報を保存する基本情報レジスタ、動作モードを指定す
る動作モードレジスタ、ロー(Row)及びコラム(Column)
開始住所とウィンドウ(window)の大きさ及びウィンドウ
の広さに対する事項を保存するウィンドウ制御レジス
タ、HSYNC(Horizontalsynchronization signal)のブラ
ンク(Blank)期間、VSYNC(Vertical synchronization
signal)のブランク期間、フォトダイオード(photodiod
e)の電荷(charge)集積期間(Integration Time)、クロ
ック分配比率を指定するフレーム比率調整レジスタ、リ
セット(Reset)レベル指定、各カラー(赤色、緑色、青
色)に対する利得を調整する調整レジスタで構成され
る。
【００２１】メイン制御部(maincontrol,110)ではシャ
ドーレジスタ(100)にある情報によって、イメージセン
サの各構成要素を制御し、アドレス生成部(Address Ge
neration,120)ではピクセルアレイ(20)及び二重バッフ
ァ(40)のアドレスを生成するようになる。
【００２２】図3はイメージセンサのコアブロック図
で、単位ピクセル(200)と一つの比較器(320)と二重バッ
ファを構成する単位ラッチ(400)を含んでなる。図3は単
位ピクセルの構造を図示したことで、単位ピクセルは入
射光に反応して電子とホールの対を生成するフォトダイ
オード(photo-diode,21)と4個のNMOSトランジスタ(M1,M
2,M3,M4)で構成される。フォトダイオード(21)で生成さ
れた電荷はトランスファートランジスタ(M1)が開けばフ
ローティング接合(floating junction:FD)に伝達さ
れ、このように伝えられた電荷は"Q=CV"公式によって上
記フローティング接合の電圧変化で現れるようになる。
トランスファートランジスタ(M1)が閉められてある時間
は、電荷集積時間となるのにこれは光学写真機の露出時
間に該当するようになる。
【００２３】リセットトランジスタ(M2)は相関二重サン
プリング(Correlated Double Sampling,以下,CDSとい
う)のためのもので、リセットトランジスタ(M2)をター
ン-オン(turn-on)させてトランスファートランジスタ(M
1)をターン-オフ(turn-off)させれば、フローティング
接合はリセット電圧で充電される。この時のフローティ
ング接合の電圧を読むとリセットレベルに該当する電圧
を得ることができる。リセットトランジスタ(M2)をター
ン-オフさせた状態でトランスファートランジスタ(M1)
をターン-オンさせればフォトダイオード(21)で生成さ
れた電荷をフローティング接合に移されて、伝えられた
電荷によるフローティング接合の電圧がデータレベルと
なる。リセットレベルの電圧からデータレベルの電圧を
引くと、ピクセル及び電圧比較器(32)でのオフセット(o
ffset)を除去でき、これがCDSの基本概念である。すな
わち、単位ピクセルの各々が持つ固有の特定電圧をデー
タ値で除去することによって純粋なイメージだけの電圧
値を得ることができることである。
【００２４】図4は比較部(32)と二重バッファ(40)の動
作に対する概念図で、ピクセルで得たアナログ電圧をラ
ンプ電圧発生器(31)で出力される比較基準電圧と比較し
てデジタル値を作る例を示す。このようなアナログ−デ
ジタル変換は多様な方法によりなることができる。本発
明は単一傾斜(single-slope)方法を使用し、比較器(32)
と二重バッファ(40)との有機的な動作でなされる。電圧
変換作業を始めればランプ電圧発生器(31)側では毎クロ
ックごとに決まった段階ぐらい電圧を落としてピクセル
で得たピクセル電圧と比較する。また、ランプ電圧の初
期値を予想される最大のピクセル電圧で設定されたり、
使用者により個別に設定されることもあろう。この時制
御及び外部システムインタフェース部(10)ではクロック
に合せてカウンティング(counting)しながら、ピクセル
電圧と下降されるランプ電圧の大きさが一致する時点の
カウンティング値を二重バッファ(40)に記録することで
アナログーデジタル変換を遂行する。
【００２５】図3の単位ラッチ(400)は4個のトランジス
タ(M5ないしM8)を具備している。トランジスタ(M5)は比
較器(32)の出力に応答してオン/オフが決定され、トラ
ンジスタ(M6)は図7の二重バッファの一グループを選択
するバンク選択信号によってオン/オフが決定されるよ
うになる。該当バッファグループが選択されてトランジ
スタ(M6)がオンされている状態で、基準電圧がピクセル
電圧より大きければトランジスタ(M5)がオン状態にある
ようになる。二つのトランジスタ(M5,M6)がターンオン
された状態でカウンタから来る値は容量性トランジスタ
(M7)をオンさせてデータを保存するようになる。上記ト
ランジスタ(M7)に保存されたデータは、コラム選択信号
によりターンオンされるトランジスタ(M8)を通じてプリ
チャージ手段を持つシングルエンディド(single-ended)
ビットラインを通じて読まれるようになる。
【００２６】一方、基準電圧がピクセル電圧より小さく
なればトランジスタ(M5)がオフされるためこれ以上ラッ
チ(400)にカウント値を書くことができないので最終的
にラッチに書かれた値がまさに変換されたデジタル値と
なる。この時、カウンタは制御及び外部システムインタ
フェース部(10)内に存在することで、単位ラッチ(400)
に使われる実際データは効率的な貯蔵のためにグレイコ
ード(gray code)変換器のようなコード変換器を通じて
変換されたデータである。
【００２７】図5はオフセットを除去するためのCDSタイ
ミング図を表している。初めてのスロープ(slope)はリ
セットレベルの電圧を読むためのもので、２番目のスロ
ープはデータレベルを読むためのものである。したがっ
て、ラッチアレイの構成も実際にリセットレベルに対す
るデジタル値を保存するためのものとデータレベルに対
するデジタル値を保存するためのものの2個のバンク(ba
nk)で各バッファが構成される。これのためのラッチア
レイの構成が図6に図示されている。従来のアナログ二
重サンプリングの場合は回路構造上新しく付加される回
路で惹起されるオフセットが発生するようになって、信
号処理のための回路設計が難しいのに反し、本発明では
リセットレベルでアナログイメージ値をデジタル値に変
換した後、データレベルのデジタル値から上記リセット
レベルのデジタルイメージ値を減算する方法を使用する
ために回路設計を簡単にできる容易さを提供する。
【００２８】図7は二重バッファに対する構成図で、こ
こでイメージ信号値がアナログ-デジタル変換器を通じ
て二重バッファすなわち、貯蔵手段に保存されると同時
にまさに直前のイメージ信号に対するデジタルデータ値
を出力する必要がある。したがって、本発明は二重バッ
ファを具現してパイプライン構造を実現している。8ビ
ットデータを処理するN×Mピクセルアレイを持つCMOSイ
メージセンサはN個の比較器とN×8×4個のラッチセルを
必要とする。
【００２９】前述のように貯蔵手段にアナログ-デジタ
ル変換器の出力値を書き、既に保存された値を読み出す
ためには最小限2個のラインバッファ(Line Buffer)が
必要である。したがって、アーキテクチャ(Architectur
e)レベルでパイプライン(Pipeline)構成を可能にする。
そして非同期的にデータを読むことができるために外部
のインタフェースがはるかに自由で、通信チャンネル上
のデータ渋滞現象も解消するのが便利である。すなわ
ち、データを圧縮する場合可変長コード(Variable Len
gth code)等の可変的なデータ量を伝送するにあたっ
て、渋滞現象を效率的に制御するためには非同期的形態
のインタフェースが絶対的である。
【００３０】ラインバッファのデータを読む場合偶数番
地あるいは奇数番地だけを読むことができ、ある場合に
は3個、4個のピクセル等多様な個数を飛ばしながらデー
タを読むことができてサブサンプリング(subsampling)
処理に有利である。ラインバッファのライン数を増加さ
せれば追加のバッファを使用しなくても2-次元(dimensi
on)イメージデータブロックを難無く多様な信号処理に
応用可能である。特に本発明の場合は並列アナログ-デ
ジタル変換器と結合して使用する場合に二重バッファが
必須の要素であることである。
【００３１】診断ロジック部(50)はイメージセンサ構成
にあって必修の構成要素ではないが、上記イメージセン
サの誤動作可否を容易に感知して検証性を高めるために
適用された。
【００３２】診断モードを設定するために制御及び外部
システムインタフェース部(10)にある配置レジスタにモ
ード設定レジスタをおき、このレジスタを通じて動作モ
ードを指定する。このレジスタはプログラミングインタ
フェースを通じて指定され、モード変更がおきればその
変更モードによって診断ロジック部(50)が動作する。
【００３３】図8はモードレジスタ(Mode Register)に
対することで、初期化時には正常動作モード(Normal M
ode)になり、望みの診断種類によって3個の診断モード
がプログラミングにより可能である。
【００３４】本発明の他の3個の診断モードは、制御及
び外部システムインタフェース部の状態マシン(FSM)の
動作状態を外部で見ることが(monitor)でき、制御ロジ
ック及びプログラミングインタフェースの誤動作可否を
判定するのに使われる診断Aモード(Test#A Mode)と、
主に比較器で発生するエラーを診断するためのものでラ
ンプ電圧発生器の助けを必要とした診断Bモード(Test#B
Mode)と、主に二重バッファ部にあるラッチアレイに
対するストックエットフォールト(stuck-at-fault)を診
断するために使われて、単純パターンを反復的に書き読
んでエラーを検証する診断Cモード(Test#C Mode)があ
る。
【００３５】診断結果に対する出力は図1のデータバス
(DATA[7:0])を通じてなされる。正常動作モードの場合
このデータバスにはセンサピクセルで読んだ値が出力さ
れるが診断モードになれば診断モードの結果と上記ピク
セルデータが多重化(multiplexing)されて出すために別
途のピンを追加する必要はない。
【００３６】診断Aモード(Test#a Mode)は制御及び外
部システムインタフェース部の誤動作可否を検査するた
めのモードで、データバスを通じてセンサ画素のデジタ
ル化された値を出力する代わりに制御部の核心的な役割
をするFSMの値を出力する。FSMの値は内部制御ロジック
の状態及び外部制御ピンの状態によって遷移するために
このFSM値の変化を注視(monitoring)すれば誤動作可否
の診断が可能である。
【００３７】診断Bモードは主に比較器を検査するため
のものである。図9で示す比較器は画素で感知したアナ
ログ電圧をデジタル電圧に変換させる核心的な役割を担
当する部分である。
【００３８】本発明では図9で示したように、画素で来
る予測不可能な電圧代りに診断Bモード動作時の比較器
に入っていく2個の入力電圧を皆ランプ電圧発生器で作
り出す。ここで比較基準電圧は正常動作モードの場合の
ようなクロックによって線形的に減少するランプ電圧で
あり、検証電圧(Test Voltage)は比較器の動作可否を
検証するための予測可能な意図的固定電圧である。
【００３９】診断Bモード及び診断CモードのためのFSM
は図10に示し、その動作は次の通りである。
【００４０】-IDLE:診断Bモード及び診断Cモードで設定
されなかった時の状態 -READY:診断Bモード及び診断Cモードでそれぞれの検証
のための準備段階で、この時は出力ピンのDATA[7:0]を
通じて診断回数を出力して検証電圧を設定する状態 -COMP:READY状態で用意した決まった検証電圧(Test Vo
ltage)によって電圧比較器で比較を通じて二重バッファ
部のラッチにデータを書く段階で、この時はDATA[7:0]
を通じて検証電圧に該当するデジタル電圧を出力する状
態 -WAIT1:相互関連された二重サンプリング(CDS)を支援す
るリセットラッチアレイに書かれたことを読みだすため
に準備する状態でDATA[7:0]を通じてリセットラッチを
比較することを知らせる00Hが出力される状態 -TEST1:リセットラッチに該当する値をDATA[7:0]を通じ
て出力し、この値は'COMP'状態で出力した値と同じでな
ければならない状態 -WAIT2:'実際データラッチ'の値が次に出力されること
を知らせる信号でffH値がDATA[7:0]を通じて出力される
状態 -TEST2:'実際データラッチ'の値をDATA[7:0]を通じて出
力し、やはりこの値は'COMP'状態で出力した値と同じで
なければならない状態 -LOOPB:あるバッファに対する検証が終わった状態であ
るからバッファをトグルさせ(バッファAからバッファB
に、反対も同じである)同じサイクルを反復的に遂行
し、バッファ2個に対する検証が終われば検証電圧を変
えた後またREADY状態になって反復的に検証作業を遂行
して、この時DATA[7:0]を通じて出力される値が00Hの状
態 -LOOPC:診断Cモードのための状態でLOOPB状態と同様に
バッファをトグルさせ、バッファ2個に対する検証が終
われば下の診断Cモードの説明と同様にラッチに書く値
を変える状態 検証電圧は比較器の動作可否を検証するためのもので、
検証電圧を作る回路の複雑度及びアナログ回路の特性を
考慮して比較器の解像度より(Resolution)1/4程度のス
テップで差が生まれるようにして、すなわち6ビットの
解像度を持つ検証電圧を作る。
【００４１】診断Cモードは主に'二重バッファ部'にあ
るラッチ(latch)を検査するためのもので、図7のように
バッファ部の場合は1個のラインにN個のラッチセルでな
される場合、各セルは8ビットの値を持つために(8×2×
2×N)のラッチセルが必要し、Nが大きくなるほどエラー
が発生する可能性は大きくなる。
【００４２】正常動作をする場合には図4に示したよう
に画素で感知したアナログ電圧を基準電圧と比較した結
果のカウンタ値を'二重バッファ部'のラッチに記録にな
る。したがってラッチでエラーが発生した場合は画素、
比較器及びカウンタが正しく動作しても正常でない結果
を得ることができる。
【００４３】診断Cモードは診断Bモードとは異なりラッ
チで生じることができるエラーを捜し出すためのもので
あるから、'二重バッファ部'のラッチに検証専用の読み
出し/書き込みインタフェースを置けばハードウェア的
な費用がかかる。したがって、本発明ではそのまま正常
動作モードや診断Bモードの方式をそのまま利用して診
断Cモードを遂行するようにした。
【００４４】図11で示したように、検証電圧はラッチに
書き込みイネーブル信号を提供できるように基準ランプ
電圧の最高点よりは小さく最低点よりは大きい任意の電
圧で設定する。すると、検証電圧が比較基準電圧より大
きくなる前までラッチ書き込みイネーブル信号が生成さ
れる。
【００４５】正常動作モードまたは診断Bモードではラ
ンプ電圧と同期的に変化するカウンタ値が保存された
が、診断Cモードではカウンタの出力値を書く代わりに
ストックエットフォルートを容易に発見できるように下
の値を書き込みイネーブル信号が消える時まで反復的に
書く。
【００４６】 ・11111111 ・00000000 ・10101010 ・01010101 上記値は図10のFSMが'LOOPC'の状態でバッファBまでモ
ード検証を完了したら次の値に変える。
【００４７】本発明の技術思想は上記望ましい実施形態
によって具体的に記述されたが、上記一実施形態はその
説明のためのものであり、その制限のためのものでない
ことを注意するべきである。また、本発明の技術分野の
通常の専門家ならば本発明の技術思想の範囲内で多様な
実施形態が可能であることを理解することができる。
【００４８】
【発明の効果】上記の通りになされる本発明はイメージ
センシングに必要としたあらゆる回路を一チップ化で具
現でき、各回路の動作を簡単に検証できるだけでなく低
電力で駆動可能なイメージセンサを具現できる効果があ
る。
【図面の簡単な説明】
【図1】 本発明のCMOSイメージセンサに対するブロッ
ク図。
【図2】 制御及び外部システムインタフェース部の内
部構成図。
【図3】 イメージセンサのコアブロック図。
【図4】 比較部と二重バッファの動作に対する概念
図。
【図5】 CDSタイミング図。
【図6】 ラッチアレイ構成図。
【図7】 二重バッファに対する構成図。
【図8】 モードレジスタに対する概念図。
【図9】 診断Bモード及び診断Cモード時比較器の入力
を図示した図面。
【図10】 診断Bモード及び診断CモードのためのFSM。
【図11】 診断Cモード時比較部と二重バッファの動作
に対する概念図。
【符号の説明】
10 制御及び外部システムインタフェース部 20 ピクセルアレイ部 30 アナログ-デジタル変換器 50 診断ロジック部
フロントページの続き (72)発明者 李 錫 中 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 黄 圭 泰 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 状態マシンを利用してイメージセンサの
    全体的な動作を制御し、外部システムに対するインタフ
    ェース役割を担当する制御及び外部システムインタフェ
    ース手段と、 光に反応して電気的信号を生成するピクセルを配置して
    外部から入る像に対する情報を感知するピクセルアレイ
    手段と、 上記各ピクセルで感知したアナログ電圧をデジタルシス
    テムで処理可能になるようにデジタル電圧に変えるアナ
    ログ-デジタル変換手段と、 上記制御及び外部システムインタフェース手段及び上記
    アナログ-デジタル変換手段が正常に動作するかの可否
    を診断できる診断ロジック回路とを含んでなるCMOSイメ
    ージセンサ。
  2. 【請求項２】 上記制御及び外部システムインタフェー
    ス手段は使用者利用不可能なシャドーレジスタを含んで
    なることを特徴とする請求項1記載のCMOSイメージセン
    サ。
  3. 【請求項３】 上記制御及び外部システムインタフェー
    ス手段は使用者利用可能な多数の配置レジスタを含ん
    で、上記シャドーレジスタは現在処理中の配置レジスタ
    の情報を持つことを特徴とする請求項2記載のCMOSイメ
    ージセンサ。
  4. 【請求項４】 上記アナログ-デジタル変換手段は、 正常モード時には第1基準電圧を、テストモード時には
    第2基準電圧及び検証電圧を発生する電圧発生器と、 正常モード時には上記ピクセルアレイからの感知電圧と
    上記電圧発生器からの第1基準電圧を受信して比較し、
    テストモード時には上記電圧発生器の第2基準電圧及び
    検証電圧を受信して比較する比較器と、 上記比較結果に相応するデジタル値を保存する貯蔵手段
    とを含んでなることを特徴とする請求項3記載のCMOSイ
    メージセンサ。
  5. 【請求項５】 上記貯蔵手段はパイプライン構造を形成
    するための二重バッファを持って、各バッファは第1及
    び第2グループに分けられて上記第1グループは上記CMOS
    イメージセンサ自体で発生するオフセット値を保存し
    て、上記第2グループは上記アナログ-デジタル変換手段
    で変換されたデータを保存することを特徴とする請求項
    4記載のCMOSイメージセンサ。
  6. 【請求項６】 上記診断ロジック回路は、制御及び外部
    システムインタフェース手段からのモード情報に応答
    し、上記電圧発生器の出力を制御することを特徴とする
    請求項4記載のCMOSイメージセンサ。
  7. 【請求項７】 上記配置レジスタは診断モードレジスタ
    を含んで、上記診断モードレジスタは、上記制御及び外
    部システムインタフェース手段の状態マシンを診断する
    ための第1情報と、上記比較器のエラーを診断するため
    の第2情報と、上記貯蔵手段のエラーを診断するための
    第3情報を保存していることを特徴とする請求項4記載の
    CMOSイメージセンサ。
  8. 【請求項８】 上記デジタル値は上記制御及び外部シス
    テムインタフェース手段からのコード化されたカウント
    信号であることを特徴とする請求項4記載のCMOSイメー
    ジセンサ。
  9. 【請求項９】 上記貯蔵手段は上記制御及び外部システ
    ムインタフェース手段に非同期的にデータを伝送するこ
    とを特徴とする請求項4記載のCMOSイメージセンサ。
  10. 【請求項１０】 上記貯蔵手段は多数のラッチ回路を含
    んで、 上記ラッチ回路は、 上記比較器の出力に応答して上記カウント信号を入力受
    ける第1トランジスタと、 上記バッファのグループを選択するバンク信号に応答し
    て上記第1トランジスタの出力を伝達する第2トランジス
    タと、 上記第2トランジスタの出力に応答してロジックデータ
    値を保存する第3トランジスタと、 コラム選択信号に応答して上記第3トランジスタに保存
    されたデータ値をビットラインに伝達する第4トランジ
    スタとを含んでなることを特徴とする請求項5記載のCMO
    Sイメージセンサ。
  11. 【請求項１１】 上記CMOSイメージセンサは、正常モー
    ド時の出力とテストモード時の出力を選択的に制御する
    ためのマルチプレクサをさらに含んでなることを特徴と
    する請求項6記載のCMOSイメージセンサ。
  12. 【請求項１２】 上記ピクセルアレイはN×M個のピクセ
    ルを持って、上記比較器はN個のOPアンプを持って、上
    記貯蔵手段は4×(処理されるビット数)×N個のラッチ回
    路を持つことを特徴とする請求項6記載のCMOSイメージ
    センサ。
  13. 【請求項１３】 上記シャドーレジスタは画面単位で上
    記配置レジスタの情報を複写してなることを特徴とする
    請求項3記載のCMOSイメージセンサ。
  14. 【請求項１４】 イメージを感知して感知されたアナロ
    グ信号を出力するピクセルアレイを具備したCMOSイメー
    ジセンサにおいて、 上記CMOSイメージセンサはアナログ-デジタル変換器及
    び上記CMOSイメージセンサの全体的な動作を制御する診
    断ロジック回路を含んで、 上記アナログ-デジタル変換器は、第1基準電圧を発生す
    る電圧発生器、上記基準電圧とピクセルからの電圧を比
    較する比較器及び上記比較結果に相応したデジタル値を
    保存する貯蔵手段を含んで、 上記診断ロジック回路は上記CMOSイメージセンサに内蔵
    されたモードレジスタの診断モードによって上記比較器
    が第2基準電圧及び検証電圧を追加発生するように上記
    比較器を制御して、上記比較器は比較結果に相応する書
    き込みイネーブル信号を生成して上記貯蔵手段を制御す
    ることを特徴とするCMOSイメージセンサ。
  15. 【請求項１５】 上記制御及び外部システムインタフェ
    ース手段は使用者利用不可能なシャドーレジスタを含ん
    でなることを特徴とする請求項14記載のCMOSイメージセ
    ンサ。
  16. 【請求項１６】 上記制御及び外部システムインタフェ
    ース手段は使用者利用可能な多数の配置レジスタを含ん
    で、上記シャドーレジスタは現在処理中の配置レジスタ
    の情報を持つことを特徴とする請求項15記載のCMOSイメ
    ージセンサ。
  17. 【請求項１７】 上記シャドーレジスタは画面単位で上
    記配置レジスタの情報を複写してなることを特徴とする
    請求項16記載のCMOSイメージセンサ。
  18. 【請求項１８】 上記CMOSイメージセンサは上記ピクセ
    ルアレイからのイメージデータと上記診断モードのデジ
    タル値を選択的に出力するためのマルチプレクサを含ん
    でいることを特徴とする請求項14記載のCMOSイメージセ
    ンサ。
  19. 【請求項１９】 上記貯蔵手段は、パイプライン構造を
    形成するための二重バッファを持って、各バッファは第
    1及び第2グループに分けられて上記第1グループは上記C
    MOSイメージセンサ自体で発生するオフセット値を保存
    し、上記第2グループは上記ピクセルからのデータを保
    存することを特徴とする請求項14記載のCMOSイメージセ
    ンサ。
  20. 【請求項２０】 上記デジタル値はコーディングされた
    カウント信号であることを特徴とする請求項10記載のCM
    OSイメージセンサ。
  21. 【請求項２１】 上記貯蔵手段は多数のラッチ回路を含
    んで、 上記ラッチ回路は、 上記比較器の出力に応答して上記カウント信号を入力受
    ける第1トランジスタと、 上記バッファのグループを選択するバンク信号に応答し
    て上記第1トランジスタの出力を伝達する第2トランジス
    タと、 上記第2トランジスタの出力に応答してロジックデータ
    値を保存する第3トランジスタと、 コラム選択信号に応答して上記第3トランジスタに保存
    されたデータ値をビットラインに伝達する第4トランジ
    スタを含んでなることを特徴とする請求項12記載のCMOS
    イメージセンサ。
  22. 【請求項２２】 上記ピクセルアレイはN×M個のピクセ
    ルを持って、上記比較器はN個のOPアンプを持って、上
    記貯蔵手段は4×(処理されるビット数)×N個のラッチ回
    路を持つことを特徴とする請求項14記載のCMOSイメージ
    センサ。
  23. 【請求項２３】 上記貯蔵手段は書き込み、読み出し及
    びアドレシング回路に非同期的にデータを伝送すること
    を特徴とする請求項4記載のCMOSイメージセンサ。
  24. 【請求項２４】 イメージを感知して感知されたアナロ
    グ信号を出力するピクセルアレイと、基準電圧を発生す
    る電圧発生器と、上記基準電圧とピクセルからの電圧を
    比較する比較器と、上記比較結果に相応したデジタル値
    とオフセット値を保存するラッチ手段と、上記アナログ
    -デジタル変換のエラーを判断できる診断ロジック回路
    を含むCMOSイメージセンサのエラー診断方法において、 上記診断ロジック回路の制御を受けて上記電圧発生器か
    ら発生された検証電圧と上記基準電圧を比較する第1段
    階と、 上記比較結果に該当するデジタル値を上記ラッチ手段に
    保存する第2段階と、 上記ラッチ手段に保存されたデジタル値を確認する第3
    段階とを含んでなるCMOSイメージセンサのエラー診断方
    法。
  25. 【請求項２５】 上記ラッチ手段はパイプライン構造を
    形成するための二重バッファを持って、各バッファは上
    記デジタル値を保存する第1グループと上記オフセット
    値を保存する第2グループに分けられることを特徴とす
    る請求項24記載のCMOSイメージセンサのエラー診断方
    法。
  26. 【請求項２６】 上記第2段階は、 上記第1グループに上記デジタル値を保存して上記CMOS
    イメージセンサのデータ出力端に出力する第4段階と、 上記第2グループに上記デジタル値を保存して上記CMOS
    イメージセンサのデータ出力端に出力する第5段階を含
    むことを特徴とする請求項24記載のCMOSイメージセンサ
    のエラー診断方法。
  27. 【請求項２７】 上記方法は上記検証電圧を変えて少な
    くとも一回以上遂行されることを特徴とする請求項24記
    載のCMOSイメージセンサのエラー診断方法。
  28. 【請求項２８】 イメージを感知して感知されたアナロ
    グ信号を出力するピクセルアレイと、基準電圧を発生す
    る電圧発生器と、上記基準電圧とピクセルからの電圧を
    比較する比較器と、上記比較結果に相応したデジタル値
    とオフセット値を保存するラッチ手段と、上記アナログ
    -デジタル変換のエラーを判断できる診断ロジック回路
    とを含むCMOSイメージセンサのエラー診断方法におい
    て、 上記診断ロジック回路の制御を受けて上記電圧発生器か
    ら発生された検証電圧と上記基準電圧を比較する第1段
    階と、 上記比較結果に応答してプログラムされた所定のデジタ
    ル値を上記ラッチ手段に保存する第2段階と、 上記ラッチ手段に保存されたデジタル値を出力して上記
    プログラムされたデジタル値と同じかを確認する第3段
    階とを含んでなるCMOSイメージセンサのエラー診断方
    法。
  29. 【請求項２９】 上記ラッチ手段はパイプライン構造を
    形成するための二重バッファを持って、各バッファは上
    記デジタル値を保存する第1グループと上記オフセット
    値を保存する第2グループに分けられることを特徴とす
    る請求項28記載のCMOSイメージセンサのエラー診断方
    法。
  30. 【請求項３０】 上記第2段階は、 上記第1グループに上記デジタル値を保存して上記CMOS
    イメージセンサのデータ出力端に出力する第4段階と、 上記第2グループに上記デジタル値を保存して上記CMOS
    イメージセンサのデータ出力端に出力する第5段階を含
    むことを特徴とする請求項28記載のCMOSイメージセンサ
    のエラー診断方法。
  31. 【請求項３１】 上記方法は上記検証電圧を変えて少な
    くとも一回以上遂行されることを特徴とする請求項28記
    載のCMOSイメージセンサのエラー診断方法。
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