ES2213187T3 - Receptor que utiliza una deteccion diferencial. - Google Patents
Receptor que utiliza una deteccion diferencial.Info
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Abstract
SE SUMINISTRA UN RECEPTOR DE DETECCION DIFERENCIAL CON UN CONSUMO DE POTENCIA REDUCIDO SIMPLIFICANDO LOS CIRCUITOS CONSTITUYENTES DEL RECEPTOR DE DETECCION DIFERENCIAL. UNA CALCULADORA TANGENTE DE ARCO SE REALIZA SIN EL USO DE UN MULTIPLICADOR O DE UNA TABLA DE CONVERSION. SIN EL USO DE UN CONVERTIDOR D/A, UN CIRCUITO DE AJUSTE DE NIVEL PARA AJUSTAR EL VALOR ABSOLUTO DE UN VECTOR (AX,AY) DADO COMO SEÑALES DE ENTRADA AX E AY PARA HACERLO UNICO. EL CONSUMO DE POTENCIA DE UN DESMODULADOR DE DETECCION DIFERENCIAL SE REDUCE ELIMINANDO DEL SISTEMA LOS CIRCUITOS DE CONSUMO DE POTENCIA COMO UN MULTIPLICADOR Y UNA TABLA DE CONVERSION GRANDE. SE REVELAN ALGUNAS REALIZACIONES.
Description
Receptor que utiliza una detección
diferencial.
La presente invención se refiere a un receptor de
detección diferencial utilizado en comunicaciones digitales por
radio y, más específicamente, a la simplificación de los circuitos
constituyentes del receptor en su conjunto.
Con el objeto de efectuar una detección
diferencial de alta precisión en un circuito digital, es práctica
común multiplicar un símbolo de una señal por un símbolo de la señal
inmediatamente precedente utilizando un multiplicador y realizar
posteriormente una operación de adición o sustracción sobre el
producto obtenido. Sin embargo, un multiplicador requiere un
circuito de gran escala y, en concordancia, una gran cantidad de
energía eléctrica, lo cual resulta especialmente cierto si la
detección diferencial se va a realizar a alta velocidad. Por esta
razón, con el objeto de efectuar la detección diferencial sin la
utilización de un multiplicador, se adopta un esquema en el que la
información diferencial se detecta encontrando un arctg (tg^{-1})
de cada símbolo de la señal a partir de una tabla de conversión y
calculando la diferencia entre los arcotangentes de símbolos
adyacentes. Dado que este esquema falla en la reducción del tamaño
del circuito si el esquema requiere una tabla de conversión grande,
se han desarrollado varias técnicas que elimina la necesidad de
guardar un montón de datos en una tabla de conversión.
Por ejemplo, en las patentes US Nos. 4.445.224 y
5.001.727 de y en la solicitud de patente UK No. 2.234.411, se
divulgan tres técnicas de cálculo de ángulo (o diferencia de fase)
que utilizan una tabla de conversión.
La patente japonesa No. Sho62-549
(1987) divulga un circuito aritmético digital que, para un detector
dado, calcula su magnitud y su ángulo respecto a unas coordenadas de
referencia como una función trigonométrica inversa de un
arcotangente utilizando una tabla de conversión de arcotangente de
tamaño reducido.
La patente japonesa No.
Hei6-105.421 divulga un circuito digital para
calcular una función trigonométrica inversa de un arcotangente de un
número binario X de 2n bits. En este sistema, el cálculo se consigue
utilizando el hecho de que si el número binario X comprende n
dígitos altos H y n dígitos bajos L (X = H + L), entonces el
arcotangente de X se puede aproximar por arctg (X) = arctg (H) +
L/(H^{2} + 1).
Este sistema requiere 2 tablas de conversión para
arctg (H) y para 1/(H^{2} + 1) y un multiplicador.
Adicionalmente, al demodular una señal de
entrada, se necesita un ajuste de nivel de dichas señal de entrada.
Con el objeto de ajustar el nivel de la señal de entrada,
generalmente se controla la ganancia de un amplificador de señal de
entrada mediante la realimentación al amplificador de señal de
entrada del resultado de la comparación entre una salida codificada
y un nivel de referencia.
La publicación de patente japonesa no examinada
No. Hei1-71. 270 (1989) divulga un dispositivo de
ajuste de nivel del tipo mencionado. El dispositivo divulgado
comprende un amplificador diferencial, un conversor A/D, un LPF, una
puerta, un generador de pulsos de puerta, un restador, un
amplificador no lineal, un integrador y un conversor
D/A.
D/A.
Sin embargo, los circuitos de cálculo de
arcotangente anteriormente mencionados siguen requiriendo tablas de
conversión y multiplicadores y, el último dispositivo mencionado,
requiere un conversor D/A, que dificulta la reducción de tamaño y el
consumo de energía del circuito. Por lo tanto, sigue habiendo lugar
en la técnica anterior para la mejora en la reducción de tamaño y
consumo de energía de los circuitos constituyentes de un receptor de
detección diferencial mediante la simplificación adicional de tales
circuitos.
Es por tanto un objeto de la invención
proporcionar un receptor de detección diferencial de reducido
consumo de energía mediante la simplificación de los circuitos
constituyentes del receptor de detección diferencial.
De acuerdo con un aspecto de la invención, se
pueden realizar calculadores de arcotangente sin utilizar un
multiplicador ni una tabla de conversión. Un calculador de
arcotangente de acuerdo con un concepto básico de la invención
calcula el valor de 40/\pi mediante la utilización de los datos de
cuadrante y las siguientes ecuaciones de
aproximación:
aproximación:
| |Ax| - |Ay| \sim -(4\theta/ \pi) + 1 | : El primer cuadrante |
| (4\theta/\pi) - 3 | : El segundo cuadrante |
| -(4\theta/\pi) - 3 | : El tercer cuadrante |
| (4\theta/\pi) + 1 | : El cuarto cuadrante. |
Se divulgan dos modos de realización del
calculador de arcotangente. Se divulgan varios detectores
diferenciales (o demoduladores de detección diferencial) cada uno de
los cuales incluye el calculador de arcotangente de la invención.
También, se divulgan diversos detectores diferenciales los cuales
son utilizados en diversas configuraciones y cada uno incluye el
calculador de arcotangente de la invención. En estos detectores
diferenciales, se realiza una simplificación de circuitos adicional
en una o más partes distintas al calculador de arcotangente.
De acuerdo con un aspecto adicional de la
invención, se realiza un demodulador de detección diferencial con un
consumo de energía reducido mediante la eliminación del sistema de
circuitos consumidores de energía tales como un multiplicador y una
tabla de conversión grande.
Se describen algunos modos de realización
ilustrativos en los que un demodulador de detección diferencial
presenta cualquier combinación de las características de estimación
de la calidad de línea (o canal); un índice de error mejorado por
medio de una corrección de error de decisión programada en un
decodificador de canal; eliminación del error de frecuencia; mejora
de la señal demodulada por medio de la recepción con diversidad; y
selección de datos demodulados sobre la base de un valor integrado
de probabilidades de fase.
Otros objetos y ventajas adicionales de la
presente invención quedarán clarificados a partir de la siguiente
descripción de los modos de realización preferentes de la invención
según se ilustran en los dibujos adjuntos. En los dibujos:
La figura 1 es un diagrama de bloques que muestra
esquemáticamente un calculador de arctg (Ay/Ax) de acuerdo con el
modo de realización ilustrativo de la invención 1A;
La figura 2 es un diagrama que explica la
operación del calculador de arctg (Ay/Ax) de la figura 1;
La figura 3 es un diagrama de bloques que muestra
esquemáticamente un calculador de arctg (Ay/Ax) del modo de
realización ilustrativo de la invención 1B;
La figura 4 es un diagrama de bloques que muestra
de manera más detallada el calculador de arctg (Ay/Ax) de la figura
3;
La figura 5 es un diagrama de bloques de un
demodulador de detección diferencial de acuerdo con el modo de
realización ilustrativo de la invención 2A;
La figura 6 es un diagrama de bloques de un
controlador de nivel (o ganancia) de acuerdo con el modo de
realización ilustrativo de la invención 3A;
La figura 7 es un diagrama de bloques de un
controlador de nivel (o ganancia) con una estructura más
simplificada, de acuerdo con el modo de realización ilustrativo de
la invención 3B;
La figura 8 es un diagrama de bloques de un
demodulador de detección diferencial con capacidad de dar salida de
error de acuerdo con el modo de realización ilustrativo de la
invención 2B;
La figura 9 es un diagrama de bloques de un
circuito que va a ser combinado con el demodulador de detección
diferencial 80 de la figura 8 y que le proporciona una capacidad de
dar salida de estimación de calidad de línea de acuerdo con el modo
de realización ilustrativo de la invención 2C;
La figura 10 es un diagrama de bloques de un
circuito que va a ser combinado con el demodulador de detección
diferencial 80 de la figura 8 y que le proporciona un decodificador
de canal de acuerdo con el modo de realización ilustrativo de la
invención 2D;
La figura 11 es un diagrama de bloques de un
circuito que va a ser combinado con el demodulador de detección
diferencial 80 de la figura 8 y que le proporciona una salida de
señal de control de frecuencia de acuerdo con el modo de realización
ilustrativo de la invención 2E;
La figura 12 es un diagrama de bloques de un
demodulador de detección diferencial con una capacidad de corrección
de error de frecuencia de acuerdo con el modo de realización
ilustrativo de la invención 2F;
La figura 13 es un diagrama de bloques de un
demodulador de detección diferencial según una primera configuración
de diversidad de acuerdo con el modo de realización ilustrativo de
la invención 2G;
La figura 14 es un diagrama de bloques de un
demodulador de detección diferencial según una segunda configuración
de diversidad de acuerdo con el modo de realización ilustrativo de
la invención 2H;
La figura 15 es un diagrama de bloques que
muestra un modo de realización ilustrativo de un receptor de datos
obtenido mediante la combinación de los circuitos de los modos de
realización 1A, 3B, 2C, 2D y 2F;
La figura 16 es un diagrama de bloques de un
demodulador de detección diferencial que incorpora un controlador de
nivel de acuerdo con el modo de realización ilustrativo de la
invención 2I;
La figura 17 es un diagrama que explica la
operación del controlador de nivel de la figura 16; y
La figura 18 es un diagrama de bloques de un
demodulador de detección diferencial que incorpora un circuito de
ajuste de nivel simplificado de acuerdo con el modo de realización
ilustrativo de la invención 2J.
Modo de realización
1A
La figura 1 muestra un circuito para encontrar
una función trigonométrica inversa o arctg (Ay/Ax) para las señales
de entrada Ax y Ay. Asumiendo que Ax y Ay son las coordenadas x e y
de un punto (Ax, Ay) de un plano cartesiano y que en las coordenadas
polares se escriben como (1, \theta), esto es, Ax^{2} + Ay^{2}
= 1. Entonces obtenemos
| |Ax| - |Ay| \sim -(4\theta/ \pi) + 1 | : El primer cuadrante |
| (4\theta/\pi) - 3 | : El segundo cuadrante |
| -(4\theta/\pi) - 3 | : El tercer cuadrante |
| (4\theta/\pi) + 1 | : El cuarto cuadrante \hskip8.5cm (1) |
La figura 2 muestra una relación entre |Ax| -
|Ay| y arctg (Ay/Ax). Como se observa en la figura 2, la relación es
substancialmente lineal. Por lo tanto, la ecuación (1) da una
aproximación lineal a |Ax| - |Ay|, y el error entre ambos lados de
la ecuación (1) es como mucho de alrededor de 1,8. El circuito de
cálculo de arcotangente de la figura 1 se realiza sobre la base de
la ecuación (1).
En la figura 1, el circuito 10 comprende
calculadores de valor absoluto 11 para calcular los valores
absolutos |Ax| y |Ay| de los elementos Ax y Ay del vector (Ax, Ay),
un restador 13 para restar la salida del calculador 11 |Ay| de la
salida del calculador 11 |Ax|, un calculador de cuadrante 15 para
determinar el cuadrante en el que se halla el vector (Ax, Ay) a
partir de los signos de Ax y Ay, y un convertidor para calcular el
valor de \theta (= arctg (Ay/Ax)) sobre la base de la ecuación
(1).
En operación, se suministran los elementos del
vector Ax y Ay al calculador 11 de |Ax| y al calculador 11 de |Ay|,
respectivamente. Con la recepción de los valores absolutos, el
restador 13 da la diferencia |Ax| - |Ay| como salida para el
convertidor 17.
Los elementos del vector Ax y Ay son también
suministrados al calculador de cuadrante 15, el cual determina un
cuadrante en el cual se halla el vector (Ax, Ay) a partir de los
signos de elementos del vector Ax y Ay, para dar como salida la
información de cuadrante.
Después, el convertidor 17 puede calcular
\theta a partir de la diferencia |Ax| - |Ay| de acuerdo con la
información de cuadrante. De manera más específica, si la salida del
restador 13 se escribe como "salida13" (de aquí en adelante,
la salida del elemento NN se escribirá como salidaNN), entonces dado
que salida13 = |Ax| - |Ay| , 4\theta/ \pi se obtiene, para cada
cuadrante, como sigue:
| 4\theta/ \pi = - salida13+ 1 | : El primer cuadrante |
| salida13 - 3 | : El segundo cuadrante |
| - salida13 – 3 | : El tercer cuadrante |
| salida13 + 1 | : El cuarto cuadrante |
Por lo tanto, si el calculador de cuadrante 15
está adaptado para dar como salida los valores 1, 3, -3 y -1 en
relación con los cuadrantes primero a cuarto, respectivamente,
entonces el conversor 17 sólo tiene que añadir salida15 (la salida
del calculador de cuadrante 15) a -salida13 si el vector (Ax, Ay) se
encuentra en el primer o el tercer cuadrante, esto es, salida15 = 1
o -3 y, salida13 si el vector (Ax, Ay) se encuentra en el segundo o
el cuarto cuadrante, esto es, salida15 = 3 ó -1.
Sin embargo, si el resultado del cálculo hecho
por el conversor 17 va a ser utilizado para detección diferencial,
resulta más ventajoso para un proceso ulterior hacer que la salida
esté en la forma de un producto con una potencia de 2 en lugar de
hacer la salida de \theta radianes mediante la multiplicación de
(4\theta/ \pi) por (\pi/4). Una multiplicación por una
potencia de 2 se consigue mediante únicamente el desplazamiento de
bits, sin la necesidad de hardware de multiplicación.
Como se describió más arriba, el circuito
inventivo 10 calcula un arcotangente sin la necesidad de un circuito
complicado tal como un multiplicador o una tabla de conversión,
permitiendo una reducción del tamaño del circuito 10. Por lo tanto,
la adopción del circuito 10 en un sistema tal como un receptor,
contribuye a una reducción de tamaño y de consumo de energía del
sistema.
Modo de realización
1B
La figura 3 es un diagrama de bloques que muestra
un calculador conceptual de arctg (Ay/Ax) 30 del modo de realización
ilustrativo de la invención 1B. El calculador de arcotangente 30 se
basa en el hecho de que la ecuación (1) puede escribirse como
| Ay - Ax \sim (4\theta/ \pi) - 1 | : El primer cuadrante |
| -(4\theta/\pi) - 3 | : El segundo cuadrante |
| Ay + Ax \sim -(4\theta/\pi) + 3 | : El tercer cuadrante |
| (4\theta/\pi) + 1 | : El cuarto cuadrante \hskip8.5cm (2) |
La exactitud de esta aproximación es, por
supuesto, la misma que la de la ecuación (1).
En la figura 3, el calculador de arctg (Ay/Ax) 30
comprende un calculador de cuadrante 35 para generar señales de
control primera y segunda y datos de control en respuesta a los bits
de signo de las señales de entrada Ax y Ay; un primer determinador
de signo 31 para invertir el signo de una señal de entrada Ax en
respuesta a la primera señal de control; un sumador 32 para sumar la
salida del primer determinador de signo 31 a la señal de entrada Ay
; un segundo determinador de signo 31 para invertir la salida del
sumador 32 en respuesta a la segunda señal de control; y un
conversor 37 para calcular \theta (= arctg (Ay/Ax)) sobre la base
de la ecuación (2) mediante la utilización de la salida del segundo
determinador de signo 33 y los datos de control procedentes del
calculador de cuadrante 35.
La primera señal de control se dispone de forma
que sea un "1" lógico si los bits de signo de Ax y Ay son
iguales entre sí y un "0" de cualquier otra forma. La segunda
señal de control es el bit de signo de Ax.
Como se deduce de la anterior descripción, las
salidas del sumador 32 y del determinador de signo 33, salida32 y
salida33, respectivamente, dan como resultado la tabla 1.
También, a partir de la ecuación (2), la salida
del determinador de signo 33, salida33, es igual al valor
correspondiente de la columna "salida33 =" de la tabla
anterior. Por lo tanto, si el calculador de cuadrante esta adaptado
para dar como salida de los valores 1, 3, -3 y -1 en respuesta a los
cuadrantes primero a cuarto, respectivamente, entonces el conversor
37 tendrá sólo que añadir el valor procedente del calculador de
cuadrante 35 a salida33 para dar (4\theta/ \pi).
La figura 4 es un diagrama de bloques que muestra
un calculador real de arctg (Ay/Ax) según el modo de realización 1B.
En las figuras 3 y 4, los mismos elementos están referenciados por
los mismos numerales. Una combinación de los elementos 31 y 32 de la
figura 3 se realiza, en la figura 4, mediante los elementos 41 y 42
y, una combinación de los elementos 33 y 37 se realiza mediante los
elementos 43 y 47.
Un calculador de cuadrante 35 comprende una
puerta OR exclusiva (XOR) 44 para realizar una operación XOR y sobre
los bits de signo (MSBs: los bits más significativos) de las señales
de entrada Ax y Ay; un inversor 45 para invertir la salida de la
puerta XOR 44; una línea de salida 46 conectadas a la línea del bit
de signo de Ax para suministrar la anteriormente mencionada segunda
señal de control; y el calculador de cuadrante 15 para suministrar
los valores 1, 3, -3 y -1 para el primer a cuarto cuadrante,
respectivamente, que es idéntico al de la figura 1.
El calculador de arcotangente 30 comprende además
un circuito XOR 41 para suministrar Ax tal cual si salida45 = 0 y
para suministrar el complemento de Ax sí salida45 = 1; un sumador 42
para sumar la salida del circuito XOR 41, la señal de entrada Ay, y
la salida del inversor 45 (como acarreo); Un circuito XOR 43 para
suministrar la salida del sumador 42 tal cual si el MSB (bit más
significativo) de Ax es 0 y para suministrar el complemento de la
salida del sumador 42 si el MSB de Ax es 1; y un sumador 47 para
sumar la salida del circuito XOR 43, la salida del calculador de
cuadrante 15, y el MSB de Ax (como bit de acarreo).
En la figura 4, cada una de las líneas de trazo
grueso indica una señal que comprende una pluralidad de bits y, cada
una de las líneas de trazo fino indican una línea de bit único.
En operación, salida45 = 0 si el MSB de Ax = al
MSB de Ay y, de otra forma, = 1.
Como la entrada A del sumador 42 (de aquí en
adelante se hará referencia a ella como "entrada42A") es igual
a salida41
| Salida41 = | Ax para Salida45 | = 0 |
| \overline{Ax} para Salida45 | = 1 |
y entrada42C = salida45, y entrada42B = Ay,
entonces se puede escribir la salida del sumador 42, es decir A + C
+ D,
como
| Ax + 0 +Ay = Ax + Ay | si salida45 = 0 |
| \overline{Ax} + 1 +Ay = - Ax + Ay | si salida45 = 1 |
De la misma manera, la suma del circuito XOR 43 y
el bit de signo (MSB) de la señal de entrada Ax, es decir, (A + C)
en el sumador 47, conduce a los valores mostrados en la columna
"salida33" de la tabla 1. Dado que el calculador de cuadrante
15 suministra los valores 1, 3, -3 y -1 en relación con el primer a
cuarto cuadrante, respectivamente, entonces el sumador 47 conduce a
4\theta/ \pi como refleja la columna "salida 33 =" de la
tabla 1.
Modo de realización
2A
La figura 5 es un diagrama de bloques de un
demodulador de detección diferencial que incorpora un calculador de
arcotangente 30 (o 10) de acuerdo con el modo de realización
ilustrativo de la invención 2A. En la figura 5, el demodulador de
detección diferencial comprende un detector de fase o calculador de
arctg (Ay / Ax) 10 o 30 para detectar una coordenada polar \theta
del vector (Ax , Ay), en donde Ax y Ay se dan como señales de
entrada; un elemento de retardo 51 para retrasar la salida del
detector de fase 51 un periodo de tiempo de un símbolo; un restador
(B - A) 52 para calcular una diferencia entre dos salidas adyacentes
del detector de fase 30 (de aquí en adelante, se asume que es 30
dado que la estructura de la figura 3 es más simple y preferible a
la de la figura 1); y un circuito de decisión 53 para decodificar la
salida del restador 52.
El detector de fase 30 tiene la estructura
mostrada en las figuras 3 o 4 y calcula 40/\pi. Si el detector 30
proporciona 4\theta/ \pi en 8 bits, significa que la coordenada
polar o fase, se expresa con una resolución de 360/256 grados. El
circuito de retardo 51 retrasa la fase 4\theta/ \pi por un
periodo de tiempo de 1 símbolo. El restador 52 realiza la detección
diferencial mediante la sustracción de la salida del retardador 51,
de la salida del detector de fase 30. La omisión del bit de acarreo
en la resta tiene el efecto de tomar mod 2\pi.
El circuito de decisión 53 da como salida los dos
bits más altos de cada salida del restador 52 como datos
decodificados 54.
En los modos de realización 1A, 1B y 2A, se ha
asumido que Ax^{2} + Ay^{2} = 1. Se describirá un controlador de
nivel que controla el valor absoluto de un vector cuyos elementos
son dados como señales de entrada para que se ha una con el objeto
de que las salidas del controlador de nivel Ax y Ax controladas en
nivel, puedan ser procesadas como lo son en el siguiente
circuito.
La figura 6 es un diagrama de bloques de un
controlador de nivel (o ganancia) de acuerdo con el modo de
realización ilustrativo de la invención 3A. En la figura 6 el
controlador de nivel 60 comprende un amplificador de ganancia
variable 61 para proporcionar una salida controlada en nivel en
respuesta a un voltaje de control suministrado a través de un
terminal de control; un detector ortogonal 62 para descomponer la
salida controlada en nivel en los elementos Ax y Ay; conversores A/D
631 y 632 para muestrear los elementos Ax y Ay, respectivamente, y
proporcionar los valores digitales correspondientes; calculadores de
valor absoluto (CALCU.) 641 y 642 para calcular cada uno el valor
absoluto del valor digital de entrada; un generador de valor de
referencia (RVG) 65 para generar un valor de referencia utilizado
para detectar el tamaño de un vector cuyos elementos están definidos
como los valores absolutos procedentes de los calculadores de valor
absoluto 641 y 642; restadores (A - B) 661 y 662 para restar la
salida del RVG 625 de las salidas de los calculadores de valor
absoluto 641 y 642, respectivamente; un conmutador 67 para conectar
uno de sus tres terminales de entrada a su terminal de salida,
estando conectados dos de los tres terminales de entrada a las
salidas de los restadores 661 y 662; un registro de desplazamiento
68 para almacenar temporalmente los bits de signo de los datos de
salida del conmutador 67, estando la salida de del registro 68
conectada al otro de los terminales de entrada del conmutador 67; un
filtro pasabajos (LPF) 69 para suavizar el voltaje de salida del
registro de desplazamiento 68; un generador de voltaje de referencia
71 para generar un voltaje de referencia; un restador (A - B) 72
para restar el voltaje de referencia de la salida de el LPF 69; y un
generador de voltaje de control 73 para generar un voltaje de
control para ser utilizado en el control de ganancia del AMP de
ganancia variable 61 de forma que el voltaje de salida del restador
72 se haga cero.
En operación, la ganancia del amplificador de
ganancia variable 61 es controlada de modo que el tamaño de vector
definido por las salidas del detector ortogonal 62 Ax y Ay se haga
1.
Específicamente, la salida de la amplificador de
ganancia variable 61 y se descompone mediante el detector ortogonal
62 en los elementos Ax y Ay, los cuales son muestreados mediante los
conversores A/D 631 y 632 en sus correspondientes valores digitales,
que a su vez tienen valores absolutos calculados en los calculadores
de valor absoluto 641 y 642, respectivamente.
Asumiendo que el tamaño de vector (Ax, Ay) es 1,
Ax = sen \theta y Ay = cos \theta. Dado que Ax = Ay = 2^{-1/2}
para \theta= \pi/4, se asume que el RVG 65 genera un valor de
referencia de 2^{-1/2}. Cada uno de los restadores 661 y 662 resta
el valor de referencia 2^{-1/2} del valor absoluto procedente del
calculador 641, 642. Las probabilidades tanto de que el resultado de
la resta sea positivo y de que el resultado sea negativo son 0,5
independientemente del valor de \theta siempre y cuando Ax^{2}
+ Ay^{2} = 1. Si Ax^{2} + Ay^{2} > 1, entonces la
probabilidad de resultado positivo se hace mayor, mientras que, Si
Ax^{2} + Ay^{2} < 1, entonces la probabilidad de resultado
negativo se hace mayor.
De manera acorde, si los bits de signo de las
salidas del restador 661 y 662 (0 en caso de ser positivo y 1 en
caso de ser negativo) se almacenan alternativamente en el registro
de desplazamiento 68 mediante la conmutación del conmutador 67 cada
vez que se hace la operación de restar mediante los restadores 661 y
662 , los 1's y los 0's son iguales en número si el tamaño del
vector es 1. Los 0's exceden a los 1's si el tamaño de el vector es
mayor que 1 y los 1's exceden a los 0's de otra forma. Si no se
suministra ya la señal de entrada, los datos existentes en el
registro de desplazamiento 68 se circulan haciendo que el conmutador
67 de como salida la salida del registro de desplazamiento 68 o se
resetea el registro de desplazamiento 68 de modo que almacene el
mismo número de 0's y 1's.
Se supone que el registro de desplazamiento 68
hace que el voltaje de salida sea de 5 V para un bit de signo igual
a 1 y 0V para un bit de signo igual a 0, entonces, el voltaje de
salida obtenido mediante el LPF 69 haciendo la media del voltaje de
salida del registro de desplazamiento 68, es de alrededor de 2,5 V
si el tamaño del vector es 1, menor que 2,5 V si el tamaño del
vector es mayor que 1 y mayor de 2,5 V si el tamaño del vector es
menor que 1.
El restador 72 da como salida la diferencia
obtenida al restar el voltaje de referencia de, por ejemplo,2,5 V
(en este ejemplo) del voltaje de salida del LPF 69, el cual es
negativo para un vector mayor que 1 y es positivo para un vector
menor que 1.
El generador de voltaje de control 73 da como
salida un voltaje de control para hacer que el voltaje de salida del
restador 72 se haga 0 V.
Como se describió anteriormente, el controlador
de nivel 60 puede convertir un resultado de la decisión sobre el
tamaño del vector en un voltaje sin la necesidad de ningún conversor
D/A, permitiendo una reducción del tamaño y del consumo de energía
del circuito.
La figura 7 es un diagrama de bloques de un
controlador de nivel (o ganancia) según una disposición más
simplificada.
El controlador de nivel 70 de la figura 7 es
idéntico al controlador de nivel 60 de la figura 6 excepto en que se
ha colocado un conversor A/D 63, que es idéntico a los conversores
631 y 632 de la figura 6, antes de un detector ortogonal
"digital" 74 y se ha eliminado en la figuras 7 un conversor
A/D. Específicamente, se aplica una señal de entrada al amplificador
de ganancia variable 61, cuya salida está conectada a la entrada del
conversor A/D y 63, cuya salida está conectada al detector ortogonal
62, cuyas salidas Ax y Ay están conectadas a los calculadores de
valor absoluto 641 y 642, respectivamente. Y, la otra parte del
controlador de nivel 70 es idéntica a la de la figura 6.
Dado que los elementos que tienen los mismos
numerales de referencia son idénticos unos a otros en las figuras 6
y 7, se omitirá la descripción de los elementos.
En operación, una señal cuyo nivel ha sido
ajustado mediante el amplificador de ganancia variable 61 se
muestrea mediante el conversor A/D 63 para dar una señal digital. La
señal digital controlada en nivel es descompuesta mediante el
detector ortogonal digital 74 en los elementos del vector Ax y Ay.
Dado que la detección ortogonal se hace digitalmente, los elementos
Ax y Ay se encuentran libres de errores que estarían de otra forma
presentes en la detección ortogonal.
De acuerdo con este modo de realización
ilustrativo se obtienen, a partir de una señal modulada
ortogonalmente, los componentes normalizados Ax y Ay y sus valores
absolutos |Ax| y |Ay|.
\newpage
Modo de realización
2B
La figura 8 es un diagrama de bloques de un
demodulador de detección diferencial con capacidad de dar salida de
error de acuerdo con el modo de realización ilustrativo de la
invención 2B. El demodulador de detección diferencial 80 es idéntico
al 50 de la figura 5 excepto en que el anterior está dotado
adicionalmente de un restador 84, cuyo terminal de entrada de resta
84B está conectado al terminal de entrada del circuito de decisión
53. También, un terminal de entrada de resta del restador 84 está
conectado a la salida del circuito de decisión 53, y el restador 84
proporciona una salida de decisión 85.
En operación, el restador 84 resta los datos
demodulados 54 del diferencial detectado que se llevará como entrada
al circuito de recepción 53 para proporcionar la salida de error de
decisión 85.
La decisión de error se puede utilizar para la
estimación de la calidad de línea, probabilidad necesaria para la
corrección de errores por decisión programada, compensación de
errores de frecuencia, diversidad, etc. para mejorar la calidad de
recepción y la exactitud de la información necesaria para la gestión
del sistema.
Modo de realización
2C
La figura en 9 es un diagrama de bloques de un
circuito que va a ser combinado con el demodulador de detección
diferencial 80 de la figura 8 y que le proporciona una capacidad de
dar salida de estimación de calidad de línea de acuerdo con el modo
de realización ilustrativo de la invención 2C.
En la figura 9, el circuito 90 comprende un
calculador de valor absoluto 91 para calcular el valor absoluto de
una salida de error de decisión procedente del restador 84 de la
figura 8; un sumador 92 para integrar los valores absolutos de los
errores de decisión de cada franja de tiempo; y una tabla de
conversión para convertir los valores absolutos integrados en una
estimación de la calidad de línea.
En operación, en el elemento 91 se calcula el
valor absoluto de la salida de error de decisión procedente del
restador 84 de la figura 8. Los valores absolutos calculados para
cada una de las franjas de tiempo son integrados mediante el sumador
92 para dar un valor integrado para la franja. Cada uno de los
valores integrados es convertido en una estimación de calidad de
línea mediante la tabla de conversión 93.
De acuerdo con este modo de realización, las
estimaciones de calidad de línea, que son utilizadas para, por
ejemplo, criterios de entrega y deben por tanto ser calculados de
manera precisa, se obtienen con alta precisión sin necesidad de usar
ningún circuito complicado.
Modo de realización
2D
La figura 10 es un diagrama de bloques de un
circuito que va a ser combinado con el demodulador de detección
diferencial 80 de la figura 8 y que le proporciona un decodificador
de canal para obtener datos decodificados a través de una decisión
programada de acuerdo con el modo de realización ilustrativo de la
invención 2D.
En la figura 10, el circuito 100 comprende un
calculador de valor absoluto 91 para calcular el valor absoluto 102
de una salida de error de decisión procedente del restador 84 de la
figura 8; y un decodificador de canal 101, con su primera entrada
conectada a la salida del circuito de recepción 53 de la figura 8 y
su segunda entrada conectada a la salida 102 del calculador 91 para
suministrar datos decodificados a través de una decisión programada
utilizando la salida 102 del calculador 91 como una probabilidad de
fase. La probabilidad de fase es un valor indicativo de la
probabilidad de las salidas del circuito de decisión 53. De manera
acorde, cuanto menor es la probabilidad de fase, mayor probabilidad
tiene la salida del circuito de decisión 53.
El decodificador de canal 101 realiza la
decodificación a través de la decisión programada mediante la
utilización de la probabilidad de fase. Haciendo esto se consigue
una salida decodificada con mejores características de error en
comparación con un caso en que se use solamente los datos
decodificados 54 o la salida del circuito de decisión 53.
Modo de realización
2E
La figura 11 es un diagrama de bloques de un
circuito que va a ser combinado con el demodulador de detección
diferencial 80 de la figura 8 y que le proporciona una salida de
señal de control de frecuencia de acuerdo con el modo de realización
ilustrativo de la invención 2E.
En la figura 11, el circuito 110 comprende un
calculador de valor medio 111 para calcular un valor medio de salida
de error de decisión del restador 84 de la figura 8; y un generador
de señal de control de frecuencia 112 para generar un valor de
control de frecuencia en el respuesta al valor medio.
En operación, las salidas de errores de decisión
o errores de fase del restador 84 son convertidas en un error de
fase medio mediante el calculador de valor medio 111. Dado que los
errores de fase están desplazados hacia el lado positivo si la
frecuencia tiene un error positivo y hacia el lado negativo si la
frecuencia tiene un error negativo, el error de fase medio toma un
valor positivo si la frecuencia tiene un error positivo y toma un
valor negativo de otra forma. Dado que el error de fase medio es
proporcional al error de frecuencia, el error de frecuencia es
eliminado al hacer cero el error de fase medio.
El generador de señal de control de frecuencia
112 genera un valor de control de frecuencia de modo que el error de
fase medio se haga cero. El valor de control de frecuencia es
suministrado a una sección de radio, un detector ortogonal, etc. y
utilizado para suprimir el error de frecuencia.
Modo de realización
2F
La figura 12 es un diagrama de bloques de un
demodulador de detección diferencial con una capacidad de corrección
de error de frecuencia de acuerdo con el modo de realización
ilustrativo de la invención 2F.
El demodulador de detección diferencial 120 de la
figura 12 es idéntico al demodulador 50 de la figura 5 excepto en
que el anterior está provisto adicionalmente de un circuito de
corrección de error de frecuencia. En la figura 12, el demodulador
de detección diferencial 120 ha sido provisto adicionalmente de un
restador 121 corrector de frecuencia con su terminal de entrada B
conectado a la salida del restador 52 y su terminal de salida
conectado a la salida del circuito de decisión 53; un restador 84
con su terminal de entrada A conectado a la salida del circuito de
decisión 53 y su terminal de entrada B conectado también a la salida
del restador 52; y un calculador de valor medio 111 con sus salida
conectada a una entrada A del restador 121 corrector de
frecuencia.
En la operación de la corrección del error de
frecuencia, se resta al diferencial de fase 122 procedente del
restador 52 un error de fase medio 125 suministrado desde el
calculador de valor medio 100 y se elimina su error de frecuencia en
el restador 121 corrector de frecuencia.
El circuito de decisión 53 da como salida datos
decodificados sobre la base de los 2 bits más altos de la desviación
de error del diferencial de fase procedente del restador 121
corrector de frecuencia.
Se resta al diferencial de fase 122 procedente
del restador 52, los datos decodificados 123 procedentes del
circuito de decisión 53 en el restador 84, el cual da como salida
una diferencia 124. El calculador de valor medio 111 hace la media y
suministra las diferencias 124 a la entrada A del restador 121. El
valor medio 125 de las diferencias 124 toma de nuevo un valor
positivo para un error de frecuencia positivo y un valor negativo
para un error de frecuencia negativo. Dado que el valor medio 125 es
proporcional al error de frecuencia 124, la sustracción del error de
fase medio 125 de el diferencial de fase 122 en el restador 121
corrector de frecuencia provoca la eliminación del error de
frecuencia.
De acuerdo con este modo de realización
ilustrativo, se elimina un error de frecuencia de los datos
decodificados, permitiendo una mejora en la proporción de errores.
Esto se consigue sin utilizar un generador de señal de control de
frecuencia mediante únicamente añadir un restador corrector de
frecuencia y un calculador de valor absoluto y se elimina la
necesidad de proporcionar una sección de radio frecuencia con una
función de corrección de errores de frecuencia.
Modo de realización
2G
La figura 13 es un diagrama de bloques de un
demodulador de detección diferencial (o detector diferencial) según
una primera configuración de diversidad de acuerdo con el modo de
realización ilustrativo de la invención. En la figura 13, el
detector diferencial 130 comprende dos ramas 1 y 2 o detectores
diferenciales 131-1 y 131-2 para
efectuar cada uno la detección diferencial de las señales de entrada
Axi y Ayi para la rama i (i = 1, 2) y suministrar datos demodulados
y datos de probabilidad de fase; y un selector 132 para seleccionar
uno de los datos demodulados procedentes de las dos ramas o
detectores 131 sobre la base de los datos de probabilidad de fase
procedentes de los 2 detectores 131.
Cada uno de los detectores diferenciales
131-1 y 131-2 comprende un detector
diferencial 80 (mostrado en la figura 8) que da como salida los
datos demodulados a través de la línea indicada mediante una A
rodeada por un círculo y los errores de fase a través de la línea
indicada mediante una B rodeada por un círculo; y un calculador de
valor absoluto 91 (mostrado en la figura 9) para calcular la media
de los errores de fase y suministrar la media como probabilidad de
fase.
La probabilidad de fase indica la probabilidad de
los datos demodulados correspondientes, y muestra un valor menor
para los datos demodulados con mayor probabilidad. Por esta razón,
sobre la base de una comparación entre las probabilidades de fase de
ambas ramas, el selector 132 selecciona y da como salida los datos
demodulados de la rama i cuya probabilidad de fase es menor. Si, por
ejemplo, la probabilidad de fase de la rama 1 es menor que la de la
rama 2, entonces el selector 132 selecciona y da como salida los
datos demodulados de la rama 1 o del detector diferencial
131-1.
De esa manera, se realiza una diversidad por
conmutación de símbolo, permitiéndose una mejora de la calidad de
recepción.
\newpage
Modo de realización
2H
La figura 14 es un diagrama de bloques de un
demodulador de detección diferencial (o detector diferencial) según
una segunda configuración de diversidad de acuerdo con el modo de
realización ilustrativo de la invención 2H. El detector diferencial
140 de la figura 14 es idéntico al de la figura 13 excepto en que se
ha insertado una memoria intermedia (buffer) 143 para el
almacenamiento temporal de los datos demodulados a lo largo de la
línea indicada mediante una marca de referencia A rodeada por un
círculo. Se ha insertado un integrador 145 para integrar o acumular
los valores absolutos del elemento 91 tras el calculador de valor
absoluto 91 de cada rama o detector diferencial
141-i de la figura 14.
En operación, en cada rama o detector diferencial
144-i, los datos de probabilidad de fase de salida
de un calculador de valor absoluto 91 son acumulados mediante un
integrador 145 para cada período de tiempo predeterminado para dar
una probabilidad de fase sumada 146-i, y se dan
entonces como salida para el selector 142, en donde los datos
demodulados de salida de un detector diferencial 80 son almacenados
en una memoria intermedia 143 para el mismo periodo de tiempo
predeterminado y son entonces dados como salida para el selector
142.
La probabilidad de fase sumada acumulada para un
período de tiempo predeterminado indica la probabilidad de datos
demodulados almacenados en la memoria intermedia 143 para el mismo
período de tiempo predeterminado, y muestra un valor menor para los
datos demodulados de mayor probabilidad. Por esta razón, sobre la
base de una comparación entre las probabilidades de fase sumada de
ambas ramas, el selector 132 selecciona y da como salida de los
datos demodulados de la rama i cuya probabilidad de fase sumada es
menor.
Dado que se consigue en la diversidad mediante la
utilización de una probabilidad de fase sumada como criterio, este
modo de realización ilustrativo que es más efectivo que el de la
figura 13 especialmente cuando el estado de la línea cambia
lentamente.
De esta manera, se realiza una diversidad por
conmutación de símbolo, permitiendo una mejora de la calidad de
recepción.
La figura 15 es un diagrama de bloques que
muestra un receptor de datos obtenido mediante la combinación de los
circuitos de la figura 11 y la figura 12.
Esta combinación permite una reducción adicional
del número de componentes.
En la figura 15 el receptor de datos comprende el
controlador de nivel de la figura 7 para proporcionar las
componentes normalizadas Ax y Ay y los valores absolutos |Ax| y |Ay|
de una señal de entrada modulada ortogonalmente; un restador 13; un
calculador de cuadrante 15; y el conversor 17. El restador 13, el
calculador de cuadrante 15 y el conversor 17 pueden calcular arctg
(Ay/Ax) utilizando Ax, Ay |Ax| y |Ay|. Así, esta combinación
constituye el calculador de arcotangente 10 de la figura 1.
El receptor de datos comprende adicionalmente un
elemento de retardo 51, unos restadores 52, 84 y 121, un circuito de
decisión 53 y un calculador de valor medio 111, que constituye el
modulador de detección diferencial 120 de la figura 12. El receptor
de datos comprende adicionalmente un calculador de valor absoluto
91, un restador 92, conversión para almacenar los valores de calidad
de línea, que constituyen el circuito 90 de la figura 9. Y el
receptor de datos comprende adicionalmente un decodificador de canal
que utiliza la salida del calculador de valor absoluto 91, que se
corresponde con el circuito 100 de la figura 10.
En operación, una señal de entrada modulada
ortogonalmente se ajusta de manera tal que los componentes Ax y Ay
satisfacen Ax^{2} + Ay^{2} = 1 y, en el circuito referenciado
por 10, se calcula una coordenada polar equivalente 4\theta/
\pi.
La coordenada polar equivalente es detectada
diferencialmente mientras que se corrige un error de frecuencia en
el circuito de detección diferencial 120 para dar unos datos
decodificados corregidos en frecuencia desde el circuito de decisión
53 y un error de fase desde el restador 84. Los datos decodificados
son sometidos a una decisión programada en el circuito 100 y los
datos decodificados finales son dados a la salida del decodificador
de canal 101, mientras que el error de fase es convertido mediante
el circuito 90 en una estimación de calidad de línea, que es dada
como salida desde la tabla de conversión 93.
La estimación de la calidad de línea puede ser
utilizada, como criterio de entrega. Adicionalmente, los datos de
probabilidad de fase de la salida del calculador de valor absoluto
91 y la suma salida del sumador 92 pueden usarse para realizar una
diversidad por conmutación de símbolo como en los modos de
realización 2G (figura 13) y 2H (figura 14).
Como se observa a partir de la anterior
descripción, el receptor de datos tienen las características de:
(1) control automático de nivel de la señal de
entrada;
(2) eliminación del error de frecuencia;
(3) proporción de errores mejorada a través de la
corrección de error por decisión programada mediante un
decodificador de canal; y
(4) estimación de calidad de línea de alta
precisión.
La figura 16 es un diagrama de bloques de un
demodulador de detección diferencial con un controlador de nivel
incorporado. El controlador de nivel recibe señales de entrada Ax y
Ay tales que Ax^{2} + Ay^{2} = Z (Z\neq1) y calcula 4\theta/
\pi.
Asumiendo que \theta = arctg (Ay/Ax), de la
ecuación (1) se obtiene
| (|Ax| - |Ay|) / Z \sim -(4\theta/ \pi) + 1 | : El primer cuadrante |
| (4\theta/\pi) - 3 | : El segundo cuadrante |
| -(4\theta/\pi) - 3 | : El tercer cuadrante |
| (4\theta/\pi) + 1 | : El cuarto cuadrante \hskip7.5cm (3) |
El error entre los dos lados de la ecuación (1)
es como mucho de alrededor de 1,8. El valor Z se puede escribir
(4)Z \sim MAX(|Ax|, |Ay|) +
MIN(|Ax|, |Ay|)x(2^{1/2} -
1)
(5)MAX(|Ax|, |Ay|) +
MIN(|Ax|,
|Ay|)x0,375
La figura 17 muestra la diferencia entre los
casos en los que Z se aproxima mediante las ecuaciones (4) y (5). Si
se va a calcular Z en un circuito digital, la utilización de la
ecuación (5) es más ventajosa dado que 0,375 = 2^{-2} + 2^{-3},
es decir, 0,375 puede ser calculado mediante desplazamiento de bits
en lugar de multiplicar por 0,375. Por lo tanto, el demodulador de
detección diferencial 160 se establece sobre la base de las
ecuaciones (3) y (5).
En la figura 16, el demodulador de detección
diferencial 160 comprende los calculadores de valor absoluto
11-1 y 11-2 para calcular los
valores absolutos de los elementos del vector de entrada Ax y Ay; un
restador calculador de arcotangente 13 para calcular el valor de
|Ax| - |Ay|; un calculador de cuadrante 161 para suministrar la
primera y segunda información de cuadrante sobre la base de Ax y Ay;
un selector 162 para suministrar por separado los valores de |Ax| y
|Ay| mayor y menor a través de los terminales de salida MAX y MIN,
respectivamente, sobre la base de los valores absolutos; un
desplazador de 2 bits 163 para desplazar 2 bits hacia la derecha la
salida MIN; un desplazador de 3 bits 164 para desplazar 3 bits hacia
la derecha la salida MAX; un sumador 165 para sumar las salidas del
desplazador de 2 bits 163 y del desplazador de 3 bits 164 para
proporcionar un valor de MIN(|Ax|, |Ay|)x0,375; un sumador 166 para
sumar la salida MAX del selector 162 y la salida del sumador 165
para proporcionar el valor de Z; un desplazador de 1 bit 168 para
desplazar la salida del sumador 166 un único bit a la izquierda para
proporcionar el valor de 2Z; un sumador 167 para sumar la salida del
sumador 166 a la salida del desplazador de 1 bit 168 para
proporcionar el valor de 3Z; un selector 169 para suministrar
selectivamente uno de los valores 0, Z, 2Z y 3Z de acuerdo con la
segunda información de cuadrante procedente del calculador de
cuadrante 161; un circuito inversor 43 para invertir cada bit de la
salida del restador 13 de acuerdo con la segunda información de
cuadrante; un sumador de desviación de fase 37 para sumar la salida
del selector 169, la salida del circuito inversor 43 y la segunda
información de cuadrante; un elemento de retardo para retrasar la
salida del sumador de desviación de fase 37 durante un período de
tiempo de un símbolo; un restador de detección diferencial 52 para
efectuar la detección diferencial mediante la sustracción de la
salida del retardador 51 de la entrada del retardador 51; un
calculador de valor absoluto 172 para dar como salida el valor
absoluto y el bit de signo de la salida del restador 52; restadores
173 a 175 para restar Z, 2Z y 3Z de la salida del calculador de
valor absoluto 172, y un decodificador 176 para proporcionar datos
decodificados a través de una combinación de códigos dados a la
salida del calculador de valor absoluto 172.
En operación, el demodulador de detección
diferencial 160 según este modo de realización realiza la detección
diferencial sobre (4\thetaZ/\pi), que se ha obtenido al
multiplicar por Z ambos lados de la ecuación que muestra la relación
entre \theta y |Ax| - |Ay|, y decodifica los datos expresados
mediante una combinación de los signos de los valores obtenidos
mediante la sustracción de 0, Z, 2Z y 3Z del calculador de valor
absoluto 172.
Específicamente, se calculan los valores
absolutos de los elementos del vector de entrada Ax y Ay mediante
los calculadores de valor absoluto 11-1 y
11-2, respectivamente. El restador 13 calcula |Ax| -
|Ay|.
Los valores absolutos calculados se dan como
entrada al selector 162 y el mayor y el menor se dan como salida a
través de los terminales de salida MAX y MIN bajo el control del
signo del resultado de la sustracción del restador 13. La salida MIN
es desplazada 2 bits a la derecha mediante el desplazador de 2 bits
163, es desplazada 3 bits a la derecha mediante el desplazador de 3
bits 164 y son sumadas mediante el sumador 165. Se suman la salida
MAX del selector 162 y la salida del sumador 165 para dar el valor
de Z , el cual es un valor aproximado encontrado mediante Z \sim
MAX(|Ax|, |Ay|) + MIN(|Ax|, |Ay|)x0,375.
\newpage
El valor de Z es desplazado 1bit a la derecha
mediante el desplazador de 1 bit 168 para dar el valor de 2Z, que se
suma con la salida del sumador 166 para dar el valor de 3Z.
Las señales de entrada Ax y Ay son también dadas
como entradas del generador de información de cuadrante 161, que da
como salida la primera información de cuadrante que indica el
cuadrante en el que se encuentran el vector (Ax, Ay) y la segunda
información de cuadrante que es 1 si el vector (Ax, Ay) se encuentra
en el primer o tercer cuadrante y 0 de otra forma.
La salida del restador 13 o |Ax| - |Ay| es
invertida, invirtiendo cada uno de sus bits, mediante el circuito
inversor 43 si el valor de la información del segundo cuadrante es 1
y se da como salida tal cual de otra manera. La salida del circuito
inversor 43 se suma, mediante el sumador de desviación de fase 37,
con la segunda información de cuadrante procedente del elemento 161
y con la salida del selector 169. Dado que el restador 52 debe
realizar la diferencia entre los valores consecutivos de salida del
sumador 37, se controla el selector 169 mediante la segunda
información de cuadrante de forma tal que de como salida la
diferencia de fase entre el cuadrante del símbolo y el primer
cuadrante.
La salida del sumador 37 se suministra al
elemento de retardo 51 y al restador 52. El elemento de retardo 51
retrasa la salida del sumador 37 por un periodo de tiempo de un
símbolo para dar como salida el valor de salida anterior del sumador
37. Se resta al valor de salida actual del sumador 37 el valor de
salida anterior del sumador 37, en el restador 52. El calculador de
valor absoluto 172 da como salida el valor absoluto y el bit de
signo de la salida del restador 52. Se suministra al decodificador
176 el bit de signo de la señal de entrada del calculador de valor
absoluto 172 y los bits de signo son obtenidos mediante los
restadores 173 a 175 , que restan Z, 3Z y 2Z del valor absoluto, y
da como salida datos decodificados expresados mediante una
combinación de los 4 bits de signo.
A diferencia con los de las figuras 6 y 7, el
presente ejemplo puede efectuar el control de nivel en una sección
de demodulación sin la necesidad de controlar una sección de
radiofrecuencia, permitiendo una recepción más estable y
precisa.
La figura 18 es un diagrama de bloques de un
demodulador de detección diferencial que incorpora un circuito de
ajuste de nivel simplificado.
En la figura 18, el circuito para calcular el
valor de Z comprende los elementos 11-1 y
11-2, 13, 162 a 166 y es idéntico al correspondiente
circuito de la figura 16. El demodulador de detección diferencial
180 comprende adicionalmente un generador de información de
cuadrante para proporcionar una primera y una segunda salida de
información de cuadrante; un determinador de signo 43 para invertir
el signo de la salida del restador 13 en respuesta a una salida de
primera información de cuadrante; un elemento de retardo 51 para
retrasar la salida del determinador de signo 43 durante un periodo
de tiempo de un símbolo; un restador 52 para efectuar la detección
diferencial mediante la sustracción de la salida de retardador 51 de
la salida del determinador de signo 43; un calculador de valor
absoluto 171 para calcular el valor absoluto de la salida del
restador 52; un restador 172 para restar el valor de Z del valor
absoluto; un elemento de retardo 182 para almacenar una salida de
primera información de cuadrante del símbolo inmediatamente
anterior; y un decodificador 183 para decodificar los datos sobre la
base de una combinación de los signos dados a la salida del
calculador de valor absoluto 171, el restador 172, el primer
terminal de salida del generador de información de cuadrante 181 y
el elemento de retardo 182.
En operación, el determinador de signo 43
invierte el bit de signo de la salida del restador 13 si el vector
(Ax, Ay) se encuentra en el primer o el tercer cuadrante. La salida
del determinador de signo 43 tiene un valor que varía entre -Z y Z y
se le resta, en el restador 52, el valor previo de salida del
determinador de signo 43 que ha sido retrasado durante un periodo de
tiempo de un símbolo mediante el elemento de retardo 51.
La salida del restador 52 tiene un valor que
varía entre -2xZ y 2xZ. Con el objeto de saber a cual de las áreas,
de -2xZ a -Z, de -Z a Z y de Z a 2xZ, pertenece la salida del
restador 52, se calcula el valor absoluto de la salida del restador
52 mediante el calculador de valor absoluto 171. El valor calculado
se encuentra en el intervalo de 0 a 2xZ. El restador 172 resta el
valor de Z de las salidas del calculador 171.
Entonces, el decodificador 176 puede decodificar
los datos sobre la base de la información de a cuál de las áreas, de
-2xZ a -Z, de -Z a Z y de Z a 2xZ, pertenece la salida del restador
52, que es una información sobre el cuadrante al que pertenece el
vector (Ax, Ay) que se ha obtenido mediante la segunda salida del
generador de información de cuadrante 181 (salida de segunda
información de cuadrante) y una salida de segunda información de
cuadrante correspondiente al símbolo inmediatamente anterior o
salida del retardador 182.
Un demodulador de detección diferencial de
acuerdo con este ejemplo presenta una disposición más simplificada
que la correspondiente al de la figura 16, permitiendo una reducción
adicional del tamaño y del consumo de energía de un sistema que
incorpore un demodulador de detección diferencial.
Aunque los modos de realización ilustrativos 2G y
2H de las figuras 13 y 14 tienen una disposición de diversidad que
comprende dos ramas, pueden tener cualquier número de ramas.
Se hace notar que si el receptor de datos
comprende una pluralidad de ramas, cuyas fases de muestreo son
diferentes unas de otras, se puede utilizar la probabilidad de fase
obtenida mediante la disposición de la figura 13, el valor integrado
de la probabilidad de fase obtenido mediante la disposición de la
figura 14 y la estimación de calidad de línea obtenida mediante la
disposición de la figura 15, como criterio para la selección de una
rama que tenga la fase de muestreo óptima.
Se pueden construir muchos modos de realización
ampliamente diferentes sin desviarse del objeto de la presente
invención. Debería entenderse que la presente invención no queda
limitada por los modos de realización específicos descritos en la
memoria, sino por como se define en las reivindicaciones
adjuntas.
Se proporciona un receptor de detección
diferencial con un consumo de energía reducido mediante la
simplificación de los circuitos constituyentes del receptor de
detección diferencial. Se realiza un calculador de arcotangente sin
utilizar un multiplicador ni una tabla de conversión. Sin utilizar
un conversor D/A, se consigue un circuito de ajuste de nivel para
ajustar el valor absoluto del vector (Ax, Ay) dado como señales de
entrada Ax y Ay de forma que se haga uno. Se reduce el consumo de
energía de un demodulador de detección diferencial mediante la
eliminación del sistema de circuitos consumidores de energía tales
como un multiplicador y una tabla de conversión grande. Se divulgan
algunos modos de realización.
Claims (12)
1. Un calculador de ángulo (10; 30) para calcular
un valor de 4\theta/ \pi a partir de señales de entrada Ax y Ay
que satisfacen Ax^{2} + Ay^{2} = 1, en donde \theta = arctg
(Ax/Ay), comprendiendo el calculador de ángulo:
medios (15; 35) sensibles a los bits de signo Sx
y Sy de dichas señales de entrada Ax y Ay, respectivamente, para
suministrar un dato de cuadrante indicativo del cuadrante en el que
se encuentra el vector (Ax, Ay); y
medios (11, 13, 17; 31, 32, 33, 37) sensibles a
dicho dato de cuadrante para calcular el valor de 4\theta/\pi
mediante la utilización de las primeras ecuaciones:
2. Un calculador de ángulo (10) como se define en
la reivindicación 1, en el que dichos medios para calcular el valor
de 4\theta/\pi incluyen medios (13) para encontrar un valor de
|Ax| - |Ay|.
3. Un calculador de ángulo (10) como se define en
la reivindicación 1, comprendiendo adicionalmente:
medios (44, 45) sensibles a los bits de signo Sx
y Sy de dichas señales Ax y Ay, respectivamente, para generar una
señal de control, siendo dicha señal de control un "1" lógico
si dichos bits de signo son idénticos el uno al otro y siendo un
"0" lógico de otra forma;
medios (31) para suministrar un complemento a 1
de dicha señal Ax si dicha señal de control es 1 y, si no,
suministrar dicha señal Ax tal cual está, como salida ajustada en
signo;
medios (32) para encontrar una suma de dicha
salida ajustada en signo y dicha señal Ay;
medios (33) para suministrar un complemento a 1
de dicha suma si dicho bit de signo Sx es 1 y, si no, suministrar
dicha suma tal cual está, como suma ajustada en signo; y en el que
dichos medios para calcular el valor de 4\theta/\pi
incluyen:
medios (37) sensibles a dicho dato de cuadrante
para determinar el valor de 4\theta/\pi mediante la utilización
de dicha suma ajustada en signo y unas segundas ecuaciones derivadas
de dichas primeras ecuaciones, viniendo dadas dichas segundas
ecuaciones mediante:
4. Un calculador de ángulo como se define en la
reivindicación 3, en el que
dicho dato de cuadrante es 1, 3, -3 y -1 para
(Sx, Sy) = (0,0), (1,0), (1,1) y (0,1), respectivamente; y
dichos medios (37) para determinar el valor de
4\theta/\pi comprenden medios (47) para sumar dicho dato de
cuadrante y dicha suma ajustada en signo mediante la utilización de
dicho signo de bit Sx como bit de acarreo.
5. Un detector diferencial (50) que tiene un
consumo de energía reducido, comprendiendo el detector
diferencial:
un calculador de ángulo (10; 30) para calcular un
valor de 4\theta/\pi a partir de señales de entrada Ax y Ay que
satisfacen Ax^{2} + Ay^{2} = 1, en donde \theta = arctg
(Ax/Ay), comprendiendo el calculador de ángulo:
medios (15; 35) sensibles a los bits de signo Sx
y Sy de dichas señales de entrada Ax y Ay, respectivamente, para
suministrar un dato de cuadrante indicativo del cuadrante en el que
se encuentra el vector (Ax, Ay); y
medios (11, 13, 17; 31, 32, 33, 37) sensibles a
dicho dato de cuadrante para calcular el valor de 4\theta/\pi
mediante la utilización de las primeras ecuaciones:
\newpage
medios (51) para recibir dicho valor de
4\theta/\pi y suministrar una versión retrasada un símbolo de
dicho valor de 4\theta/\pi;
medios de sustracción (52) para sustraer dicha
versión retrasada un símbolo de dicho valor de 4\theta/\pi para
proporcionar una diferencia de fase; y
medios de decisión (53) para proporcionar una
señal decodificada (54) sobre la base de dicha diferencia de fase
procedente de dichos medios de sustracción.
6. Un detector diferencial (80) como se define en
la reivindicación 5, comprendiendo adicionalmente:
medios de detección de error (84) para detectar
un error (B) entre dicha señal decodificada procedente de dichos
medios de decisión y dicha diferencia de fase.
7. Un detector diferencial (80; 90) como se
define en la reivindicación 6, comprendiendo adicionalmente:
medios (91) para calcular un valor absoluto de
dicho error (B);
medios (92) para acumular dichos valores
absolutos en una suma; y
medios (93) para almacenar un conjunto de
estimaciones de calidad de línea y suministrar una de dicho conjunto
de estimaciones de calidad de línea asociada con dicha suma como
estimación de la calidad de línea.
8. Un detector diferencial (80; 100) como se
define en la reivindicación 6, comprendiendo adicionalmente:
medios (91) para calcular un valor absoluto de
dicho error; y
un decodificador de canal (101) para hacer una
decisión programada sobre los datos a ser decodificados mediante la
utilización de dicho valor absoluto de dicho error.
9. Un detector diferencial (80; 110) como se
define en la reivindicación 6, comprendiendo adicionalmente:
medios (111) para calcular un valor medio de
dichos errores; y
medios (112) para generar una señal de control
para eliminar un error de frecuencia.
10. Un detector diferencial (120) como se define
en la reivindicación 6, comprendiendo adicionalmente:
medios (111) para calcular un valor medio de
dichos errores; y
medios (121) insertados entre dichos medios de
sustracción (52) y dichos medios de decisión (53) para causar que
dicho valor medio desplace un error de frecuencia en dicha
diferencia de fase.
11. Un detector diferencial con diversidad (130)
que comprende:
una pluralidad de ramas (131), cada una
comprendiendo un detector diferencial (80) como el definido en la
reivindicación 6 y medios (91) para calcular un valor absoluto (134)
de dicho error; y medios (132) que operan sobre la base de dichos
valores absolutos procedentes de dicha pluralidad de ramas para
seleccionar y dar como salida una de dichas señales decodificadas
suministradas desde dichos medios de decisión de dichos detectores
diferenciales de dicha pluralidad de ramas.
12. Un detector diferencial con diversidad (130)
como se define en la reivindicación 11, en el que cada una de dicha
pluralidad de ramas comprende adicionalmente:
\newpage
medios (145) para integrar dichos valores
absolutos para una pluralidad de símbolos en un valor integrado; y
una memoria intermedia (143) para almacenar temporalmente dicha
señales decodificadas procedentes de dichos medios decisión, y en el
que dichos medios de selección y salida operan sobre la base de
dichos valores integrados en lugar de dichos valores absolutos.
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