JPH06152674A - 遅延検波装置 - Google Patents
遅延検波装置Info
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- JPH06152674A JPH06152674A JP4297311A JP29731192A JPH06152674A JP H06152674 A JPH06152674 A JP H06152674A JP 4297311 A JP4297311 A JP 4297311A JP 29731192 A JP29731192 A JP 29731192A JP H06152674 A JPH06152674 A JP H06152674A
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- 238000005070 sampling Methods 0.000 claims abstract description 19
- 238000007476 Maximum Likelihood Methods 0.000 claims abstract description 12
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- 230000007704 transition Effects 0.000 claims description 6
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- 238000000034 method Methods 0.000 description 7
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 誤り率を大幅に改善し、同期検波に近い特性
を得ることができ、かつ高速同期の特徴を確保できる。 【構成】 標本化回路１の標本に基づき遅延検波回路１
１０で１ビット遅延検波出力および１ビット遅延検波装
出力を得る。メトリック生成最尤パス選択回路１２０で
標本時点間の位相差状態の確からしさの尺度としてブラ
ンチメトリックをこの二つの遅延検波出力に基づき演算
により求め、このブランチメトリックを加算して位相差
系列のパスメトリックを求め、レジスタ回路１３０で復
号データを出力する。
を得ることができ、かつ高速同期の特徴を確保できる。 【構成】 標本化回路１の標本に基づき遅延検波回路１
１０で１ビット遅延検波出力および１ビット遅延検波装
出力を得る。メトリック生成最尤パス選択回路１２０で
標本時点間の位相差状態の確からしさの尺度としてブラ
ンチメトリックをこの二つの遅延検波出力に基づき演算
により求め、このブランチメトリックを加算して位相差
系列のパスメトリックを求め、レジスタ回路１３０で復
号データを出力する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信方式に利
用する。本発明は位相変調方式によるディジタル信号方
式伝送の復調器に利用する。本発明は時分割多元接続通
信（ＴＤＭＡ）の受信装置に利用する。
用する。本発明は位相変調方式によるディジタル信号方
式伝送の復調器に利用する。本発明は時分割多元接続通
信（ＴＤＭＡ）の受信装置に利用する。
【０００２】
【従来の技術】従来、位相変調波の復調には同期検波や
遅延検波が広く用いられている。同期検波では、受信側
で搬送波を再生して、それを基準信号として受信波の位
相を測定し、送信符号を推定する。この場合に、絶対位
相が未知であるので、送信側では位相の変化に情報を乗
せる差動符号化位相変調（差動位相変調：ＤＰＳＫ）を
用いるのが一般的である。再生した基準信号は熱雑音な
どで擾乱を受けていないいので、優れた誤り率特性が得
られるのが特徴である。一方、遅延検波では、基準波と
して一信号時間だけ遅延した受信波を用いる。したがっ
て、搬送波再生回路が不要なことから、検波回路が簡単
になり、また高速追従性に優れることから時分割多元接
続通信（ＴＤＭＡ）におけるバースト信号の受信に適す
る利点がある。
遅延検波が広く用いられている。同期検波では、受信側
で搬送波を再生して、それを基準信号として受信波の位
相を測定し、送信符号を推定する。この場合に、絶対位
相が未知であるので、送信側では位相の変化に情報を乗
せる差動符号化位相変調（差動位相変調：ＤＰＳＫ）を
用いるのが一般的である。再生した基準信号は熱雑音な
どで擾乱を受けていないいので、優れた誤り率特性が得
られるのが特徴である。一方、遅延検波では、基準波と
して一信号時間だけ遅延した受信波を用いる。したがっ
て、搬送波再生回路が不要なことから、検波回路が簡単
になり、また高速追従性に優れることから時分割多元接
続通信（ＴＤＭＡ）におけるバースト信号の受信に適す
る利点がある。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の遅延検波装置では、基準波が熱雑音などで擾乱を受
けているために、誤り率特性が同期検波に比較して劣化
する欠点があった。
来の遅延検波装置では、基準波が熱雑音などで擾乱を受
けているために、誤り率特性が同期検波に比較して劣化
する欠点があった。
【０００４】したがって、従来は検波回路の複雑さやバ
ースト信号受信かどうかなどを考慮して、どちらの検波
方式を用いるかを決定していた。
ースト信号受信かどうかなどを考慮して、どちらの検波
方式を用いるかを決定していた。
【０００５】本発明は上記の欠点を解決するもので、高
速追従性を確保し、かつ同期検波に近い優れた誤り率特
性が得られる遅延検波装置を提供することを目的とす
る。
速追従性を確保し、かつ同期検波に近い優れた誤り率特
性が得られる遅延検波装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、受信信号を所
定周期Ｔで標本化する標本化手段と、この標本化手段の
出力に基づき受信信号の位相差系列を推定する推定手段
とを備えた位相変調波の遅延検波装置において、上記推
定手段は、現時点より前の連続する複数の遅延検波出力
を得る手段と、この複数の遅延検波出力を入力し、標本
時点間の位相差状態の遷移の確からしさの尺度としての
ブランチメトリックをこの複数の遅延検波出力に基づき
演算により求め、このブランチメトリックを加算して位
相差系列のパスメトリックを求めることにより、最尤受
信位相差系列を逐次に推定する手段とを含むことを特徴
とする。
定周期Ｔで標本化する標本化手段と、この標本化手段の
出力に基づき受信信号の位相差系列を推定する推定手段
とを備えた位相変調波の遅延検波装置において、上記推
定手段は、現時点より前の連続する複数の遅延検波出力
を得る手段と、この複数の遅延検波出力を入力し、標本
時点間の位相差状態の遷移の確からしさの尺度としての
ブランチメトリックをこの複数の遅延検波出力に基づき
演算により求め、このブランチメトリックを加算して位
相差系列のパスメトリックを求めることにより、最尤受
信位相差系列を逐次に推定する手段とを含むことを特徴
とする。
【０００７】また、本発明は上記複数は２であり、１所
定周期前および１所定周期前の遅延検波出力であること
ができる。
定周期前および１所定周期前の遅延検波出力であること
ができる。
【０００８】
【作用】推定手段は現時点より前の連続する複数の遅延
検波出力を得る。さらにこの複数の遅延検波出力を入力
し、標本時点間の位相差状態の遷移の確からしさの尺度
としてのブランチメトリックをこの複数の遅延検波出力
に基づき演算により求め、このブランチメトリックを加
算して位相差系列のパスメトリックを求めることによ
り、最尤受信位相差系列を逐次に推定する。
検波出力を得る。さらにこの複数の遅延検波出力を入力
し、標本時点間の位相差状態の遷移の確からしさの尺度
としてのブランチメトリックをこの複数の遅延検波出力
に基づき演算により求め、このブランチメトリックを加
算して位相差系列のパスメトリックを求めることによ
り、最尤受信位相差系列を逐次に推定する。
【０００９】以上により過去の受信波の状態を考慮して
確率的に最も確からしい系列を推定するので、高速追従
性という優れた特徴を確保し、かつ同期検波に近い優れ
た誤り率を得ることができる。
確率的に最も確からしい系列を推定するので、高速追従
性という優れた特徴を確保し、かつ同期検波に近い優れ
た誤り率を得ることができる。
【００１０】従来の遅延検波には１ビット遅延検波が用
いられており、その出力は１ビット遅延検波出力
（Ｑ1 ）が正か負かによってデータを時点毎に判定して
いたところ、本発明では、１ビットおよび２ビット遅延
検波出力（Ｑ1 とＩ2 ）を両方用いて、最尤系列推定し
ているので、従来に比較して誤り率を大幅に改善するこ
とができる。
いられており、その出力は１ビット遅延検波出力
（Ｑ1 ）が正か負かによってデータを時点毎に判定して
いたところ、本発明では、１ビットおよび２ビット遅延
検波出力（Ｑ1 とＩ2 ）を両方用いて、最尤系列推定し
ているので、従来に比較して誤り率を大幅に改善するこ
とができる。
【００１１】ブランチメトリックの作り方としては、過
去の複数の受信波標本系列を、それぞれ、取りうる変調
位相差の系列で変調して合成して現時点の受信波標本に
一致する合成信号を生成し、これと現時点の受信波標本
との二乗誤差を求めて、これをブランチメトリックスと
する。このようにすれば、ブランチメトリックに過去複
数時点の位相差情報が含まれることになるので、時間的
に連続するブランチメトリック間に拘束が生ずる。この
ような拘束を利用して送信信号を復号する方法はビタビ
復号法として知られている。本発明はビタビ復号方法の
考え方を遅延検波に適用している。標本時点毎に、その
時点の各位相差状態を最終点とする位相差系列候補のパ
スメトリックをブランチメトリックの過去からの和とし
て求め、逐次パスメトリック最大の系列を求めてゆく。
以上の本発明の原理を２ＤＰＳＫを対象に数式を用いて
説明する。
去の複数の受信波標本系列を、それぞれ、取りうる変調
位相差の系列で変調して合成して現時点の受信波標本に
一致する合成信号を生成し、これと現時点の受信波標本
との二乗誤差を求めて、これをブランチメトリックスと
する。このようにすれば、ブランチメトリックに過去複
数時点の位相差情報が含まれることになるので、時間的
に連続するブランチメトリック間に拘束が生ずる。この
ような拘束を利用して送信信号を復号する方法はビタビ
復号法として知られている。本発明はビタビ復号方法の
考え方を遅延検波に適用している。標本時点毎に、その
時点の各位相差状態を最終点とする位相差系列候補のパ
スメトリックをブランチメトリックの過去からの和とし
て求め、逐次パスメトリック最大の系列を求めてゆく。
以上の本発明の原理を２ＤＰＳＫを対象に数式を用いて
説明する。
【００１２】図１は信号のトレリス線図である。図１に
おいて、２ＤＰＳＫの場合に、位相差の状態Δφはπ／
２と−π／２との二つの状態がある。時点ｔ＝（ｎ−
１）Ｔと時点ｔ＝ｎＴとの間の位相状態遷移のブランチ
メトリックとして次式を用いる。
おいて、２ＤＰＳＫの場合に、位相差の状態Δφはπ／
２と−π／２との二つの状態がある。時点ｔ＝（ｎ−
１）Ｔと時点ｔ＝ｎＴとの間の位相状態遷移のブランチ
メトリックとして次式を用いる。
【００１３】
【数１】 ここで、Ｚn は時点ｔ＝ｎＴで標本化された受信波（複
素数表示を用いる）、（）* は複素共役、Ｔは１ビット
長である。時点ｔ＝（ｎ−１）Ｔと時点ｔ＝ｎＴとの間
の位相差状態遷移を記述するパスには四つのパスがあ
る。それらに対応するブランチメトリックは式（１）よ
り
素数表示を用いる）、（）* は複素共役、Ｔは１ビット
長である。時点ｔ＝（ｎ−１）Ｔと時点ｔ＝ｎＴとの間
の位相差状態遷移を記述するパスには四つのパスがあ
る。それらに対応するブランチメトリックは式（１）よ
り
【００１４】
【数２】 となる。ここで Ｉ2 ＝Ｒｅ〔Ｚn Ｚn-2 ＊〕、Ｑ1 ＝Ｉｍ〔Ｚn Ｚ
n-1 ＊〕 である。Ｒｅ〔・〕は実数部をＩｍ〔・〕は虚数部を表
す。
n-1 ＊〕 である。Ｒｅ〔・〕は実数部をＩｍ〔・〕は虚数部を表
す。
【００１５】時点ｔ＝ｎＴにおける二つの状態Δφ＝±
π／２にそれぞれ向かうベストパスを選択する。時点ｔ
＝ｎＴにおける二つの状態にそれぞれ導くベストパスの
パスメトリックをＰn およびＮn で表すことにすると、
状態Δφn ＝π／２に向かう最も確率的に確からしいパ
スは次の条件から求められる。
π／２にそれぞれ向かうベストパスを選択する。時点ｔ
＝ｎＴにおける二つの状態にそれぞれ導くベストパスの
パスメトリックをＰn およびＮn で表すことにすると、
状態Δφn ＝π／２に向かう最も確率的に確からしいパ
スは次の条件から求められる。
【００１６】
【数３】 同様にして、状態Δφn ＝−π／２に向かう最も確率的
に確からしいパスは次の条件から求められる。
に確からしいパスは次の条件から求められる。
【００１７】
【数４】 結局、時点ｔ＝ｎＴで最も確からしいパスは Ｗn ＝Ｐn −Ｎn （５） の符号によって決定できる。このようなアルゴリズムは
ビタビアルゴリズムとして知られ、逐次的に最尤系列を
推定できるのが特徴である。
ビタビアルゴリズムとして知られ、逐次的に最尤系列を
推定できるのが特徴である。
【００１８】以上のビタビアルゴリズムを用いた、本発
明における具体的な実現法を以下に示す。もし、状態Δ
φn ＝±π／２に向かうそれぞれのベストパスが、同一
の状態Δφn-1 ＝π／２から出発したものであるとき、
時点ｔ＝（ｎ−１）Ｔでの送信データは状態Δφn-1 ＝
π／２であったと判定できる。これは ｗn-1 ≧λ（π／２→π／２）−λ（−π／２→π／
２） および ｗn-1 ≦λ（π／２→−π／２）−λ（−π／２→−π
／２） のとき発生する。一方、時点ｔ＝（ｎ−１）Ｔでの送信
データが状態Δφn-1 ＝−π／２であったと判定できる
のは、 ｗn-1 ＜λ（π／２→π／２）−λ（−π／２→π／
２） および ｗn-1 ＜λ（π／２→−π／２）−λ（−π／２→−π
／２） のときである。式（３）および式（４）より λ（π／２→π／２）−λ（−π／２→π／２）＝−Ｉ
2 および λ（π／２→−π／２）−λ（−π／２→−π／２）＝
Ｉ2 である。ここで、 Ｕ＝ｗn-1 −Ｉ2 および Ｖ＝ｗn-1 ＋Ｉ2 を定義すると、符号判定規則は以下のようになる。
明における具体的な実現法を以下に示す。もし、状態Δ
φn ＝±π／２に向かうそれぞれのベストパスが、同一
の状態Δφn-1 ＝π／２から出発したものであるとき、
時点ｔ＝（ｎ−１）Ｔでの送信データは状態Δφn-1 ＝
π／２であったと判定できる。これは ｗn-1 ≧λ（π／２→π／２）−λ（−π／２→π／
２） および ｗn-1 ≦λ（π／２→−π／２）−λ（−π／２→−π
／２） のとき発生する。一方、時点ｔ＝（ｎ−１）Ｔでの送信
データが状態Δφn-1 ＝−π／２であったと判定できる
のは、 ｗn-1 ＜λ（π／２→π／２）−λ（−π／２→π／
２） および ｗn-1 ＜λ（π／２→−π／２）−λ（−π／２→−π
／２） のときである。式（３）および式（４）より λ（π／２→π／２）−λ（−π／２→π／２）＝−Ｉ
2 および λ（π／２→−π／２）−λ（−π／２→−π／２）＝
Ｉ2 である。ここで、 Ｕ＝ｗn-1 −Ｉ2 および Ｖ＝ｗn-1 ＋Ｉ2 を定義すると、符号判定規則は以下のようになる。
【００１９】
【数５】 ここで、
【００２０】
【数６】 である。Ｕ≧０、Ｖ＜０またはＵ＜０、Ｖ≧０のとき、
判定は以降に見送る。Ｕ≧０、Ｖ＜０のとき、その時点
で最も確からしいパスは Δφn-1 ＝π／２（−π／２） から Δφn ＝π／２（−π／２） に向かうパスとなる。
判定は以降に見送る。Ｕ≧０、Ｖ＜０のとき、その時点
で最も確からしいパスは Δφn-1 ＝π／２（−π／２） から Δφn ＝π／２（−π／２） に向かうパスとなる。
【００２１】一方、Ｕ＜０、Ｖ≧０のときには Δφn-1 ＝−π／２（π／２） から Δφn ＝π／２（−π／２） に向かうパスが最も確からしい。しかし、最終判定は見
送られているので、 Ｕ≧０、Ｖ≧０またはＵ＜０、Ｖ＜０ が成立するまで、状態Δφn ＝π／２よび状態Δφn ＝
−π／２に向かうベストパスをシフトレジスタに記憶し
ておくことが必要である。
送られているので、 Ｕ≧０、Ｖ≧０またはＵ＜０、Ｖ＜０ が成立するまで、状態Δφn ＝π／２よび状態Δφn ＝
−π／２に向かうベストパスをシフトレジスタに記憶し
ておくことが必要である。
【００２２】また、式（６）および式（７）の処理をソ
フトウェアで実現し、信号処理回路で実現することが可
能である。
フトウェアで実現し、信号処理回路で実現することが可
能である。
【００２３】
【実施例】本発明の実施例について図面を参照して説明
する。図２は本発明一実施例遅延検波装置のブロック構
成図である。
する。図２は本発明一実施例遅延検波装置のブロック構
成図である。
【００２４】図２において、遅延検波装置は、受信信号
を所定周期Ｔ（１ビット）で標本化する標本化手段とし
て標本化回路１と、標本化回路１の出力に基づき受信信
の位相差系列を推定する推定手段として推定回路１００
とを備える。
を所定周期Ｔ（１ビット）で標本化する標本化手段とし
て標本化回路１と、標本化回路１の出力に基づき受信信
の位相差系列を推定する推定手段として推定回路１００
とを備える。
【００２５】ここで本発明の特徴とするところは、推定
回路１００は、現時点より前の連続する二つの遅延検波
出力として１ビット遅延検波出力Ｑ1 および２ビット遅
延検波出力Ｉ2 を得る手段として遅延検波回路１１０
と、１ビット遅延検波出力Ｑ1および２ビット遅延検波
出力Ｉ2 を入力し、標本時点間の位相差状態の遷移の確
からしさの尺度としてのブランチメトリックを１ビット
遅延検波出力Ｑ1 および２ビット遅延検波出力Ｉ2 に基
づき演算により求め、このブランチメトリックを加算し
て位相差系列のパスメトリックを求めることにより、最
尤受信位相差系列を逐次に推定する手段としてメトリッ
ク生成最尤パス選択回路１２０およびレジスタ回路１３
０とを含むことにある。
回路１００は、現時点より前の連続する二つの遅延検波
出力として１ビット遅延検波出力Ｑ1 および２ビット遅
延検波出力Ｉ2 を得る手段として遅延検波回路１１０
と、１ビット遅延検波出力Ｑ1および２ビット遅延検波
出力Ｉ2 を入力し、標本時点間の位相差状態の遷移の確
からしさの尺度としてのブランチメトリックを１ビット
遅延検波出力Ｑ1 および２ビット遅延検波出力Ｉ2 に基
づき演算により求め、このブランチメトリックを加算し
て位相差系列のパスメトリックを求めることにより、最
尤受信位相差系列を逐次に推定する手段としてメトリッ
ク生成最尤パス選択回路１２０およびレジスタ回路１３
０とを含むことにある。
【００２６】また、遅延検波回路１１０は、遅延回路
２、３、複素共役回路４、５、実数部回路８および虚数
部回路９を含む。また、メトリック生成最尤パス選択回
路１２０は、ｗ更新回路１２１および選択回路１２２を
含む。ｗ更新回路１２１は加算器１２〜１５、ｗ選択ス
イッチ１６および遅延回路１９を含み、選択回路１２２
は加算器１０、１１および制御回路２２を含む。さら
に、レジスタ回路３２、３３はシフトレジタ“０" ３２
およびシフトレジタ“１”３３を含む。
２、３、複素共役回路４、５、実数部回路８および虚数
部回路９を含む。また、メトリック生成最尤パス選択回
路１２０は、ｗ更新回路１２１および選択回路１２２を
含む。ｗ更新回路１２１は加算器１２〜１５、ｗ選択ス
イッチ１６および遅延回路１９を含み、選択回路１２２
は加算器１０、１１および制御回路２２を含む。さら
に、レジスタ回路３２、３３はシフトレジタ“０" ３２
およびシフトレジタ“１”３３を含む。
【００２７】このような構成の遅延検波装置の動作につ
いて説明する。図３は本発明の遅延検波装置の誤り率を
示す図である。図２は２ＤＰＳＫに適用した実施例であ
り、１ビット遅延検波器および２ビット遅延検波器を用
いている。これらの出力はそれぞれＱ1 およびＩ2 で表
され、１ビット遅延検波出力端子２３および２ビット遅
延検波出力端子２４に入力される。２ビット遅延検波出
力Ｉ2 と変数Ｗn-1 とで、符号判定に用いる変数Ｕ＝ｗ
n-1 −Ｉ2 および変数Ｖ＝ｗn-1 ＋Ｉ2 を得る。次の符
号判定に使用する変数ｗn は変数Ｕ、Ｖの正負符号の組
み合わせを条件にして、変数Ｑ1 、Ｉ2 、ｗn-1 から求
めている。シフトレジタ“０”３２、シフトレジスタ
“１”３３には、位相差±９０°を系列の最終データと
する最尤符号系列がそれぞれ記憶されている。そのどち
らの出力を復号データとして出力するかは変数Ｕ、Ｖ、
ｗn-1 の値に基づいて制御回路２２が決定する。
いて説明する。図３は本発明の遅延検波装置の誤り率を
示す図である。図２は２ＤＰＳＫに適用した実施例であ
り、１ビット遅延検波器および２ビット遅延検波器を用
いている。これらの出力はそれぞれＱ1 およびＩ2 で表
され、１ビット遅延検波出力端子２３および２ビット遅
延検波出力端子２４に入力される。２ビット遅延検波出
力Ｉ2 と変数Ｗn-1 とで、符号判定に用いる変数Ｕ＝ｗ
n-1 −Ｉ2 および変数Ｖ＝ｗn-1 ＋Ｉ2 を得る。次の符
号判定に使用する変数ｗn は変数Ｕ、Ｖの正負符号の組
み合わせを条件にして、変数Ｑ1 、Ｉ2 、ｗn-1 から求
めている。シフトレジタ“０”３２、シフトレジスタ
“１”３３には、位相差±９０°を系列の最終データと
する最尤符号系列がそれぞれ記憶されている。そのどち
らの出力を復号データとして出力するかは変数Ｕ、Ｖ、
ｗn-1 の値に基づいて制御回路２２が決定する。
【００２８】まず、受信波は標本化回路１により所定周
期Ｔで標本化されて、遅延回路２、３に入力され、１ビ
ットシフトおよび２ビットシフトされる。受信波は複素
数表示を用いて表すものとして説明する。遅延波は複素
共役回路４、６により複素共役をとって、乗算器５、７
にて遅延しない受信波と遅延波とを乗算する。乗算器７
の出力の実数部および乗算器５の出力の虚数部をそれぞ
れ実数部回路８および虚数部回路９により２ビット遅延
検波出力Ｉ2 および１ビット遅延検波出力Ｑ1として２
ビット遅延検波出力端子２４および１ビット遅延検波出
力端子２３に出力する。
期Ｔで標本化されて、遅延回路２、３に入力され、１ビ
ットシフトおよび２ビットシフトされる。受信波は複素
数表示を用いて表すものとして説明する。遅延波は複素
共役回路４、６により複素共役をとって、乗算器５、７
にて遅延しない受信波と遅延波とを乗算する。乗算器７
の出力の実数部および乗算器５の出力の虚数部をそれぞ
れ実数部回路８および虚数部回路９により２ビット遅延
検波出力Ｉ2 および１ビット遅延検波出力Ｑ1として２
ビット遅延検波出力端子２４および１ビット遅延検波出
力端子２３に出力する。
【００２９】ｗ更新回路１２１にて変数ｗn-1 を求め
て、これと２ビット遅延検波出力Ｉ2とから加算器１
０、１１により変数Ｕ、Ｖを求めて、それぞれ端子１
７、１８より出力する。一方、ｗ更新回路１２１では、
２ビット遅延検波出力Ｉ2 、１ビット遅延検波出力Ｑ1
および変数ｗn-1 から、次の判定に用いる変数ｗn を求
める。このために加算器１２〜１５が用いられ、それら
の出力のうちの一つがｗ選択スイッチ１６により選択さ
れ、遅延回路１９により次の判定まで保持される。ｗ選
択スイッチ１６の制御は端子２６から入力される。
て、これと２ビット遅延検波出力Ｉ2とから加算器１
０、１１により変数Ｕ、Ｖを求めて、それぞれ端子１
７、１８より出力する。一方、ｗ更新回路１２１では、
２ビット遅延検波出力Ｉ2 、１ビット遅延検波出力Ｑ1
および変数ｗn-1 から、次の判定に用いる変数ｗn を求
める。このために加算器１２〜１５が用いられ、それら
の出力のうちの一つがｗ選択スイッチ１６により選択さ
れ、遅延回路１９により次の判定まで保持される。ｗ選
択スイッチ１６の制御は端子２６から入力される。
【００３０】変数Ｕ、Ｖ、ｗn は端子２０、２１、３７
よりそれぞれ制御回路２２に入力され、制御回路２２の
出力はｗ選択スイッチ１６、シフトレジスタ“０”３
２、シフトレジスタ“１”３３および復号データ選択ス
イッチ３５の制御に用いられる。
よりそれぞれ制御回路２２に入力され、制御回路２２の
出力はｗ選択スイッチ１６、シフトレジスタ“０”３
２、シフトレジスタ“１”３３および復号データ選択ス
イッチ３５の制御に用いられる。
【００３１】制御回路２２の動作は以下の通りである。
まず第一は次の判定に用いる変数ｗn をうるためのｗ選
択スイッチ１６の制御である。ｗ選択スイッチ１６の出
力は遅延回路１９に入力されると共に、端子２５より出
力され、制御回路２２に入力される。変数Ｕ≧０および
変数Ｖ≧０のとき加算器１４の出力、変数Ｕ＜０および
変数Ｖ＜０のとき加算器１５の出力、変数Ｕ≧０および
変数Ｖ＜０のとき加算器１３の出力、変数Ｕ＜０および
変数Ｖ≧０のとき加算器１２の出力をそれぞれ選択する
ようにｗ選択スイッチ１６を制御する。
まず第一は次の判定に用いる変数ｗn をうるためのｗ選
択スイッチ１６の制御である。ｗ選択スイッチ１６の出
力は遅延回路１９に入力されると共に、端子２５より出
力され、制御回路２２に入力される。変数Ｕ≧０および
変数Ｖ≧０のとき加算器１４の出力、変数Ｕ＜０および
変数Ｖ＜０のとき加算器１５の出力、変数Ｕ≧０および
変数Ｖ＜０のとき加算器１３の出力、変数Ｕ＜０および
変数Ｖ≧０のとき加算器１２の出力をそれぞれ選択する
ようにｗ選択スイッチ１６を制御する。
【００３２】第二はシフトレジスタ“０”３２およびシ
フトレジスタ“１”３３の制御である。まず、変数Ｕ≧
０および変数Ｖ≧０のときシフトレジスタ“１”３３の
内容全てをシフトレジスタ“０”３２にコピーする。変
数Ｕ＜０および変数Ｖ＜０のときはシフトレジスタ
“０”３２の内容全てをシフトレジスタ“１”３３にコ
ピーする。変数Ｕ≧０および変数Ｖ＜０のときはそのま
ま、変数Ｕ＜０および変数Ｖ≧０のときには互いのシフ
トレジスタの内容を交換する。これらの操作のいずれか
を行った後に、二つのシフトレジタの内容を１ビットず
つシフトさせ、シフトレジスタ“０”３２にデータ
“０”を端子３１より、シフトレジスタ“１”３３にデ
ータ“１”を端子３０より入力する。これらの制御動作
は端子２７より行われる。
フトレジスタ“１”３３の制御である。まず、変数Ｕ≧
０および変数Ｖ≧０のときシフトレジスタ“１”３３の
内容全てをシフトレジスタ“０”３２にコピーする。変
数Ｕ＜０および変数Ｖ＜０のときはシフトレジスタ
“０”３２の内容全てをシフトレジスタ“１”３３にコ
ピーする。変数Ｕ≧０および変数Ｖ＜０のときはそのま
ま、変数Ｕ＜０および変数Ｖ≧０のときには互いのシフ
トレジスタの内容を交換する。これらの操作のいずれか
を行った後に、二つのシフトレジタの内容を１ビットず
つシフトさせ、シフトレジスタ“０”３２にデータ
“０”を端子３１より、シフトレジスタ“１”３３にデ
ータ“１”を端子３０より入力する。これらの制御動作
は端子２７より行われる。
【００３３】第三はシフトレジスタ出力データの選択を
する復号データ選択スイッチ３５の制御である。この制
御は端子２８により行う。変数Ｕ≧０および変数Ｖ≧０
のときシフトレジスタ“１”３３の出力データ、変数Ｕ
＜０および変数Ｖ＜０のときはシフトレジスタ“０”の
出力データを復号データ選択スイッチ３５で選択し、端
子３４より復号データとして出力するように制御する。
また、変数Ｕ≧０および変数Ｖ＜０のとき、変数Ｕ＜０
および変数Ｖ≧０のときには、変数ｗn ≧０であればシ
フトレジスタ“１”３３の出力データ、変数ｗn ＜０で
あればシフトレジスタ“０”３２の出力データを復号デ
ータ選択スイッチ３５で選択するように制御する。
する復号データ選択スイッチ３５の制御である。この制
御は端子２８により行う。変数Ｕ≧０および変数Ｖ≧０
のときシフトレジスタ“１”３３の出力データ、変数Ｕ
＜０および変数Ｖ＜０のときはシフトレジスタ“０”の
出力データを復号データ選択スイッチ３５で選択し、端
子３４より復号データとして出力するように制御する。
また、変数Ｕ≧０および変数Ｖ＜０のとき、変数Ｕ＜０
および変数Ｖ≧０のときには、変数ｗn ≧０であればシ
フトレジスタ“１”３３の出力データ、変数ｗn ＜０で
あればシフトレジスタ“０”３２の出力データを復号デ
ータ選択スイッチ３５で選択するように制御する。
【００３４】図３は本発明の遅延検波装置の誤り率特性
の計算機シミュレーション結果である。横軸は１ビット
当たりの信号エネルギー対雑音電力密度の比Ｅb ／Ｎ0
である。比較のために、１ビット遅延検波と同期検波差
動復号による誤り率特性も示す。図３より本発明の遅延
検波は同期検波の誤り率に近い特性を実現できることが
わかる。
の計算機シミュレーション結果である。横軸は１ビット
当たりの信号エネルギー対雑音電力密度の比Ｅb ／Ｎ0
である。比較のために、１ビット遅延検波と同期検波差
動復号による誤り率特性も示す。図３より本発明の遅延
検波は同期検波の誤り率に近い特性を実現できることが
わかる。
【００３５】以上、二ＤＰＳＫを対象に説明したが、他
の位相変調方式にも適用できる。
の位相変調方式にも適用できる。
【００３６】
【発明の効果】以上説明したように、本発明は、複数の
遅延検波出力を用いて最尤系列推定を行っているので、
誤り率特性を大幅に改善し、同期検波差動復号に近い特
性を得ることができ、かつ高速同期の特徴を確保できる
優れた効果がある。したがってＴＤＭＡ方式でのバース
ト受信に適用できる。
遅延検波出力を用いて最尤系列推定を行っているので、
誤り率特性を大幅に改善し、同期検波差動復号に近い特
性を得ることができ、かつ高速同期の特徴を確保できる
優れた効果がある。したがってＴＤＭＡ方式でのバース
ト受信に適用できる。
【図１】信号のトレリス線図。
【図２】本発明一実施例遅延検波装置のブロック構成
図。
図。
【図３】本発明の遅延検波装置の誤り率特性を示す図。
１ 標本化回路 ２、３ 遅延回路 ４、６ 複素共役回路 ５、７ 乗算器 ８ 実数部回路 ９ 虚数部回路 １０〜１５ 加算器 １６ ｗ選択スイッチ １７、１８、２０、２１、２５〜２８、３０、３１、３
４ 端子 １９ 遅延回路 ２２ 制御回路 ２３ １ビット遅延検波出力端子 ２４ ２ビット遅延検波出力端子 ３２ シフトレジスタ“０” ３３ シフトレジスタ“１” ３５ 復号データ選択スイッチ １００ 推定回路 １１０ 遅延検波回路 １２０ メトリック生成最尤パス選択回路 １２１ ｗ更新回路 １２２ 選択回路 １３０ レジスタ回路 Ｉ2 ２ビット遅延検波出力 Ｑ1 １ビット遅延検波出力 Ｕ 変数（＝ｗn-1 −Ｉ2 ） Ｖ 変数（＝ｗn-1 ＋Ｉ2 ） ｗn 、ｗn-1 変数
４ 端子 １９ 遅延回路 ２２ 制御回路 ２３ １ビット遅延検波出力端子 ２４ ２ビット遅延検波出力端子 ３２ シフトレジスタ“０” ３３ シフトレジスタ“１” ３５ 復号データ選択スイッチ １００ 推定回路 １１０ 遅延検波回路 １２０ メトリック生成最尤パス選択回路 １２１ ｗ更新回路 １２２ 選択回路 １３０ レジスタ回路 Ｉ2 ２ビット遅延検波出力 Ｑ1 １ビット遅延検波出力 Ｕ 変数（＝ｗn-1 −Ｉ2 ） Ｖ 変数（＝ｗn-1 ＋Ｉ2 ） ｗn 、ｗn-1 変数
Claims (2)
- 【請求項１】 受信信号を所定周期Ｔで標本化する標本
化手段と、この標本化手段の出力に基づき受信信号の位
相差系列を推定する推定手段とを備えた位相変調波の遅
延検波装置において、 上記推定手段は、現時点より前の連続する複数の遅延検
波出力を得る手段と、この複数の遅延検波出力を入力
し、標本時点間の位相差状態の遷移の確からしさの尺度
としてのブランチメトリックをこの複数の遅延検波出力
に基づき演算により求め、このブランチメトリックを加
算して位相差系列のパスメトリックを求めることによ
り、最尤受信位相差系列を逐次に推定する手段とを含む
ことを特徴とする遅延検波装置。 - 【請求項２】 上記複数は２であり、１所定周期および
２所定周期前の遅延検波出力である請求項１記載の遅延
検波装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297311A JPH06152674A (ja) | 1992-11-06 | 1992-11-06 | 遅延検波装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297311A JPH06152674A (ja) | 1992-11-06 | 1992-11-06 | 遅延検波装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152674A true JPH06152674A (ja) | 1994-05-31 |
Family
ID=17844873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297311A Pending JPH06152674A (ja) | 1992-11-06 | 1992-11-06 | 遅延検波装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740204A (en) * | 1995-08-31 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Digital radiocommuncation receiver |
-
1992
- 1992-11-06 JP JP4297311A patent/JPH06152674A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740204A (en) * | 1995-08-31 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Digital radiocommuncation receiver |
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