JP2974708B2 - タイミング再生回路 - Google Patents
タイミング再生回路Info
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- JP2974708B2 JP2974708B2 JP2016415A JP1641590A JP2974708B2 JP 2974708 B2 JP2974708 B2 JP 2974708B2 JP 2016415 A JP2016415 A JP 2016415A JP 1641590 A JP1641590 A JP 1641590A JP 2974708 B2 JP2974708 B2 JP 2974708B2
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- Japan
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- timing
- output
- circuit
- signal
- timing error
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、復調ベースバンド信号等から成る２チャ
ンネルの入力信号からタイミングクロックを再生するタ
イミング再生回路に関するものである。
ンネルの入力信号からタイミングクロックを再生するタ
イミング再生回路に関するものである。
第３図は例えば「ディジタル信号処理の応用」（電子
通信学会編）第169頁に示された従来の４相位相変調波
復調器用のタイミング再生回路を示すブロック図であ
り、図において、1,2は第1,第２のチャンネルの入力信
号としてのＩチャンネル信号、Ｑチャンネル信号を有す
るベースバンド信号を入力する入力端子、３はＩチャン
ネル信号をタイミングクロックでサンプルするサンプル
ホールド回路、４はＩチャンネル信号を反転タイミング
クロックでサンプルするサンプルホールド回路、５はタ
イミングクロックを反転させる反転回路、６はサンプル
ホールド回路３の出力の符号を判定する符号判定器、7,
8はそれぞれ符号判定器６の出力、サンプルホールド回
路４の出力をタイミングクロックでホールドするホール
ド回路、９はホールド回路の7,8の出力を乗算する乗算
器、10は符号判定器６の出力とホールド回路７の出力と
の排他的論理和をとるXOR回路、11はXOR回路10の出力を
受けて乗算器９の出力をON/OFFするゲート回路、100は
上記サンプルホールド回路3,4、反転回路５、符号判定
器６、ホールド回路7,8、乗算器９、XOR回路10から構成
される第１のタイミング誤差検出器、12はゲート回路11
の出力を帯域制限するループフィルタ、13はループフィ
ルタ12の出力を受けて出力タイミングブロックの発振周
波数を変える電圧制御発振器（以下VCOという）、14は
タイミングクロックでＩチャンネル信号、Ｑチャンネル
信号の符号を判定する符号判定器、15,16はそれぞれ符
号判定器14の出力を外部へ出力する出力端子である。
通信学会編）第169頁に示された従来の４相位相変調波
復調器用のタイミング再生回路を示すブロック図であ
り、図において、1,2は第1,第２のチャンネルの入力信
号としてのＩチャンネル信号、Ｑチャンネル信号を有す
るベースバンド信号を入力する入力端子、３はＩチャン
ネル信号をタイミングクロックでサンプルするサンプル
ホールド回路、４はＩチャンネル信号を反転タイミング
クロックでサンプルするサンプルホールド回路、５はタ
イミングクロックを反転させる反転回路、６はサンプル
ホールド回路３の出力の符号を判定する符号判定器、7,
8はそれぞれ符号判定器６の出力、サンプルホールド回
路４の出力をタイミングクロックでホールドするホール
ド回路、９はホールド回路の7,8の出力を乗算する乗算
器、10は符号判定器６の出力とホールド回路７の出力と
の排他的論理和をとるXOR回路、11はXOR回路10の出力を
受けて乗算器９の出力をON/OFFするゲート回路、100は
上記サンプルホールド回路3,4、反転回路５、符号判定
器６、ホールド回路7,8、乗算器９、XOR回路10から構成
される第１のタイミング誤差検出器、12はゲート回路11
の出力を帯域制限するループフィルタ、13はループフィ
ルタ12の出力を受けて出力タイミングブロックの発振周
波数を変える電圧制御発振器（以下VCOという）、14は
タイミングクロックでＩチャンネル信号、Ｑチャンネル
信号の符号を判定する符号判定器、15,16はそれぞれ符
号判定器14の出力を外部へ出力する出力端子である。
次に動作について説明する。
復調されたＩチャンネル信号、Ｑチャンネル信号のベ
ースバンド信号はそれぞれ入力端子1,2へ入力される。
Ｑチャンネル信号は符号判定器14にそのまま入力され、
Ｉチャンネル信号は符号判定器14及びサンプルホールド
回路3,4に入力される。
ースバンド信号はそれぞれ入力端子1,2へ入力される。
Ｑチャンネル信号は符号判定器14にそのまま入力され、
Ｉチャンネル信号は符号判定器14及びサンプルホールド
回路3,4に入力される。
サンプルホールド回路３はタイミングクロックでサン
プルし、サンプルホールド回路４は反転タイミングクロ
ックでサンプルする。ここでタイミングクロックはナイ
キスト点近傍をサンプルし、反転タイミングクロックは
ナイキスト点とナイキスト点との中間近傍をサンプルす
る。第４図に復調波形のサンプリングを示す。いま、反
転タイミングクロックでサンプルしたサンプルホールド
回路４の出力をa0(n-1)とすると、a0(n-1)はT/2（sec）
（T:信号周期）後にホールド回路８でタイミングクロッ
クによってホールドされ、乗算器９の一方の入力端子に
入力される。
プルし、サンプルホールド回路４は反転タイミングクロ
ックでサンプルする。ここでタイミングクロックはナイ
キスト点近傍をサンプルし、反転タイミングクロックは
ナイキスト点とナイキスト点との中間近傍をサンプルす
る。第４図に復調波形のサンプリングを示す。いま、反
転タイミングクロックでサンプルしたサンプルホールド
回路４の出力をa0(n-1)とすると、a0(n-1)はT/2（sec）
（T:信号周期）後にホールド回路８でタイミングクロッ
クによってホールドされ、乗算器９の一方の入力端子に
入力される。
また、タイミングクロックでサンプルされたナイキス
ト点近傍の値はサンプルホールド回路３の出力の後、符
号判定器６によって符号を判定される。いま、この符号
判定器６の入力をae(n-1),出力をY(n-1)としたとき、そ
の機能は次の式（１）で示される。
ト点近傍の値はサンプルホールド回路３の出力の後、符
号判定器６によって符号を判定される。いま、この符号
判定器６の入力をae(n-1),出力をY(n-1)としたとき、そ
の機能は次の式（１）で示される。
Y(n-1) ae(n-1)≧０ Y(n-1)＝１ ae(n-1)＜０ …（１） そして符号判定器６の出力はタイミングクロックでホ
ールド回路７にホールドされた後、２つに分岐され、一
方は乗算器９に、他方はXOR回路10に入力される。乗算
器９は上記２信号の値を乗算し、その出力をゲート回路
11に入力する。ここで、乗算器９の出力をa0m(n-1)とす
ると、 a0m(n-1)＝a0(n-1) Y(n-1)＝１ a0m(n-1)＝−a0(n-1) Y(n-1)＝−１ …（２） となる。
ールド回路７にホールドされた後、２つに分岐され、一
方は乗算器９に、他方はXOR回路10に入力される。乗算
器９は上記２信号の値を乗算し、その出力をゲート回路
11に入力する。ここで、乗算器９の出力をa0m(n-1)とす
ると、 a0m(n-1)＝a0(n-1) Y(n-1)＝１ a0m(n-1)＝−a0(n-1) Y(n-1)＝−１ …（２） となる。
上記ホールド時、タイミングクロックによって次のナ
イキスト点近傍の信号の値ae(n)はサンプルホールド回
路３でサンプルされ、このae(n)は符号判定器６で符号
を判定される。その時の値をY(n)とする。次に、ホール
ド回路７の出力と符号判定器６の出力とはXOR回路10に
入力されて、その排他的論理和出力がゲート回路11に入
力される。ここで、XOR回路10の出力をX(n-1)とする
と、 X(n-1)＝１ Y(n-1)≠Y(n) X(n-1)＝−１ Y(n-1)＝Y(n) …（３） ゲート回路11はXOR回路10の出力を受けて、X(n-1)＝
１ならば乗算器９の出力を、X(n-1)＝−１ならば０を出
力する。いまゲート回路11の出力を∈n-1とすると、 ∈(n-1)＝Y(n-1)×a0(n-1) Y(n-1)≠Y(n) ∈(n-1)＝０ Y(n-1)＝Y(n) …（４） となり、∈(n-1)がループフィルタ12を通ってVCO13の周
波数制御端子に入力されることにより、このVCO3は∈
n-1＝０になるように制御される。この時のVCO13の出力
はナイキスト点をサンプルするタイミングクロックとな
る。
イキスト点近傍の信号の値ae(n)はサンプルホールド回
路３でサンプルされ、このae(n)は符号判定器６で符号
を判定される。その時の値をY(n)とする。次に、ホール
ド回路７の出力と符号判定器６の出力とはXOR回路10に
入力されて、その排他的論理和出力がゲート回路11に入
力される。ここで、XOR回路10の出力をX(n-1)とする
と、 X(n-1)＝１ Y(n-1)≠Y(n) X(n-1)＝−１ Y(n-1)＝Y(n) …（３） ゲート回路11はXOR回路10の出力を受けて、X(n-1)＝
１ならば乗算器９の出力を、X(n-1)＝−１ならば０を出
力する。いまゲート回路11の出力を∈n-1とすると、 ∈(n-1)＝Y(n-1)×a0(n-1) Y(n-1)≠Y(n) ∈(n-1)＝０ Y(n-1)＝Y(n) …（４） となり、∈(n-1)がループフィルタ12を通ってVCO13の周
波数制御端子に入力されることにより、このVCO3は∈
n-1＝０になるように制御される。この時のVCO13の出力
はナイキスト点をサンプルするタイミングクロックとな
る。
一方、符号判定器６は、Ｉチャンネル信号、Ｑチャン
ネル信号を入力してタイミングクロックで符号判定し、
判定結果を出力端子15,16によって外部へ出力する。
ネル信号を入力してタイミングクロックで符号判定し、
判定結果を出力端子15,16によって外部へ出力する。
従来のタイミング再生回路は以上のように構成されて
いるので、２チャンネルの入力信号中の片チャンネル分
のみのタイミング情報を使っているため、もう一方のチ
ャンネル側でデータ遷移があった場合はタイミングクロ
ックを使えず、このため少ないサンプル数で制御を行わ
なければならないという課題があった。
いるので、２チャンネルの入力信号中の片チャンネル分
のみのタイミング情報を使っているため、もう一方のチ
ャンネル側でデータ遷移があった場合はタイミングクロ
ックを使えず、このため少ないサンプル数で制御を行わ
なければならないという課題があった。
この発明は上記のような課題を解消するためになされ
たもので、少ないシンボル数で多くのサンプルを取込
み、より高速で引き込み、より安定な動作をするタイミ
ング再生回路を得ることを目的とする。
たもので、少ないシンボル数で多くのサンプルを取込
み、より高速で引き込み、より安定な動作をするタイミ
ング再生回路を得ることを目的とする。
この発明に係るタイミング再生回路は、I,Q両チャン
ネル等の２つのチャンネルからデータを取り込み、両方
のタイミング情報を用いるようにしたものである。
ネル等の２つのチャンネルからデータを取り込み、両方
のタイミング情報を用いるようにしたものである。
この発明におけるタイミング再生回路は、２チャンネ
ルのタイミング情報を用いることにより、従来より高速
に引き込むことができると共に、高安定に動作すること
が可能となる。
ルのタイミング情報を用いることにより、従来より高速
に引き込むことができると共に、高安定に動作すること
が可能となる。
以下この発明の一実施例を図について説明する。第１
図においては第３図と同一部分には同一符号を付して説
明を省略する。
図においては第３図と同一部分には同一符号を付して説
明を省略する。
23,24はそれぞれＱチャンネル信号をタイミングクロ
ック、反転タイミングクロックでサンプルするサンプル
ホールド回路、26はサンプルホールド回路23の出力を符
号を判定する符号判定器、27,28はそれぞれ符号判定器2
6、サンプルホールド回路24の出力をホールドするホー
ルド回路、29は上記２つのホールド回路27,28の出力を
乗算する乗算器、30は符号判定器26の出力とホールド回
路27の出力との排他的論理和をとるXOR回路、101は上記
サンプルホールド回路23,24、符号判定器26、ホールド
回路27,28、乗算器29、XOR回路30から構成される第２の
タイミング誤差検出器、40は乗算器9,29の出力、XOR回
路10,30の出力を入力とし、制御電圧を出力する平均化
回路である。
ック、反転タイミングクロックでサンプルするサンプル
ホールド回路、26はサンプルホールド回路23の出力を符
号を判定する符号判定器、27,28はそれぞれ符号判定器2
6、サンプルホールド回路24の出力をホールドするホー
ルド回路、29は上記２つのホールド回路27,28の出力を
乗算する乗算器、30は符号判定器26の出力とホールド回
路27の出力との排他的論理和をとるXOR回路、101は上記
サンプルホールド回路23,24、符号判定器26、ホールド
回路27,28、乗算器29、XOR回路30から構成される第２の
タイミング誤差検出器、40は乗算器9,29の出力、XOR回
路10,30の出力を入力とし、制御電圧を出力する平均化
回路である。
次に、動作について説明する。
入力端子1,2にはそれぞれＩチャンネル信号、Ｑチャ
ンネル信号の復調波形が入力され、これらのＩチャンネ
ル信号、Ｑチャンネル信号は、それぞれサンプルホール
ド回路3,4とサンプルホールド回路23,24とに入力され
る。ここでサンプルホールド回路3,23はタイミングクロ
ックでサンプルし、サンプルホールド回路4,24は反転タ
イミングクロックでサンプルする。第２図にI,Qチャン
ネル復調波形のサンプリングを示す。この時、乗算器９
の前記（２）式で示す出力は平均化回路40に入力され
る。また、XOR回路10の前記（３）式で示す出力も平均
化回路40に入力される。
ンネル信号の復調波形が入力され、これらのＩチャンネ
ル信号、Ｑチャンネル信号は、それぞれサンプルホール
ド回路3,4とサンプルホールド回路23,24とに入力され
る。ここでサンプルホールド回路3,23はタイミングクロ
ックでサンプルし、サンプルホールド回路4,24は反転タ
イミングクロックでサンプルする。第２図にI,Qチャン
ネル復調波形のサンプリングを示す。この時、乗算器９
の前記（２）式で示す出力は平均化回路40に入力され
る。また、XOR回路10の前記（３）式で示す出力も平均
化回路40に入力される。
いま、サンプルホールド回路24の出力をb0(n-1)とす
ると、b0(n-1)はT/2（sec）後にホールド回路28でタイ
ミングクロックによってホールドされ、乗算器29の一方
の入力端子へ入力される。また、サンプルホールド回路
23の出力は、符号判定器26によって符号を判定される。
この符号判定器26の入力をbe(n-1)、出力をYQ(n-1)とす
ると、その機能は次の式（５）で示される。
ると、b0(n-1)はT/2（sec）後にホールド回路28でタイ
ミングクロックによってホールドされ、乗算器29の一方
の入力端子へ入力される。また、サンプルホールド回路
23の出力は、符号判定器26によって符号を判定される。
この符号判定器26の入力をbe(n-1)、出力をYQ(n-1)とす
ると、その機能は次の式（５）で示される。
YQ(n-1)＝１ be(n-1)≧０ YQ(n-1)＝−１ be(n-1)＜０ …（５） そして、符号判定器26の出力タイミングクロックでホ
ールド回路27にホールドされた後、２つに分岐され、一
方は乗算器29に他方はXOR回路30に入力される。乗算器2
9は上記２信号の値を乗算し、その出力を平均化回路40
に入力する。ここで、乗算器29の出力をb0m(n-1)とする
と b0m(n-1)＝b0(n-1) YQ(n-1)＝１ b0m(n-1)＝−b0(n-1) YQ(n-1)＝−１ …（６） となる。上記ホールド時、タイミングクロックによって
次のナイキスト点近傍の信号の値be(n)はサンプルホー
ルド回路23でサンプルされ、このbe(n)は符号判定器26
で符号を判定される。その時の値をYQ(n)とする。次
に、ホールド回路27の出力と符号判定器26の出力とはXO
R回路30に入力され、その排他的論理和出力は平均化回
路40に入力される。ここで、XOR回路30の出力をXQ(n-1)
とすると、 XQ(n-1)＝１ YQ(n-1)≠YQ(n) XQ(n-1)＝−１ YQ(n-1)＝YQ(n) …（７） となる。
ールド回路27にホールドされた後、２つに分岐され、一
方は乗算器29に他方はXOR回路30に入力される。乗算器2
9は上記２信号の値を乗算し、その出力を平均化回路40
に入力する。ここで、乗算器29の出力をb0m(n-1)とする
と b0m(n-1)＝b0(n-1) YQ(n-1)＝１ b0m(n-1)＝−b0(n-1) YQ(n-1)＝−１ …（６） となる。上記ホールド時、タイミングクロックによって
次のナイキスト点近傍の信号の値be(n)はサンプルホー
ルド回路23でサンプルされ、このbe(n)は符号判定器26
で符号を判定される。その時の値をYQ(n)とする。次
に、ホールド回路27の出力と符号判定器26の出力とはXO
R回路30に入力され、その排他的論理和出力は平均化回
路40に入力される。ここで、XOR回路30の出力をXQ(n-1)
とすると、 XQ(n-1)＝１ YQ(n-1)≠YQ(n) XQ(n-1)＝−１ YQ(n-1)＝YQ(n) …（７） となる。
平均化回路40は、乗算器９、29出力と、XOR回路10,30
とを入力して次の式（８）による平均化演算を行って制
御電圧Vn-1を出力する。
とを入力して次の式（８）による平均化演算を行って制
御電圧Vn-1を出力する。
この制御電圧Vn-1がループフィルタ12を通ってVCO13
の周波数制御端子に入力されることにより、このVCO13
はVn-1＝０によるように制御される。この時のVCO13の
出力はナイキスト点をサンプルするタイミングクロック
となる。
の周波数制御端子に入力されることにより、このVCO13
はVn-1＝０によるように制御される。この時のVCO13の
出力はナイキスト点をサンプルするタイミングクロック
となる。
一方、符号判定器14は、Ｉチャンネル信号、Ｑチャン
ネル信号を入力し、タイミングクロックで符号判定し、
判定結果を出力端子15,16によって外部へ出力する。
ネル信号を入力し、タイミングクロックで符号判定し、
判定結果を出力端子15,16によって外部へ出力する。
以上のように、この発明によれば、第１及び第２のタ
イミング誤差検出器の双方がタイミング誤差を検出する
と、双方のタイミング誤差検出器が出力する誤差信号の
平均値を出力する一方、第１のタイミング誤差検出器又
は第２のタイミング誤差検出器のうち、何れか一方のタ
イミング誤差検出器がタイミング誤差を検出すると、そ
のタイミング誤差検出器が出力する誤差信号をそのまま
出力する平均化回路を設けるように構成したので、一方
のチャンネル側でのみデータの遷移等が生じても、タイ
ミングクロックを使うことができるようになり、その結
果、より高速に引き込むことができるとともに、より動
作の安定化を図ることができる効果がある。
イミング誤差検出器の双方がタイミング誤差を検出する
と、双方のタイミング誤差検出器が出力する誤差信号の
平均値を出力する一方、第１のタイミング誤差検出器又
は第２のタイミング誤差検出器のうち、何れか一方のタ
イミング誤差検出器がタイミング誤差を検出すると、そ
のタイミング誤差検出器が出力する誤差信号をそのまま
出力する平均化回路を設けるように構成したので、一方
のチャンネル側でのみデータの遷移等が生じても、タイ
ミングクロックを使うことができるようになり、その結
果、より高速に引き込むことができるとともに、より動
作の安定化を図ることができる効果がある。
第１図はこの発明の一実施例によるタイミング再生回路
を示すブロック図、第２図は同回路におけるI,Q2チャン
ネルの信号のサンプリングを示す波形図、第３図は従来
のタイミング再生回路を示すブロック図、第４図は同回
路におけるＩチャンネルの信号のサンプリングを示す波
形図である。 3,23はサンプルホールド回路、５は反転回路、6,26は符
号判定器、7,8,27,28はホールド回路、9,29は乗算器、1
0,30はXOR回路、13は電圧制御発振器、40は平均化回
路、100は第１のタイミング誤差検出器、101は第２のタ
イミング誤差検出器。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック図、第２図は同回路におけるI,Q2チャン
ネルの信号のサンプリングを示す波形図、第３図は従来
のタイミング再生回路を示すブロック図、第４図は同回
路におけるＩチャンネルの信号のサンプリングを示す波
形図である。 3,23はサンプルホールド回路、５は反転回路、6,26は符
号判定器、7,8,27,28はホールド回路、9,29は乗算器、1
0,30はXOR回路、13は電圧制御発振器、40は平均化回
路、100は第１のタイミング誤差検出器、101は第２のタ
イミング誤差検出器。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】Ｉチャンネル信号をタイミングクロックで
サンプルした信号と、そのＩチャンネル信号を反転タイ
ミングクロックでサンプルした信号とに基づいてタイミ
ング誤差を検出する第１のタイミング誤差検出器と、Ｑ
チャンネル信号をタイミングクロックでサンプルした信
号と、そのＱチャンネル信号を反転タイミングクロック
でサンプルした信号とに基づいてタイミング誤差を検出
する第２のタイミング誤差検出器と、上記第１及び第２
のタイミング誤差検出器の双方がタイミング誤差を検出
すると、双方のタイミング誤差検出器が出力する誤差信
号の平均値を出力する一方、上記第１のタイミング誤差
検出器又は上記第２のタイミング誤差検出器のうち、何
れか一方のタイミング誤差検出器がタイミング誤差を検
出すると、そのタイミング誤差検出器が出力する誤差信
号をそのまま出力する平均化回路と、上記平均化回路の
出力信号に基づいて上記タイミングクロックを制御する
電圧制御発振器とを備えたタイミング再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016415A JP2974708B2 (ja) | 1990-01-26 | 1990-01-26 | タイミング再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016415A JP2974708B2 (ja) | 1990-01-26 | 1990-01-26 | タイミング再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220951A JPH03220951A (ja) | 1991-09-30 |
| JP2974708B2 true JP2974708B2 (ja) | 1999-11-10 |
Family
ID=11915607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016415A Expired - Lifetime JP2974708B2 (ja) | 1990-01-26 | 1990-01-26 | タイミング再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974708B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013126224A (ja) * | 2011-12-16 | 2013-06-24 | Nec Engineering Ltd | クロックリカバリ回路、これを含むデジタル復調回路、クロックリカバリ方法及びこれを含むデジタル復調方法 |
-
1990
- 1990-01-26 JP JP2016415A patent/JP2974708B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03220951A (ja) | 1991-09-30 |
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