JPH05327803A - ４相ｐｓｋ復調装置 - Google Patents
４相ｐｓｋ復調装置Info
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- JPH05327803A JPH05327803A JP4123320A JP12332092A JPH05327803A JP H05327803 A JPH05327803 A JP H05327803A JP 4123320 A JP4123320 A JP 4123320A JP 12332092 A JP12332092 A JP 12332092A JP H05327803 A JPH05327803 A JP H05327803A
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- Japan
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- phase
- phase psk
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Abstract
(57)【要約】
【目的】４相ＰＳＫ信号と基準信号との位相を正確に合
わせることができ、これにより正確な復調を行うことを
可能とする。 【構成】ミキサ６，７により遅延検波して得た第１ベー
スバンド信号Ｓ５および第２ベースバンド信号Ｓ７を、
Ａ／Ｄ変換器１１，１２でそれぞれ２ビットに識別す
る。その識別データＳ８，Ｓ９を用いて位相誤差検出論
理回路１３にて所定の論理演算を行うことによって、位
相平面上での信号点の偏差を求め、前記論理演算の結果
に応じて可変型遅延回路８の遅延量τｘを可変制御す
る。
わせることができ、これにより正確な復調を行うことを
可能とする。 【構成】ミキサ６，７により遅延検波して得た第１ベー
スバンド信号Ｓ５および第２ベースバンド信号Ｓ７を、
Ａ／Ｄ変換器１１，１２でそれぞれ２ビットに識別す
る。その識別データＳ８，Ｓ９を用いて位相誤差検出論
理回路１３にて所定の論理演算を行うことによって、位
相平面上での信号点の偏差を求め、前記論理演算の結果
に応じて可変型遅延回路８の遅延量τｘを可変制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は、４相位相変調された４
相ＰＳＫ信号中から、遅延検波方式にて２系統のディジ
タル信号を復調する４相ＰＳＫ復調装置に関する。
相ＰＳＫ信号中から、遅延検波方式にて２系統のディジ
タル信号を復調する４相ＰＳＫ復調装置に関する。
【０００２】
【従来の技術】従来のこの種の装置は、入力された４相
ＰＳＫ信号を２分岐し、一方を他方に対して１タイムス
ロット分遅延させて基準信号とし、遅延検波を行う。
ＰＳＫ信号を２分岐し、一方を他方に対して１タイムス
ロット分遅延させて基準信号とし、遅延検波を行う。
【０００３】ところで４相ＰＳＫ信号を１タイムスロッ
ト分遅延する遅延素子には、例えば弾性表面波素子（Ｓ
ＡＷ素子）が適用されるが、このような素子は周囲温度
の変化などに伴って遅延時間が変動するため、４相ＰＳ
Ｋ信号と基準信号との間に位相差が生じる。このため、
位相検波が適確に行われず、符号誤り率が劣化するなど
の不具合が生じる。
ト分遅延する遅延素子には、例えば弾性表面波素子（Ｓ
ＡＷ素子）が適用されるが、このような素子は周囲温度
の変化などに伴って遅延時間が変動するため、４相ＰＳ
Ｋ信号と基準信号との間に位相差が生じる。このため、
位相検波が適確に行われず、符号誤り率が劣化するなど
の不具合が生じる。
【０００４】この点を解消すべく、温度特性を有した容
量等を付加することにより、遅延素子の遅延時間の変動
を補償することが考えられるが、温度特性を有した容量
等では温度補償範囲がせまいために限られた使用条件下
でしか効果がない上、回路が大きくなる。
量等を付加することにより、遅延素子の遅延時間の変動
を補償することが考えられるが、温度特性を有した容量
等では温度補償範囲がせまいために限られた使用条件下
でしか効果がない上、回路が大きくなる。
【０００５】
【発明が解決しようとする課題】以上のように従来の４
相ＰＳＫ復調装置では、遅延素子の温度特性などによ
り、４相ＰＳＫ信号と基準信号との位相を正確に合わせ
ることが困難であり、位相検波が不適確となって符号誤
り率が劣化するなどの不具合があった。
相ＰＳＫ復調装置では、遅延素子の温度特性などによ
り、４相ＰＳＫ信号と基準信号との位相を正確に合わせ
ることが困難であり、位相検波が不適確となって符号誤
り率が劣化するなどの不具合があった。
【０００６】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、４相ＰＳＫ信
号と基準信号との位相を正確に合わせることができ、こ
れにより正確な復調を行うことができる４相ＰＳＫ復調
装置を提供することにある。
たものであり、その目的とするところは、４相ＰＳＫ信
号と基準信号との位相を正確に合わせることができ、こ
れにより正確な復調を行うことができる４相ＰＳＫ復調
装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、４相ＰＳＫ信
号を遅延させて遅延４相ＰＳＫ信号を生成する、例えば
遅延素子および可変遅延回路よりなる遅延手段と、前記
遅延４相ＰＳＫ信号から、互いに９０°の位相差を有す
る第１基準信号および第２基準信号を生成する例えば９
０°電力分配器などの基準信号生成手段と、前記４相Ｐ
ＳＫ信号を前記第１基準信号を用いて位相検波して第１
ベースバンド信号を生成する例えばミキサなどの第１検
波手段と、前記４相ＰＳＫ信号を前記第２基準信号を用
いて位相検波して第２ベースバンド信号を生成する例え
ばミキサなどの第２検波手段と、前記第１検波手段で生
成された前記第１ベースバンド信号を複数ビット（例え
ば２ビット）の例えば識別データなどの第１ディジタル
データに変換する例えばＡ／Ｄ変換器などの第１変換手
段と、前記第２検波手段で生成された前記第２ベースバ
ンド信号を複数ビット（例えば２ビット）の例えば識別
データなどの第２ディジタルデータに変換する例えばＡ
／Ｄ変換器などの第２変換手段と、前記第１変換手段に
よって得られた前記第１ディジタルデータと前記第２変
換手段によって得られた前記第２ディジタルデータとか
ら、位相平面上での信号点の偏差を求め、この偏差に基
づいて前記遅延手段の遅延量を制御する、例えば位相誤
差検出論理回路、加算回路およびループフィルタ付増幅
器よりなる制御手段とを備えた。
号を遅延させて遅延４相ＰＳＫ信号を生成する、例えば
遅延素子および可変遅延回路よりなる遅延手段と、前記
遅延４相ＰＳＫ信号から、互いに９０°の位相差を有す
る第１基準信号および第２基準信号を生成する例えば９
０°電力分配器などの基準信号生成手段と、前記４相Ｐ
ＳＫ信号を前記第１基準信号を用いて位相検波して第１
ベースバンド信号を生成する例えばミキサなどの第１検
波手段と、前記４相ＰＳＫ信号を前記第２基準信号を用
いて位相検波して第２ベースバンド信号を生成する例え
ばミキサなどの第２検波手段と、前記第１検波手段で生
成された前記第１ベースバンド信号を複数ビット（例え
ば２ビット）の例えば識別データなどの第１ディジタル
データに変換する例えばＡ／Ｄ変換器などの第１変換手
段と、前記第２検波手段で生成された前記第２ベースバ
ンド信号を複数ビット（例えば２ビット）の例えば識別
データなどの第２ディジタルデータに変換する例えばＡ
／Ｄ変換器などの第２変換手段と、前記第１変換手段に
よって得られた前記第１ディジタルデータと前記第２変
換手段によって得られた前記第２ディジタルデータとか
ら、位相平面上での信号点の偏差を求め、この偏差に基
づいて前記遅延手段の遅延量を制御する、例えば位相誤
差検出論理回路、加算回路およびループフィルタ付増幅
器よりなる制御手段とを備えた。
【０００８】
【作用】このような手段を講じたことにより、遅延手段
により４相ＰＳＫ信号を遅延させて得た遅延４相ＰＳＫ
信号から、互いに９０°の位相差を有する第１基準信号
および第２基準信号が基準信号生成手段により生成され
る。この生成された第１基準信号および第２基準信号を
用い、第１検波手段および第２検波手段で前記４相ＰＳ
Ｋ信号の検波がなされ、第１ベースバンド信号および第
２ベースバンド信号が生成される。第１ベースバンド信
号および第２ベースバンド信号は、第１変換手段および
第２変換手段により、複数ビットの第１ディジタルデー
タおよび第２ディジタルデータに変換され、この第１デ
ィジタルデータおよび第２ディジタルデータに基づいて
位相平面上での信号点の偏差が求められ、この偏差に基
づいて遅延手段の遅延量が制御される。
により４相ＰＳＫ信号を遅延させて得た遅延４相ＰＳＫ
信号から、互いに９０°の位相差を有する第１基準信号
および第２基準信号が基準信号生成手段により生成され
る。この生成された第１基準信号および第２基準信号を
用い、第１検波手段および第２検波手段で前記４相ＰＳ
Ｋ信号の検波がなされ、第１ベースバンド信号および第
２ベースバンド信号が生成される。第１ベースバンド信
号および第２ベースバンド信号は、第１変換手段および
第２変換手段により、複数ビットの第１ディジタルデー
タおよび第２ディジタルデータに変換され、この第１デ
ィジタルデータおよび第２ディジタルデータに基づいて
位相平面上での信号点の偏差が求められ、この偏差に基
づいて遅延手段の遅延量が制御される。
【０００９】
【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係る４相ＰＳＫ復調装置
の構成を示すブロック図である。図中、１は入力端子、
２は０°電力分配器である。０°電力分配器２は、入力
端子１に入力された４相ＰＳＫ信号を、位相差０°で、
第１の４相ＰＳＫ信号Ｓ１および第２の４相ＰＳＫ信号
Ｓ２に二分配し、第１の４相ＰＳＫ信号Ｓ１を遅延素子
３に、また第２の４相ＰＳＫ信号Ｓ２を遅延素子４にそ
れぞれ与える。遅延素子３は、第１の４相ＰＳＫ信号Ｓ
１を所定時間τ１に亙り遅延する。また遅延素子４は、
第２の４相ＰＳＫ信号Ｓ２を所定時間τ２に亙り遅延す
る。
き説明する。図１は本実施例に係る４相ＰＳＫ復調装置
の構成を示すブロック図である。図中、１は入力端子、
２は０°電力分配器である。０°電力分配器２は、入力
端子１に入力された４相ＰＳＫ信号を、位相差０°で、
第１の４相ＰＳＫ信号Ｓ１および第２の４相ＰＳＫ信号
Ｓ２に二分配し、第１の４相ＰＳＫ信号Ｓ１を遅延素子
３に、また第２の４相ＰＳＫ信号Ｓ２を遅延素子４にそ
れぞれ与える。遅延素子３は、第１の４相ＰＳＫ信号Ｓ
１を所定時間τ１に亙り遅延する。また遅延素子４は、
第２の４相ＰＳＫ信号Ｓ２を所定時間τ２に亙り遅延す
る。
【００１０】５は０°電力分配器である。０°電力分配
器５は、遅延素子３から出力された第１の４相ＰＳＫ信
号Ｓ１から、位相差０°で第３の４相ＰＳＫ信号Ｓ３を
分配し、第１の４相ＰＳＫ信号Ｓ１をミキサ６に、また
第３の４相ＰＳＫ信号Ｓ３をミキサ７にそれぞれ与え
る。
器５は、遅延素子３から出力された第１の４相ＰＳＫ信
号Ｓ１から、位相差０°で第３の４相ＰＳＫ信号Ｓ３を
分配し、第１の４相ＰＳＫ信号Ｓ１をミキサ６に、また
第３の４相ＰＳＫ信号Ｓ３をミキサ７にそれぞれ与え
る。
【００１１】８は可変型遅延回路であり、遅延素子４か
ら出力される第２の４相ＰＳＫ信号Ｓ２を所定時間τｘ
に亙り遅延する。この可変型遅延回路８は可変容量ダイ
オード（図示せず）を有し、遅延時間τｘを可変する機
能を有している。
ら出力される第２の４相ＰＳＫ信号Ｓ２を所定時間τｘ
に亙り遅延する。この可変型遅延回路８は可変容量ダイ
オード（図示せず）を有し、遅延時間τｘを可変する機
能を有している。
【００１２】９は９０°電力分配器である。９０°電力
分配器９は、可変遅延回路８から出力される第２の４相
ＰＳＫ信号Ｓ２を、位相差が互いに９０°異なる第１基
準信号Ｓ４および第２基準信号Ｓ５に二分配し、第１基
準信号Ｓ４をミキサ６に、また第２基準信号Ｓ５をミキ
サ７にそれぞれ供給する。
分配器９は、可変遅延回路８から出力される第２の４相
ＰＳＫ信号Ｓ２を、位相差が互いに９０°異なる第１基
準信号Ｓ４および第２基準信号Ｓ５に二分配し、第１基
準信号Ｓ４をミキサ６に、また第２基準信号Ｓ５をミキ
サ７にそれぞれ供給する。
【００１３】ミキサ６は、第１基準信号Ｓ４を用いて、
第１の４相ＰＳＫ信号Ｓ１の位相検波を行い、第１ベー
スバンド信号Ｓ６を再生する。ミキサ７は、第２基準信
号Ｓ５を用いて、第３の４相ＰＳＫ信号Ｓ３の位相検波
を行い、第２ベースバンド信号Ｓ７を再生する。
第１の４相ＰＳＫ信号Ｓ１の位相検波を行い、第１ベー
スバンド信号Ｓ６を再生する。ミキサ７は、第２基準信
号Ｓ５を用いて、第３の４相ＰＳＫ信号Ｓ３の位相検波
を行い、第２ベースバンド信号Ｓ７を再生する。
【００１４】１０はクロック再生回路であり、ミキサ６
から出力される第１ベースバンド信号Ｓ６およびミキサ
７から出力される第２ベースバンド信号Ｓ７に基づき、
第１ベースバンド信号Ｓ６および第２ベースバンド信号
Ｓ７に含まれるディジタルデータのクロックを再生す
る。
から出力される第１ベースバンド信号Ｓ６およびミキサ
７から出力される第２ベースバンド信号Ｓ７に基づき、
第１ベースバンド信号Ｓ６および第２ベースバンド信号
Ｓ７に含まれるディジタルデータのクロックを再生す
る。
【００１５】１１，１２はＡ／Ｄ変換器である。このＡ
／Ｄ変換器１１，１２は、クロック再生回路１０で再生
されたクロック信号に同期して、第１ベースバンド信号
Ｓ６および第２ベースバンド信号Ｓ７をサンプリング
し、２ビットの識別データＳ８，Ｓ９とする。この２ビ
ットの識別データＳ８，Ｓ９はそれぞれ、位相誤差検出
回路１３へと与えられる。また識別データＳ８，Ｓ９の
それぞれの上位１ビットは、復調データＳ１０，Ｓ１１
としてデータ出力端子１４，１５から出力される。
／Ｄ変換器１１，１２は、クロック再生回路１０で再生
されたクロック信号に同期して、第１ベースバンド信号
Ｓ６および第２ベースバンド信号Ｓ７をサンプリング
し、２ビットの識別データＳ８，Ｓ９とする。この２ビ
ットの識別データＳ８，Ｓ９はそれぞれ、位相誤差検出
回路１３へと与えられる。また識別データＳ８，Ｓ９の
それぞれの上位１ビットは、復調データＳ１０，Ｓ１１
としてデータ出力端子１４，１５から出力される。
【００１６】位相誤差検出回路１３は、識別データＳ
８，Ｓ９を論理演算することにより位相平面上での信号
点の偏差を検出し、２ビットの位相誤差情報Ｓ１２を出
力する。
８，Ｓ９を論理演算することにより位相平面上での信号
点の偏差を検出し、２ビットの位相誤差情報Ｓ１２を出
力する。
【００１７】１６は加算回路である。この加算回路１６
は、位相誤差情報Ｓ１２の各ビットの信号を加算するこ
とにより、位相誤差情報Ｓ１２が「００」の場合、「０
１」または「１０」の場合および「１１」の場合のそれ
ぞれに応じた３状態を有する信号Ｓ１３を生成する。１
７はループフィルタ付増幅器であり、加算回路１６で生
成された信号Ｓ１３をＤＣ電圧に変換し、制御信号Ｓ１
４として可変型遅延回路８に供給する。
は、位相誤差情報Ｓ１２の各ビットの信号を加算するこ
とにより、位相誤差情報Ｓ１２が「００」の場合、「０
１」または「１０」の場合および「１１」の場合のそれ
ぞれに応じた３状態を有する信号Ｓ１３を生成する。１
７はループフィルタ付増幅器であり、加算回路１６で生
成された信号Ｓ１３をＤＣ電圧に変換し、制御信号Ｓ１
４として可変型遅延回路８に供給する。
【００１８】図２は位相誤差検出回路１３の具体的構成
を示す図である。この図に示すように位相誤差検出回路
１３は、ＥＸ−ＮＯＲ回路１３ａとＥＸ−ＯＲ回路１３
ｂとからなる。ＥＸ−ＮＯＲ回路１３ａには、Ａ／Ｄ変
換器１１が出力する識別データＳ８のうちの上位ビット
ＤＩ１およびＡ／Ｄ変換器１２が出力する識別データＳ
９のうちの下位ビットＤＱ２がそれぞれ入力されてい
る。そしてＥＸ−ＮＯＲ回路１３ａは、両入力のＥＸ−
ＮＯＲ論理をとり、その結果を出力する。またＥＸ−Ｏ
Ｒ回路１３ｂには、Ａ／Ｄ変換器１１が出力する識別デ
ータＳ８のうちの下位ビットＤＩ２およびＡ／Ｄ変換器
１２が出力する識別データＳ９のうちの上位ビットＤＱ
１がそれぞれ入力されている。そしてＥＸ−ＯＲ回路１
３ｂは、両入力のＥＸ−ＯＲ論理をとり、その結果を出
力する。ＥＸ−ＮＯＲ回路１３ａの出力とＥＸ−ＯＲ回
路１３ｂの出力とが位相誤差情報Ｓ１２をなす。
を示す図である。この図に示すように位相誤差検出回路
１３は、ＥＸ−ＮＯＲ回路１３ａとＥＸ−ＯＲ回路１３
ｂとからなる。ＥＸ−ＮＯＲ回路１３ａには、Ａ／Ｄ変
換器１１が出力する識別データＳ８のうちの上位ビット
ＤＩ１およびＡ／Ｄ変換器１２が出力する識別データＳ
９のうちの下位ビットＤＱ２がそれぞれ入力されてい
る。そしてＥＸ−ＮＯＲ回路１３ａは、両入力のＥＸ−
ＮＯＲ論理をとり、その結果を出力する。またＥＸ−Ｏ
Ｒ回路１３ｂには、Ａ／Ｄ変換器１１が出力する識別デ
ータＳ８のうちの下位ビットＤＩ２およびＡ／Ｄ変換器
１２が出力する識別データＳ９のうちの上位ビットＤＱ
１がそれぞれ入力されている。そしてＥＸ−ＯＲ回路１
３ｂは、両入力のＥＸ−ＯＲ論理をとり、その結果を出
力する。ＥＸ−ＮＯＲ回路１３ａの出力とＥＸ−ＯＲ回
路１３ｂの出力とが位相誤差情報Ｓ１２をなす。
【００１９】次に以上のように構成された４相ＰＳＫ復
調装置の動作を説明する。まず、入力端子１より入力さ
れた４相ＰＳＫ信号は、０°電力分配器２で第１の４相
ＰＳＫ信号Ｓ１および第２の４相ＰＳＫ信号Ｓ２に二分
配される。第１の４相ＰＳＫ信号Ｓ１は遅延素子３にて
所定時間τ１に亙り遅延されたのち、０°電力分配器５
でさらに二分配されて第１の４相ＰＳＫ信号Ｓ１および
第３の４相ＰＳＫ信号Ｓ３とされる。そして第１の４相
ＰＳＫ信号Ｓ１はミキサ６に、第３の４相ＰＳＫ信号Ｓ
３はミキサ７にそれぞれ入力される。
調装置の動作を説明する。まず、入力端子１より入力さ
れた４相ＰＳＫ信号は、０°電力分配器２で第１の４相
ＰＳＫ信号Ｓ１および第２の４相ＰＳＫ信号Ｓ２に二分
配される。第１の４相ＰＳＫ信号Ｓ１は遅延素子３にて
所定時間τ１に亙り遅延されたのち、０°電力分配器５
でさらに二分配されて第１の４相ＰＳＫ信号Ｓ１および
第３の４相ＰＳＫ信号Ｓ３とされる。そして第１の４相
ＰＳＫ信号Ｓ１はミキサ６に、第３の４相ＰＳＫ信号Ｓ
３はミキサ７にそれぞれ入力される。
【００２０】一方、第２の４相ＰＳＫ信号Ｓ２は、遅延
素子４および可変型遅延回路８によって、時間τ２およ
び時間τｘに亙り遅延される。ここで、可変型遅延回路
８の遅延時間τｘは、入力端子１より入力される４相Ｐ
ＳＫ信号の１タイムスロット期間をｆclk とすると、 τ２＋τｘ−τ１＝１／ｆclk （ただし、τ１は０ｓ
以上）
素子４および可変型遅延回路８によって、時間τ２およ
び時間τｘに亙り遅延される。ここで、可変型遅延回路
８の遅延時間τｘは、入力端子１より入力される４相Ｐ
ＳＫ信号の１タイムスロット期間をｆclk とすると、 τ２＋τｘ−τ１＝１／ｆclk （ただし、τ１は０ｓ
以上）
【００２１】なる条件を満たすように設定されているの
で、可変型遅延回路８から出力された第２の４相ＰＳＫ
信号Ｓ２は、０°電力分配器５から出力された第１の４
相ＰＳＫ信号Ｓ１および第３の４相ＰＳＫ信号Ｓ３に比
較して１タイムスロット期間ｆclk に亙り遅延してい
る。
で、可変型遅延回路８から出力された第２の４相ＰＳＫ
信号Ｓ２は、０°電力分配器５から出力された第１の４
相ＰＳＫ信号Ｓ１および第３の４相ＰＳＫ信号Ｓ３に比
較して１タイムスロット期間ｆclk に亙り遅延してい
る。
【００２２】可変型遅延回路８から出力された第２の４
相ＰＳＫ信号Ｓ２は、９０°電力分配器９により、９０
°の位相差で二分配され、第１基準信号Ｓ４および第２
基準信号Ｓ５が生成される。第１基準信号Ｓ４および第
２基準信号Ｓ５はミキサ６，７に入力され、このミキサ
６，７にて第１の４相ＰＳＫ信号Ｓ１および第３の４相
ＰＳＫ信号Ｓ３と積算される。かくしてミキサ６，７で
は、第１基準信号Ｓ４または第２基準信号Ｓ５を基準搬
送波としての第１の４相ＰＳＫ信号Ｓ１または第３の４
相ＰＳＫ信号Ｓ３の遅延検波が行われ、Ｉ系列の第１ベ
ースバンド信号Ｓ６およびＱ系列の第２ベースバンド信
号Ｓ７が再生される。
相ＰＳＫ信号Ｓ２は、９０°電力分配器９により、９０
°の位相差で二分配され、第１基準信号Ｓ４および第２
基準信号Ｓ５が生成される。第１基準信号Ｓ４および第
２基準信号Ｓ５はミキサ６，７に入力され、このミキサ
６，７にて第１の４相ＰＳＫ信号Ｓ１および第３の４相
ＰＳＫ信号Ｓ３と積算される。かくしてミキサ６，７で
は、第１基準信号Ｓ４または第２基準信号Ｓ５を基準搬
送波としての第１の４相ＰＳＫ信号Ｓ１または第３の４
相ＰＳＫ信号Ｓ３の遅延検波が行われ、Ｉ系列の第１ベ
ースバンド信号Ｓ６およびＱ系列の第２ベースバンド信
号Ｓ７が再生される。
【００２３】ミキサ６，７より出力された第１ベースバ
ンド信号Ｓ６および第２ベースバンド信号Ｓ７は、Ａ／
Ｄ変換器１１，１２で、クロック再生回路１０で再生さ
れたクロック信号に同期してサンプリングされて、２ビ
ットの識別データＳ８，Ｓ９とされる。この識別データ
Ｓ８，Ｓ９は、位相誤差検出論理回路１３に入力される
が、識別データＳ８の上位ビットＤＩ１および識別デー
タＳ９の上位ビットＤＱ１は、復調データＳ１０，Ｓ１
１として出力端子１４，１５から出力される。図３に、
ベースバンド信号、クロック信号および識別データのタ
イミングを示す。
ンド信号Ｓ６および第２ベースバンド信号Ｓ７は、Ａ／
Ｄ変換器１１，１２で、クロック再生回路１０で再生さ
れたクロック信号に同期してサンプリングされて、２ビ
ットの識別データＳ８，Ｓ９とされる。この識別データ
Ｓ８，Ｓ９は、位相誤差検出論理回路１３に入力される
が、識別データＳ８の上位ビットＤＩ１および識別デー
タＳ９の上位ビットＤＱ１は、復調データＳ１０，Ｓ１
１として出力端子１４，１５から出力される。図３に、
ベースバンド信号、クロック信号および識別データのタ
イミングを示す。
【００２４】かくして出力端子１４，１５からは、入力
端子１に入力された４相ＰＳＫ信号を遅延検波して復調
したＩ系列のデータ（復調データＳ１０）およびＱ系列
のデータ（復調データＳ１１）が出力される。
端子１に入力された４相ＰＳＫ信号を遅延検波して復調
したＩ系列のデータ（復調データＳ１０）およびＱ系列
のデータ（復調データＳ１１）が出力される。
【００２５】さて、このようにして遅延検波による４相
ＰＳＫ復調が行われている状態において、位相誤差検出
論理回路１３では、Ａ／Ｄ変換器１１，１２から出力さ
れる識別データＳ８，Ｓ９に基づいて位相平面上での信
号点の偏差を検出している。すなわち、Ｉ系列、Ｑ系列
のベースバンド信号（第１ベースバンド信号Ｓ６および
第２ベースバンド信号Ｓ７）のそれぞれにつき２ビット
の識別データを得ているので、合計４ビットのてデータ
により、位相平面は図４に示すように１６分割した領域
として認識される。そして位相誤差検出論理回路１３で
は、ＥＸ−ＮＯＲ回路１３ａが、Ａ／Ｄ変換器１１が出
力する識別データＳ８のうちの上位ビットＤＩ１および
Ａ／Ｄ変換器１２が出力する識別データＳ９のうちの下
位ビットＤＱ２のＥＸ−ＮＯＲ論理を、またＥＸ−ＯＲ
回路１３ｂが、Ａ／Ｄ変換器１１が出力する識別データ
Ｓ８のうちの下位ビットＤＩ２およびＡ／Ｄ変換器１２
が出力する識別データＳ９のうちの上位ビットＤＱ１の
ＥＸ−ＯＲ論理をそれぞれとり、それぞれの結果を出力
しているので、信号点が図４中の矢印Ａの方向に偏位
し、イで示す領域にある場合にのみＥＸ−ＮＯＲ回路１
３ａおよびＥＸ−ＯＲ回路１３ｂの出力がともに「１」
となる。また、信号点が図４中の矢印Ｂの方向に偏位
し、ロで示す領域にある場合にのみＥＸ−ＮＯＲ回路１
３ａおよびＥＸ−ＯＲ回路１３ｂの出力がともに「０」
となる。
ＰＳＫ復調が行われている状態において、位相誤差検出
論理回路１３では、Ａ／Ｄ変換器１１，１２から出力さ
れる識別データＳ８，Ｓ９に基づいて位相平面上での信
号点の偏差を検出している。すなわち、Ｉ系列、Ｑ系列
のベースバンド信号（第１ベースバンド信号Ｓ６および
第２ベースバンド信号Ｓ７）のそれぞれにつき２ビット
の識別データを得ているので、合計４ビットのてデータ
により、位相平面は図４に示すように１６分割した領域
として認識される。そして位相誤差検出論理回路１３で
は、ＥＸ−ＮＯＲ回路１３ａが、Ａ／Ｄ変換器１１が出
力する識別データＳ８のうちの上位ビットＤＩ１および
Ａ／Ｄ変換器１２が出力する識別データＳ９のうちの下
位ビットＤＱ２のＥＸ−ＮＯＲ論理を、またＥＸ−ＯＲ
回路１３ｂが、Ａ／Ｄ変換器１１が出力する識別データ
Ｓ８のうちの下位ビットＤＩ２およびＡ／Ｄ変換器１２
が出力する識別データＳ９のうちの上位ビットＤＱ１の
ＥＸ−ＯＲ論理をそれぞれとり、それぞれの結果を出力
しているので、信号点が図４中の矢印Ａの方向に偏位
し、イで示す領域にある場合にのみＥＸ−ＮＯＲ回路１
３ａおよびＥＸ−ＯＲ回路１３ｂの出力がともに「１」
となる。また、信号点が図４中の矢印Ｂの方向に偏位
し、ロで示す領域にある場合にのみＥＸ−ＮＯＲ回路１
３ａおよびＥＸ−ＯＲ回路１３ｂの出力がともに「０」
となる。
【００２６】かくして、ＥＸ−ＮＯＲ回路１３ａおよび
ＥＸ−ＯＲ回路１３ｂの出力がともに「１」となってい
ることをもって、信号点が図４に矢印Ａで示すごとく偏
位していることが検出される。またＥＸ−ＮＯＲ回路１
３ａおよびＥＸ−ＯＲ回路１３ｂの出力がともに「０」
となっていることをもって、信号点が図４に矢印Ｂで示
すごとく偏位していることが検出される。
ＥＸ−ＯＲ回路１３ｂの出力がともに「１」となってい
ることをもって、信号点が図４に矢印Ａで示すごとく偏
位していることが検出される。またＥＸ−ＮＯＲ回路１
３ａおよびＥＸ−ＯＲ回路１３ｂの出力がともに「０」
となっていることをもって、信号点が図４に矢印Ｂで示
すごとく偏位していることが検出される。
【００２７】このように信号点の偏位状態を示す位相誤
差情報Ｓ１２は、加算回路１６に入力され、各ビットの
信号が加算されることにより信号点の偏位状態に対応す
る電流値をもつ信号Ｓ１３に変換される。さらに信号Ｓ
１３は、ループフィルタ付増幅器１７によってＤＣ電圧
に変換されて制御信号Ｓ１４とされ、可変型遅延回路８
へと入力される。
差情報Ｓ１２は、加算回路１６に入力され、各ビットの
信号が加算されることにより信号点の偏位状態に対応す
る電流値をもつ信号Ｓ１３に変換される。さらに信号Ｓ
１３は、ループフィルタ付増幅器１７によってＤＣ電圧
に変換されて制御信号Ｓ１４とされ、可変型遅延回路８
へと入力される。
【００２８】可変型遅延回路８の可変容量ダイオード
（図示せず）の容量は、制御信号Ｓ１４の電圧値に応じ
て変化するので、可変型遅延回路８の遅延時間は信号点
の偏位状態に応じて可変される。これにより、遅延素子
３の遅延時間τ１および遅延素子４の遅延時間τ２が、
周囲温度の影響により変動し、第１の４相ＰＳＫ信号Ｓ
１および第３の４相ＰＳＫ信号Ｓ３と、第１基準信号Ｓ
４および第２基準信号Ｓ５との間に位相差が生じたとし
ても、このように位相差が生じたことによる信号点の偏
位を正すべく可変型遅延回路８の遅延時間τｘが制御さ
れ、これにより第１の４相ＰＳＫ信号Ｓ１および第３の
４相ＰＳＫ信号Ｓ３と、第１基準信号Ｓ４および第２基
準信号Ｓ５との間に位相差が補償される。かくして、ミ
キサ６，７では位相検波が適確に行われ、符号誤り率の
劣化を生じさせることがない。
（図示せず）の容量は、制御信号Ｓ１４の電圧値に応じ
て変化するので、可変型遅延回路８の遅延時間は信号点
の偏位状態に応じて可変される。これにより、遅延素子
３の遅延時間τ１および遅延素子４の遅延時間τ２が、
周囲温度の影響により変動し、第１の４相ＰＳＫ信号Ｓ
１および第３の４相ＰＳＫ信号Ｓ３と、第１基準信号Ｓ
４および第２基準信号Ｓ５との間に位相差が生じたとし
ても、このように位相差が生じたことによる信号点の偏
位を正すべく可変型遅延回路８の遅延時間τｘが制御さ
れ、これにより第１の４相ＰＳＫ信号Ｓ１および第３の
４相ＰＳＫ信号Ｓ３と、第１基準信号Ｓ４および第２基
準信号Ｓ５との間に位相差が補償される。かくして、ミ
キサ６，７では位相検波が適確に行われ、符号誤り率の
劣化を生じさせることがない。
【００２９】ところで、信号のレベル変動により、信号
点が図４にハ、ニで示す領域に偏位していると、第１の
４相ＰＳＫ信号Ｓ１および第３の４相ＰＳＫ信号Ｓ３
と、第１基準信号Ｓ４および第２基準信号Ｓ５との間に
位相差が生じ、さらに信号点が矢印Ａ，Ｂの方向に若干
偏位したとしても、信号点がイで示す領域またはロで示
す領域には入らず、従って位相誤差検出論理回路１３で
位相誤差が検出されない。すなわち、信号点がハ、ニで
示す領域に偏位していると、位相誤差に対する感度が低
くなる。
点が図４にハ、ニで示す領域に偏位していると、第１の
４相ＰＳＫ信号Ｓ１および第３の４相ＰＳＫ信号Ｓ３
と、第１基準信号Ｓ４および第２基準信号Ｓ５との間に
位相差が生じ、さらに信号点が矢印Ａ，Ｂの方向に若干
偏位したとしても、信号点がイで示す領域またはロで示
す領域には入らず、従って位相誤差検出論理回路１３で
位相誤差が検出されない。すなわち、信号点がハ、ニで
示す領域に偏位していると、位相誤差に対する感度が低
くなる。
【００３０】これは、Ａ／Ｄ変換器１１，１２での識別
ビット数を増やすことにより解消することができる。図
５は、信号のレベル変化にともなう感度の低下のない、
理想的な位相誤差検出図であり、Ａ／Ｄ変換器１１，１
２での識別ビット数を増やすに従い、位相誤差の検出状
態はこの図の状態に近づく。なお本発明は上記実施例に
限定されるものではなく、本発明の要旨を逸脱しない範
囲で種々の変形実施が可能である。
ビット数を増やすことにより解消することができる。図
５は、信号のレベル変化にともなう感度の低下のない、
理想的な位相誤差検出図であり、Ａ／Ｄ変換器１１，１
２での識別ビット数を増やすに従い、位相誤差の検出状
態はこの図の状態に近づく。なお本発明は上記実施例に
限定されるものではなく、本発明の要旨を逸脱しない範
囲で種々の変形実施が可能である。
【００３１】
【発明の効果】本発明によれば、４相ＰＳＫ信号を遅延
させて遅延４相ＰＳＫ信号を生成する、例えば遅延素子
および可変遅延回路よりなる遅延手段と、前記遅延４相
ＰＳＫ信号から、互いに９０°の位相差を有する第１基
準信号および第２基準信号を生成する例えば９０°電力
分配器などの基準信号生成手段と、前記４相ＰＳＫ信号
を前記第１基準信号を用いて位相検波して第１ベースバ
ンド信号を生成する例えばミキサなどの第１検波手段
と、前記４相ＰＳＫ信号を前記第２基準信号を用いて位
相検波して第２ベースバンド信号を生成する例えばミキ
サなどの第２検波手段と、前記第１検波手段で生成され
た前記第１ベースバンド信号を複数ビット（例えば２ビ
ット）の例えば識別データなどの第１ディジタルデータ
に変換する例えばＡ／Ｄ変換器などの第１変換手段と、
前記第２検波手段で生成された前記第２ベースバンド信
号を複数ビット（例えば２ビット）の例えば識別データ
などの第２ディジタルデータに変換する例えばＡ／Ｄ変
換器などの第２変換手段と、前記第１変換手段によって
得られた前記第１ディジタルデータと前記第２変換手段
によって得られた前記第２ディジタルデータとから、位
相平面上での信号点の偏差を求め、この偏差に基づいて
前記遅延手段の遅延量を制御する、例えば位相誤差検出
論理回路、加算回路およびループフィルタ付増幅器より
なる制御手段とを備えたので、４相ＰＳＫ信号と基準信
号との位相を正確に合わせることができ、これにより正
確な復調を行うことができる４相ＰＳＫ復調装置とな
る。
させて遅延４相ＰＳＫ信号を生成する、例えば遅延素子
および可変遅延回路よりなる遅延手段と、前記遅延４相
ＰＳＫ信号から、互いに９０°の位相差を有する第１基
準信号および第２基準信号を生成する例えば９０°電力
分配器などの基準信号生成手段と、前記４相ＰＳＫ信号
を前記第１基準信号を用いて位相検波して第１ベースバ
ンド信号を生成する例えばミキサなどの第１検波手段
と、前記４相ＰＳＫ信号を前記第２基準信号を用いて位
相検波して第２ベースバンド信号を生成する例えばミキ
サなどの第２検波手段と、前記第１検波手段で生成され
た前記第１ベースバンド信号を複数ビット（例えば２ビ
ット）の例えば識別データなどの第１ディジタルデータ
に変換する例えばＡ／Ｄ変換器などの第１変換手段と、
前記第２検波手段で生成された前記第２ベースバンド信
号を複数ビット（例えば２ビット）の例えば識別データ
などの第２ディジタルデータに変換する例えばＡ／Ｄ変
換器などの第２変換手段と、前記第１変換手段によって
得られた前記第１ディジタルデータと前記第２変換手段
によって得られた前記第２ディジタルデータとから、位
相平面上での信号点の偏差を求め、この偏差に基づいて
前記遅延手段の遅延量を制御する、例えば位相誤差検出
論理回路、加算回路およびループフィルタ付増幅器より
なる制御手段とを備えたので、４相ＰＳＫ信号と基準信
号との位相を正確に合わせることができ、これにより正
確な復調を行うことができる４相ＰＳＫ復調装置とな
る。
【図１】 本発明の一実施例に係る４相ＰＳＫ復調装置
の構成を示すブロック図。
の構成を示すブロック図。
【図２】 図１中の位相誤差検出論理回路１３の具体的
構成を示す図。
構成を示す図。
【図３】 ベースバンド信号、クロック信号および識別
データのタイミングを示す図。
データのタイミングを示す図。
【図４】 図１中の位相誤差検出論理回路１３における
位相誤差検出図。
位相誤差検出図。
【図５】 理想的な位相誤差検出図。
１…入力端子、２…０°電力分配器、３，４…遅延素
子、５…０°電力分配器、６，７…ミキサ、８…可変型
遅延回路、９…９０°電力分配器、１０…クロック再生
回路、１１，１２…Ａ／Ｄ変換器、１３…位相誤差検出
論理回路、１４，１５…出力端子、１６…加算回路、１
７…ループフィルタ付増幅器。
子、５…０°電力分配器、６，７…ミキサ、８…可変型
遅延回路、９…９０°電力分配器、１０…クロック再生
回路、１１，１２…Ａ／Ｄ変換器、１３…位相誤差検出
論理回路、１４，１５…出力端子、１６…加算回路、１
７…ループフィルタ付増幅器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平間 充 東京都日野市旭が丘３丁目１番地の１ 東 芝通信システムエンジニアリング株式会社 内
Claims (1)
- 【請求項１】 ４相位相変調された４相ＰＳＫ信号中か
ら２系統のディジタル信号を復調する４相ＰＳＫ復調装
置において、 前記４相ＰＳＫ信号を遅延させて遅延４相ＰＳＫ信号を
生成する遅延手段と、 前記遅延４相ＰＳＫ信号から、互いに９０°の位相差を
有する第１基準信号および第２基準信号を生成する基準
信号生成手段と、 前記４相ＰＳＫ信号を前記第１基準信号を用いて位相検
波して第１ベースバンド信号を生成する第１検波手段
と、 前記４相ＰＳＫ信号を前記第２基準信号を用いて位相検
波して第２ベースバンド信号を生成する第２検波手段
と、 前記第１検波手段で生成された前記第１ベースバンド信
号を複数ビットの第１ディジタルデータに変換する第１
変換手段と、 前記第２検波手段で生成された前記第２ベースバンド信
号を複数ビットの第２ディジタルデータに変換する第２
変換手段と、 前記第１変換手段によって得られた前記第１ディジタル
データと前記第２変換手段によって得られた前記第２デ
ィジタルデータとから、位相平面上での信号点の偏差を
求め、この偏差に基づいて前記遅延手段の遅延量を制御
する制御手段とを具備したことを特徴とする４相ＰＳＫ
復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123320A JPH05327803A (ja) | 1992-05-15 | 1992-05-15 | ４相ｐｓｋ復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123320A JPH05327803A (ja) | 1992-05-15 | 1992-05-15 | ４相ｐｓｋ復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327803A true JPH05327803A (ja) | 1993-12-10 |
Family
ID=14857641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123320A Pending JPH05327803A (ja) | 1992-05-15 | 1992-05-15 | ４相ｐｓｋ復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091789A (en) * | 1996-06-28 | 2000-07-18 | Telefonaktiebolaget Lm Ericsson | Method and device for phase modulated signals |
-
1992
- 1992-05-15 JP JP4123320A patent/JPH05327803A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091789A (en) * | 1996-06-28 | 2000-07-18 | Telefonaktiebolaget Lm Ericsson | Method and device for phase modulated signals |
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