DE69726777T2

DE69726777T2 - Empfänger mit Differenzdetektion

Info

Publication number: DE69726777T2
Application number: DE69726777T
Authority: DE
Inventors: Mitsuru Midori-ku Uesugi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1996-03-06
Filing date: 1997-02-06
Publication date: 2004-12-02
Anticipated expiration: 2017-02-07
Also published as: EP0794638B1; EP0794638A2; NO970305L; EP0794638A3; NO970305D0; NO318992B1; CN1162229A; DE69726777D1; CN1096777C; US6018552A; ES2213187T3

Description

Die vorliegende Erfindung bezieht sich auf einen Differenzerfassungsempfänger, der bei digitalem Funkverkehr verwendet wird, und insbesondere auf die Vereinfachung von Basisschaltungen und eines derartigen Empfängers insgesamt.
Zum Bewirken einer Differenzerfassung mit hoher Präzision in einer digitalen Schaltung ist es üblich, ein Symbol in einem Signal mit einem unmittelbar vorhergehenden Symbol in dem Signal unter Verwendung eines Multiplizierers zu multiplizieren und danach eine Additions- oder Subtraktionsoperation bei dem erhaltenen Produkt auszuführen. Allerdings erfordert ein Multiplizierer einen großen Schaltungsumfang und demnach eine große Menge an elektrischer Leistung, was insbesondere dann gilt, wenn die Differenzerfassung mit hoher Geschwindigkeit zu erzielen ist. Aus diesem Grund wird zum Bewirken einer Differenzerfassung ohne Verwendung eines Multiplizierers ein Verfahren angewendet, bei dem Differenzinformationen durch Auffinden eines Arkustangens (tan^–1) jedes Symbols in einem Signal aus einer Umwandlungstabelle und Berechnen der Differenz zwischen Arkustangenswerten angrenzender Symbole erfasst werden. Da dieses Verfahren kein Reduzieren der Schaltungsgröße bewirkt, wenn es eine große Umwandlungstabelle erfordert, wurden verschiedene Verfahren ersonnen, die das Erfordernis der Speicherung einer Menge an Daten in der Umwandlungstabelle beseitigen.
Beispielsweise sind drei Winkel -(oder Phasendifferenz-) Berechnungsverfahren unter Verwendung einer Umwandlungstabelle jeweils in der US-A-4 445 224, der US-A-5 001 727 und der GB-A-2 234 441 offenbart.
Das japanische Patent Nr. Sho62-549 (1987) offenbart eine digitale Arithmetikschaltung, die für einen gegebenen Vektor dessen Größe und Winkel mit einer Bezugskoordinate als inverse trigonometrische Funktion oder Arkustangens unter Verwendung einer in der Größe reduzierten Arkustangensumwandlungstabelle berechnet.
Das japanische Patent Nr. Hei6-105 421 (1994) offenbart eine digitale Schaltung zur Berechnung einer inversen trigonometrischen Funktion oder eines Arkustangens einer 2n-Bit-Binärzahl X. Bei diesem System wird die Berechnung unter Anwendung der Tatsache erreicht, dass dann, wenn die Binärzahl X n höhere Ziffern H und n niedrigere Ziffern L (X = H + L) umfasst, der Arkustangens von X wie folgt genähert werden kann: arctan (X) = arctan (H) + L/(H2 + 1).
Dieses System erfordert zwei Umwandlungstabellen für arctan (H) und 1/(H² + 1) und einen Multiplizierer.
Des Weiteren erfordert das Eingangssignal bei seiner Demodulierung eine Pegelanpassung. Zur Anpassung des Pegels des Eingangssignals wird die Verstärkung eines Eingangssignalverstärkers im Allgemeinen durch eine Rückkopplung des Ergebnisses eines Vergleichs zwischen einer codierten Ausgabe und einem Bezugspegel zu dem Eingangssignalverstärker geregelt.
Die ungeprüfte japanische Patentveröffentlichung Nr. Hei1-71,270 (1989) offenbart eine Pegelanpasseinrichtung vom gerade angeführten Typ. Die offenbarte Einrichtung umfasst einen Differenzverstärker, einen A/D-Wandler, ein LPF, ein Steuertor, einen Steuerimpulsgenerator, einen Subtrahierer, einen nicht-linearen Verstärker, einen Integrierer und einen D/A-Wandler.
Allerdings erfordert die vorstehend beschriebene Arkustangens-Berechnungsschaltung immer noch Umwandlungstabellen und Multiplizierer, und die zuletzt angeführte Einrichtung erfordert einen D/A-Wandler, was die Verringerung der Größe und des Leistungsverbrauchs der Schaltung verhindert. Somit lässt der Stand der Technik Raum für eine Verbesserung zur Verringerung der Größe und des Leistungsverbrauchs von Basisschaltungen eines Differenzerfassungsempfängers durch weitere Vereinfachung dieser Schaltungen.
Der Erfindung liegt daher die Aufgabe zugrunde, einen Differenzerfassungsempfänger mit reduziertem Leistungsverbrauch durch Vereinfachung der Elementarschaltungen des Differenzerfassungsempfängers auszubilden.
Gemäß einer Ausgestaltung der Erfindung können Arkustangens-Berechnungseinrichtungen ohne Verwendung eines Multiplizierers oder einer Umwandlungstabelle realisiert werden. Eine Arkustangens-Berechnungseinrichtung gemäß einem grundliegenden Konzept der Erfindung berechnet den Wert 4θ/π aus Eingangssignalen Ax und Ay, die Ax² + Ay² = 1 erfüllen, wobei θ = arctan (Ax/Ay). Durch die Verwendung jeweiliger Vorzeichenbits Sx und Sy der Eingangssignale Ax und Ay berechnet die Arkustangens-Berechnungseinrichtung Quadrantdaten, die einen Quadranten angeben, in dem der Vektor (Ax, Ay) liegt. Dann berechnet die Arkustangens-Berechnungseinrichtung den Wert von 4θ/π durch Verwendung der Quadrantdaten und der folgenden Näherungsgleichungen: |Ax| – |Ay| ≈ –(4θ/π) + 1 für den ersten Quadranten (4θ/π) – 3 für den zweiten Quadranten –(4θ/π) – 3 für den dritten Quadranten (4θ/π) + 1 für den vierten Quadranten.
Es sind zwei Ausführungsbeispiele der Arkustangens-Berechnungseinrichtung offenbart. Verschiedene Differenzerfassungseinrichtungen (oder Differenzerfassungsdemodulatoren) sind offenbart, die jeweils die erfindungsgemäße Arkustangens-Berechnungseinrichtung enthalten. Ferner sind auch Diversity-Differenzerfassungseinrichtungen offenbart, die in einem Diversity-Aufbau verwendet werden und jeweils die erfindungsgemäße Arkustangens-Berechnungseinrichtung enthalten. Bei diesen Diversity-Differenzerfassungseinrichtungen wird eine weitere Schaltungsvereinfachung in einem oder mehreren Abschnitten realisiert, die von der Arkustangens-Berechnungseinrichtung verschieden sind.
Gemäß einer weiteren Ausgestaltung der Erfindung wird ein Differenzerfassungsdemodulator mit verringertem Leistungsverbrauch durch Beseitigung von stromverbrauchenden Schaltungen, wie eines Multiplizierers und einer großen Umwandlungstabelle, aus dem System realisiert.
Es sind einige Ausführungsbeispiel beschrieben, bei denen ein Differenzerfassungsdemodulator eine beliebige Kombination aus den Merkmalen einer Leitung- (oder Kanal-) Qualitätsschätzung, einer verbesserten Fehlerrate mittels einer Soft-Entscheidungsfehlerkorrektur in einem Kanaldecodierer, einer Beseitigung eines Frequenzfehlers, einer Verbesserung eines demodulierten Signals durch einen Diversity-Empfang und einer demodulierten Datenauswahl beruhend auf einem integriertem Wert von Phasenwahrscheinlichkeiten umfasst.
Kurzbeschreibung der Zeichnung
Weitere Aufgaben und Vorteile der Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beiliegende Zeichnungen ersichtlich. Es zeigen:
1 ein Blockschaltbild, das schematisch eine arctan(Ay/Ax)-Berechnungseinrichtung gemäß einem Ausführungsbeispiel 1A der Erfindung zeigt,
2 eine Darstellung zur Beschreibung der Arbeitsweise der arctan(Ax/Ay)-Berechnungseinrichtung aus 1,
3 ein Blockschaltbild, das schematisch eine arctan(Ay/Ax)-Berechnungseinrichtung eines Ausführungsbeispiels 1B der Erfindung zeigt,
4 ein Blockschaltbild, das die arctan(Ay/Ax)-Berechnungseinrichtung aus 3 näher zeigt,
5 ein Blockschaltbild, eines Differenzerfassungsdemodulators gemäß einem Ausführungsbeispiel 2A der Erfindung,
6 ein Blockschaltbild einer Pegel-(oder Verstärkungs)Regelungseinrichtung gemäß einem Ausführungsbeispiel 3A der Erfindung,
7 ein Blockschaltbild einer Pegel-(oder Verstärkungs)Regelungseinrichtung mit einem einfacheren Aufbau gemäß einem Ausführungsbeispiel 3B der Erfindung,
8 ein Blockschaltbild eines Differenzerfassungsdemodulators mit der Möglichkeit einer Fehlerausgabe gemäß einem Ausführungsbeispiel 2B der Erfindung,
9 ein Blockschaltbild einer Schaltung, die mit dem Differenzerfassungsdemodulator 80 aus 8 zu kombinieren ist und diesen mit der Fähigkeit einer Leitungsqualitätsschätzausgabe versieht, gemäß einem Ausführungsbeispiel 2C der Erfindung,
10 ein Blockschaltbild einer Schaltung, die mit dem Differenzerfassungsdemodulator 80 aus 8 zu kombinieren ist und diesen mit einem Kanaldecodierer versieht, gemäß einem Ausführungsbeispiel 2D der Erfindung,
11 ein Blockschaltbild einer Schaltung, die mit dem Differenzerfassungsdemodulator 80 aus 8 zu kombinieren ist und diesen mit einer Frequenzsteuersignalausgabe versieht, gemäß einem Ausführungsbeispiel 2E der Erfindung,
12 ein Blockschaltbild eines Differenzerfassungsdemodulators mit der Möglichkeit einer Frequenzfehlerkorrektur gemäß einem Ausführungsbeispiel 2F der Erfindung,
13 ein Blockschaltbild eines Differenzerfassungsdemodulators in einem ersten Diversity-Aufbau gemäß einem Ausführungsbeispiel 2G der Erfindung,
14 ein Blockschaltbild eines Differenzerfassungsdemodulators in einem zweiten Diversity-Aufbau gemäß einem Ausführungsbeispiel 2H der Erfindung,
15 ein Blockschaltbild eines Ausführungsbeispiels eines Datenempfängers, der durch Kombinieren der Schaltungen der Ausführungsbeispiele 1A, 3B, 2C, 2D und 2F erhalten wird,
16 ein Blockschaltbild eines Differenzerfassungsdemodulators mit einer eingebauten Pegelsteuereinrichtung gemäß einem Ausführungsbeispiel 2I der Erfindung,
17 eine Darstellung zur Beschreibung der Arbeitsweise der Pegelsteuereinrichtung aus 16 und
18 ein Blockschaltbild eines Differenzerfassungsdemodulators mit einer vereinfachten eingebauten Pegelanpassungsschaltung gemäß einem Ausführungsbeispiel 2J der Erfindung.
Ausführliche Beschreibung der bevorzugten Ausführungsbeispiele
Ausführungsbeispiel 1A
1 zeigt eine Schaltung zum Finden einer inversen trigonometrischen Funktion oder eines arctan(Ay/Ax) für Eingangssignale Ax und Ay. Es wird angenommen, dass Ax und Ay die X- und Y-Koordinate eines Punkts (Ax, Ay) in einer kartesischen Ebene darstellen, und dass die Polarkoordinate (1, θ) notiert sind, das heißt, Ax² + Ay² = 1. Dann erhält man: |Ax| – |Ay| ≈ –(4θ/π) + 1 für den ersten Quadranten (4θ/π) – 3 für den zweiten Quadranten –(4θ/π) – 3 für den dritten Quadranten (4θ/π) +1 für den vierten Quadranten (1)
2 zeigt eine Beziehung zwischen |Ax| – |Ay| und arctan(Ay/Ax). Wie es in 2 gezeigt ist, ist die Beziehung im Wesentlichen linear. Somit liefert die Gleichung (1) eine lineare Näherung an |Ax| – |Ay|, und der Fehler zwischen den beiden Seiten der Gleichung (1) beträgt ungefähr 1,8. die Arkustangens-Berechnungseinrichtung aus 1 ist beruhend auf Gleichung (1) realisiert.
Gemäß 1 umfasst die Schaltung 10 Absolutwertberechnungseinrichtungen 11 zur Berechnung der Absolutwerte |Ax| und |Ay| der Elemente Ax und Ay eines Vektors (Ax, Ay), einen Subtrahierer 13 zur Subtraktion der Ausgabe der |Ay|-Berechnungseinrichtung 11 von der Ausgabe der |Ax|-Berechnungseinrichtung 11, eine Quadrantenberechnungseinrichtung 15 zur Entscheidung, in welchem Quadrant der Vektor (Ax, Ay) liegt, anhand der Vorzeichen von Ax und Ay, und eine Umwandlungseinrichtung 17 zur Berechnung des Werts θ (= arctan(Ay, Ax)) auf der Grundlage der Gleichung (1).
Im Betrieb werden Vektorelemente Ax und Ay der |Ax|-Berechnungseinrichtung 11 und der |Ay|-Berechnungseinrichtung 11 zugeführt, die wiederum jeweils Absolutwerte |Ax| und |Ay| ausgeben. Beim Empfangen der Absolutwerte gibt der Subtrahierer 13 die Differenz |Ax|-|Ay| zur Umwandlungseinrichtung 17 aus.
Die Vektorelemente Ax und Ay werden auch der Quadrantenberechnungseinrichtung 15 zugeführt, die anhand der Vorzeichen der Vektorelemente Ax und Ay einen Quadranten bestimmt, in dem der Vektor (Ax, Ay) liegt, um Quadranteninformationen auszugeben.
Dann kann die Umwandlungseinrichtung 17 θ anhand der Differenz |Ax| – |Ay| gemäß den Quadranteninformationen berechnen.
Wird das Ausgangssignal des Subtrahierers 13 mit "Out 13" bezeichnet (nachstehend wird das Ausgangssignal eines Elements NN als Out NN geschrieben), wird 4θ/π für jeden Quadranten wie folgt erhalten, da Out 13 = |Ax| – |Ay| ist: 4θ/π = –Out13 + 1 für den ersten Quadranten Out13 + 3 für den zweiten Quadranten –Out13 – 3 für den dritten Quadranten Out13 – 1 für den vierten Quadranten.
Ist demnach die Quadrantenberechnungseinrichtung 15 zur Ausgabe der Werte 1, 3, –3 und –1 jeweils im Ansprechen auf den ersten bis vierten Quadranten eingerichtet, muss die Umwandlungseinrichtung 17 lediglich Out15 (das Ausgangssignal der Quadrantenberechnungseinrichtung 15) zu –Out13 addieren, wenn der Vektor (Ax, Ay) im ersten oder dritten Quadranten liegt, das heißt, Out15 = 1 oder –3, und zu Out13, wenn der Vektor (Ax, Ay) im zweiten oder vierten Quadranten liegt, das heißt, Out15 = 3 oder –1.
Soll das Ergebnis der Berechnung durch die Umwandlungseinrichtung 15 allerdings für eine Differenzerfassung verwendet werden, ist es für einen folgenden Vorgang besser, das Ausgangssignal in der Form eines Produkts mit einer Potenz von 2 auszubilden, anstelle das Ausgangssignal θ in Radian zu bilden, indem (4θ/π) mit π/4 multipliziert wird. Eine Multiplikation mit einer Potenz von 2 wird lediglich durch eine Bitverschiebung ohne das Erfordernis einer Hardware für eine Multiplikation erzielt.
Wie vorstehend beschrieben berechnet die erfindungsgemäße Schaltung 10 einen Arkustangens ohne das Erfordernis einer komplizierten Schaltung, wie eines Multiplizierer oder einer Umwandlungstabelle, wodurch eine Verringerung der Größe der Schaltung 10 ermöglicht wird. Daher trägt die Anwendung der Schaltung 10 in einem System, wie einem Empfänger, zu einer Verringerung der Größe und des Energieverbrauchs des Systems bei.
Ausführungsbeispiel 1B
3 zeigt ein schematisches Blockschaltbild einer arctan(Ay/Ax)-Berechnungseinrichtung 30 des Ausführungsbeispiels 1B der Erfindung. Die Arkustangens-Berechnungseinrichtung 30 beruht auf der Tatsache, dass Gleichung (1) wie folgt geschrieben werden kann: |Ax| – |Ay| ≈ –(4θ/π) + 1: der erste Quadrant –(4θ/π) – 3: der dritte Quadrant Ay + Ax ≈ –(4θ/π) + 3: der zweite Quadrant (4θ/π) + 1: der vierte Quadrant (2)
Die Genauigkeit dieser Näherung ist natürlich die gleiche wie die in Gleichung (1).
Gemäß 3 umfasst die Arctan(Ay/Ax)-Berechnungseinrichtung 30 eine Quadrantenberechnungseinrichtung 35 zur Erzeugung eines ersten und eines zweiten Steuersignals und von Steuerdaten im Ansprechen auf Vorzeichenbits von Eingangssignalen Ax und Ay, eine erste Vorzeichenbestimmungseinrichtung 31 zum Invertieren des Vorzeichens des Eingangssignals Ax im Ansprechen auf das erste Steuersignal, einen Addierer 32 zum Addieren des Ausgangssignals der ersten Vorzeichenbestimmungseinrichtung 31 zum dem Eingangssignal Ay, eine zweite Vorzeichenbestimmungseinrichtung 33 zum Invertieren des Ausgangssignals des Addierers 32 im Ansprechen auf das zweite Steuersignal und eine Umwandlungseinrichtung 37 zur Berechnung von θ (= Arctan(Ay/Ax)) auf der Grundlage der Gleichung (2) durch Verwendung des Ausgangssignals der zweiten Vorzeichenbestimmungseinrichtung 33 und der Steuerdaten von der Quadrantenberechnungseinrichtung 35.
Das erste Steuersignal ist so beschaffen, dass es logisch (1) ist, wenn die Vorzeichenbits von Ax und Ay zueinander identisch sind, und ansonsten "0" ist. Das zweite Steuersignal ist das Vorzeichenbit von Ax.
Wie es aus der vorstehenden Beschreibung ersichtlich ist, resultieren die Ausgangssignale des Addierers 32 und der Vorzeichenbestimmungseinrichtung 33, Out32 und Out33 jeweils in Tabelle 1.
Tabelle 1
Gemäß Gleichung (2) ist das Ausgangssignal der Vorzeichenbestimmungseinrichtung 33, Out33, gleich einem entsprechendem Wert in der Spalte "Out33=" der vorstehenden Tabelle. Ist demnach die Quadrantenberechnungseinrichtung 36 jeweils zur Ausgabe der Werte 1, 3, –3 und –1 im Ansprechen auf den ersten bis vierten Quadranten eingerichtet, muss die Umwandlungseinrichtung 37 lediglich den Wert von der Quadrantenberechnungseinrichtung 35 zu Out33 addieren, um 4θ/π zu erhalten.
4 zeigt ein Blockschaltbild einer tatsächlichen Arctan(Ay/Ax)-Berechnungseinrichtung des Ausführungsbeispiels 1B. In den 3 und 4 sind die gleichen Elemente mit den gleichen Bezugszeichen bezeichnet. Eine Kombination der Elemente 31 und 32 aus 3 wird durch Elemente 41 und 42 realisiert, und eine Kombination der Elemente 33 und 37 wird durch Elemente 43 und 47 in 4 realisiert.
Eine Quadrantenberechnungseinrichtung 35 umfasst ein Exklusiv-Oder-(XOR)-Gatter 44 für eine XOR-Verknüpfung der Vorzeichenbits (MSB: höchstwertige Bits) der Eingangssignale Ax und Ay, einen Invertierer 45 zum Invertieren des Ausgangssignals des XOR-Gatters 44, eine Ausgangsleitung 46, die mit der Vorzeichenbitleitung für Ax verbunden ist, um das vorstehend beschriebene zweite Steuersignal zuzuführen, und die Quadrantenberechnungseinrichtung 15 zum Zuführen der Werte 1, 3, –3 und –1 jeweils für den ersten bis vierten Quadranten, was mit 1 identisch ist.
Die Arkustangens-Berechnungseinrichtung 30 umfasst ferner eine XOR-Schaltung 41 zum unveränderten Zuführen von Ax, wenn Out45 = 0 ist, und zum Zuführen des Komplements von Ax, wenn Out45 = 1 ist, einen Addierer 42 zum Addieren des Ausgangssignals der XOR-Schaltung 41, des Eingangssignals Ay und des Ausgangssignals des Invertierers 45 (als Übertrag), eine XOR-Schaltung 43 zum unveränderten Zuführen des Ausgangssignals des Addierers 42, wenn das MSB (höchstwertige Bit) von Ax 0 ist, und Zuführen des Komplements des Ausgangssignals des Addierers 42, wenn das MSB von Ax 1 ist, und einen Addierer 47 zum Addieren des Ausgangssignals der XOR-Schaltung 43, des Ausgangssignals der Quadrantenberechnungseinrichtung 15 und des MSB von Ax (als Übertragsbit).
In 4 bezeichnen die dicken Linien jeweils ein Signal, das eine Vielzahl von Bits umfasst, und jede dünne Linie bezeichnet eine Einzelbitleitung.
Im Betrieb ist Out45 = 0, wenn das MSB von Ax = dem MSB von Ay ist, und ansonsten 1.
Da der Eingang A des Addierers 42 (der nachstehend als "In42A" bezeichnet wird) gleiche Out41 ist, Out41 = Ax für Out45 = 0, Out41 = Ax für Out45 = 1, In24C = Out45 und In24B = Ay, wird das Ausgangssignal des Addierers 42, das heißt, A + C + B wie folgt geschrieben Ax + 0 + Ay = Ax + Ay wenn Out45 = 0 Ax + 1 + Ay = – Ax + Ay wenn Out45 = 1.
Auf die gleiche Weise liefert die Summe der XOR-Schaltung 43 und des Vorzeichenbits (MSB) des Eingangssignals Ax, das heißt, (A + C) im Addierer 47 die in Spalte "Out33" der Tabelle 1 gezeigten Werte. Da die Quadrantenberechnungseinrichtung 15 im Ansprechen auf den ersten bis vierten Quadranten jeweils die Werte 1, 3, –3 und –1 liefert, liefert der Addierer 47 4θ/π, wie es aus der Spalte "Out33 =" der Tabelle 1 ersichtlich ist.
Ausführungsbeispiel 2A
5 zeigt ein Blockschaltbild eines Differenzerfassungsdemodulators, der eine Arkustangens-Berechnungseinrichtung 30 (oder 10) enthält, gemäß dem Ausführungsbeispiel 2A der Erfindung. Gemäß 5 umfasst der Differenzerfassungsdemodulator 50 eine Phasenerfassungseinrichtung oder Arctan(Ay/Ax)-Berechnungseinrichtung 10 oder 30 zur Erfassung einer Polarkoordinate θ des Vektors (Ax, Ay), wobei Ax und Ay als Eingangssignale gegeben sind, ein Verzögerungselement 52 zur Verzögerung der Ausgabe der Phasenerfassungseinrichtung 51 um eine Zeitdauer eines Symbols, einen Subtrahierer (B-A) 52 zur Berechnung einer Differenz zwischen zwei angrenzenden Ausgaben der Phasenerfassungseinrichtung 30 (nachstehend wird die Schaltung 30 angenommen, da die Struktur aus 3 einfacher als die in 1 ist), und eine Entscheidungsschaltung 53 zur Decodierung der Ausgabe des Subtrahierers 52.
Die Phasenerfassungseinrichtung 30 hat die in 3 oder 4 gezeigte Struktur und berechnet 4θ/π. Stellt die Erfassungseinrichtung 30 4θ/π in 8 Bits bereit, bedeutet dies, dass die Polarkoordinate oder Phase mit der Auflösung von 360/256 Grad ausgedrückt wird. Die Verzögerungsschaltung 51 verzögert die Phase 4θ/π um eine Zeitdauer eines Symbols. Der Subtrahierer 52 führt eine Differenzerfassung durch Subtrahieren des Ausgangssignals der Verzögerung 51 von dem Ausgangssignal der Phasenerfassungseinrichtung 30 durch. Eine Vernachlässigung des Übertragsbits bei der Subtraktion hat den Effekt einer Operation von mod 2π.
Die Entscheidungsschaltung 53 gibt die zwei höheren Bits jedes Ausgangssignals des Subtrahierers 52 als decodierte Daten 54 aus.
Bei den Ausführungsbeispielen 1A, 1B und 2A wurde angenommen, dass Ax² + Ay² = 1 ist. Nachstehend wird eine Pegelregelungseinrichtung beschrieben, die den Absolutwert eines Vektors steuert, dessen Elemente als Eingangssignale gegeben sind, damit er 1 wird, sodass die pegel-geregelten Ausgangssignale Ax und Ay der Pegelregelungseinrichtung in der nachfolgenden Schaltung unverändert verarbeitet werden können.
6 zeigt ein Blockschaltbild einer Pegel-(oder Verstärkungs-)Regelungseinrichtung gemäß dem Ausführungsbeispiel 3A der Erfindung. Gemäß 6 umfasst die Pegelregelungseinrichtung 60 einen Verstärker 61 mit variabler Verstärkung zur Bereitstellung eines pegelgeregelten Ausgangssignals im Ansprechen auf eine über einen Regelungsanschluss des Verstärkers zugeführte Regelungsspannung, eine Orthogonalerfassungseinrichtung 62 zur Auflösung des Ausgangssignals mit geregeltem Pegel in Elemente Ax und Ay, A/D-Wandler 631 und 632 jeweils zur Rbtastung der Elemente Ax und Ay und Bereitstellung entsprechender digitaler Werte, Absolutwertberechnungseinrichtungen (CALCU.) 641 und 642 jeweils zur Berechnung des Absolutwerts des eingegebenen digitalen Werts, einen Bezugswertgenerator (RVG) 65 zur Erzeugung eines zur Erfassung der Größe eines Vektors verwendeten Bezugswerts, dessen Elemente als die Rbsolutwerte von den Absolutwertberechnungseinrichtungen 641 und 642 definiert sind, Subtrahierer (A-B) 661 und 662 zum Subtrahieren des Ausgangssignals von RVG 65 jeweils von den Ausgangssignalen der Absolutwertberechnungseinrichtungen 641 und 642, einen Schalter 67 zur Verbindung eines von dessen drei Eingangsanschlüsse mit dessen Ausgangsanschluss, wobei zwei der drei Eingangsanschlüsse mit den Ausgängen des Subtrahierers 661 und 662 verbunden sind, ein Schieberegister 68 zur vorübergehenden Speicherung von Vorzeichenbits der Ausgangsdaten vom Schalter 67, wobei der Ausgang des Registers 68 mit dem anderen der Eingabeanschlüsse des Schalters 67 verbunden ist, ein Tiefpassfilter (LPF) 69 zum Glätten der Ausgangsspannung des Schieberegister 68, einen Bezugsspannungsgenerator 71 zur Erzeugung einer Bezugsspannung, einen Subtrahierer (A-B) 72 zum Subtrahieren der Bezugsspannung vom Ausgangssignal des LPF 69 und einen Regelungsspannungsgenerator 67 zur Erzeugung einer Regelungsspannung zur Verwendung bei der Verstärkungsregelung des AMP 61 mit variabler Verstärkung, um die Ausgangsspannung des Subtrahierers 72 auf Null einzustellen.
Im Betrieb wird die Verstärkung des Verstärkers 61 mit variabler Verstärkung derart geregelt, dass die durch die Ausgangssignale Ax und Ay der Orthogonalerfassungseinrichtung 62 definierte Vektorgröße 1 wird.
Insbesondere wird das Ausgangssignal des Verstärkers 61 mit variabler Verstärkung durch die Orthogonalerfassungseinrichtung 62 in Elemente Ax und Ay aufgelöst, die durch die A/D-Wandler 631 und 632 in entsprechende digitale Werte abgetastet werden, die wiederum jeweils in den Absolutwertberechnungseinrichtungen 641 und 642 berechnete Absolutwerte haben.
Unter der Annahme, dass die Größe des Vektors (Ax, Ay) 1 ist, ist Ax = cosθ und Ay = sinθ. Da Ax = Ay = 2^–1/2 für θ = π/4 ist, wird angenommen, dass der RVG 65 einen Bezugswert von 2^–1/2 erzeugt. Jeder Subtrahierer 641 und 642 subtrahiert den Bezugswert 2^–1/2 vom Absolutwert von der Berechnungseinrichtung 641, 642. Die Wahrscheinlichkeit, dass das Ergebnis der Subtraktion positiv, als auch die Wahrscheinlichkeit, dass das Ergebnis negativ ist, sind 0,5 ungeachtet des Werts von θ, solange Ax² + Ay² = 1 gilt. Ist Ax² + Ay² > 1, wird die Wahrscheinlichkeit eines positiven Ergebnisses höher, während dann, wenn Ax² + Ay² < 1 ist, die Wahrscheinlichkeit eines negativen Ergebnisses höher wird.
Werden demnach Vorzeichenbits der Ausgangssignale der Subtrahierer 661 und 662 (0 im Fall positiv und 1 im Fall negativ) alternierend im Schieberegister 68 durch Umschalten des Schalters 67 bei jeder Subtraktionsoperation des Schalters 67 durch die Subtrahierer 661 und 662 gespeichert, ist die Anzahl der Einsen und Nullen im Schieberegister 68 gleich, wenn die Vektorgröße 1 ist. Die Nullen überschreiten die Einsen, wenn die Vektorgröße größer als 1 ist, und die Einsen übersteigen die Nullen im andern Fall. Wird das Eingangssignal nicht länger zugeführt, zirkulieren die aktuellen Daten im Schieberegister 38, indem der Schalter 67 zur Ausgabe des Ausgangssignals des Schieberegisters 68 veranlasst wird, oder das Schieberegister 68 derart rückgesetzt wird, dass es die gleiche Anzahl von Nullen und Einsen speichert.
Es wird angenommen, dass das Schieberegister 68 die Ausgangsspannung auf 5 Volt für ein Vorzeichenbit 1 und 0 Volt für ein Vorzeichenbit 0 einstellt. Dann liegt die Ausgangsspannung, die von LPF 69 erhalten wird, das die Ausgangsspannung des Schieberegisters 68 mittelt, bei ungefähr 2,5 Volt, wenn die Vektorgröße 1 ist, bei weniger als 2,5 Volt, wenn die Vektorgröße größer als 1 ist, und bei mehr als 2,5 Volt, wenn die Vektorgröße kleiner als 1 ist.
Der Subtrahierer 72 gibt die Differenz aus, die durch Subtrahieren der Bezugsspannung von beispielsweise 2,5 Volt (bei diesem Beispiel) von der Ausgangsspannung des LPF 69 erhalten wird, die für einen Vektor größer als 1 negativ und für einen Vektor kleiner 1 positiv ist.
Der Regelungsspannungsgenerator 73 gibt eine Regelungsspannung aus, um zu bewirken, dass die Ausgangsspannung des Subtrahierers 72 0 Volt wird.
Wie vorstehend beschrieben kann der Pegelregler 60 ein Ergebnis der Entscheidung über die Vektorgröße in eine Spannung ohne das Erfordernis eines D/A-Wandlers umwandeln, was eine Verringerung der Größe und des Stromverbrauchs der Schaltung ermöglicht.
7 zeigt ein Blockschaltbild eines Pegel-(oder Verstärkungs-)Reglers mit einfacherem Aufbau.
Der Pegelregler 70 aus 7 ist mit dem Pegelregler 60 in 6 abgesehen davon identisch, dass ein A/D-Wandler 63, der mit den Umwandlungseinrichtungen 631 und 632 in 6 identisch ist, vor einer "digitalen" orthogonalen Erfassungseinrichtung 74 platziert wurde, und ein A/D-Wandler in 7 entfernt ist. Insbesondere wird dem Verstärker 61 mit variabler Verstärkung ein Eingangssignal zugeführt, wobei der Ausgang des Verstärkers 61 mit dem Eingang des A/D-Wandlers 63 verbunden ist, dessen Ausgang mit der Orthogonalerfassungseinrichtung 62 verbunden ist, deren Ausgänge Ax und Ay jeweils mit den Absolutwertberechnungseinrichtungen 641 und 642 verbunden sind. Der übrige Teil des Pegelreglers 70 ist mit dem in 6 identisch.
Da die Elemente mit den gleichen Bezugszeichen untereinander in den 6 und 7 identisch sind, wird auf die Beschreibung dieser Elemente verzichtet.
Im Betrieb wird ein Signal, dessen Pegel durch den Verstärker 61 mit variabler Verstärkung angepasst wurde, durch den A/D-Wandler 63 in ein digitales Signal abgetastet. Das Pegel-geregelte digitale Signal wird durch die digitale Orthogonalerfassungseinrichtung 74 in Vektorelemente Ax und Ay aufgelöst. Da die Orthogonalerfassung digital bewirkt wird, haben die Elemente Ax und Ay keine Fehler, die ansonsten in die orthogonale Erfassung miteinbezogen werden würden.
Gemäß diesem Ausführungsbeispiel werden aus einem orthogonal modulierten Signal die normalisierten Komponenten Ax und Ay und deren Absolutwerte |Ax| und |Ay| erhalten.
Ausführungsbeispiel 2B
8 zeigt ein Blockschaltbild eines Differenzerfassungsdemodulators mit der Fähigkeit einer Fehlerausgabe gemäß dem Ausführungsbeispiel 2B der Erfindung. Der Differenzerfassungsdemodulator 80 ist mit dem mit 50 in 5 bezeichneten identisch, abgesehen davon, dass der Erstgenannte ferner mit einem Subtrahierer 64 versehen ist, dessen Subtraktionseingangsanschluss 84B mit dem Eingabeanschluss der Entscheidungsschaltung 53 verbunden ist, ein Subtraktionseingangsanschluss des Subtrahierers 84 mit dem Ausgang der Entscheidungsschaltung 53 verbunden ist, und der Subtrahierer 84 ein Entscheidungsfehlerausgangssignal 85 liefert.
Im Betrieb subtrahiert der Subtrahierer 84 demodulierte Daten 54 von der erfassten Differenz, die in die Entscheidungsschaltung 53 einzugeben sind, um das Entscheidungsfehlerausgangssignal 85 bereitzustellen.
Der Entscheidungsfehler kann für eine Leitungsqualitätsschätzung, Wahrscheinlichkeitsberechnung, die für eine Fehlerkorrektur einer Soft-Entscheidung erforderlich ist, Frequenzfehlerkompensation, Diversity, und so weiter zur Verbesserung der Empfangsqualität und der Genauigkeit der Informationen, die für die Systemverwaltung erforderlich sind, verwendet werden.
Ausführungsbeispiel 2C
9 zeigt ein Blockschaltbild einer Schaltung gemäß dem Ausführungsbeispiel 2C der Erfindung, die mit dem Differenzerfassungsdemodulator 80 aus 8 zu kombinieren ist und diesen mit der Möglichkeit einer Leitungsqualitätsschätzausgabe versieht.
Gemäß 9 umfasst die Schaltung 90 eine Absolutwertberechnungseinrichtung 91 zur Berechnung des Absolutwerts eines Entscheidungsfehlerausgangssignals vom Subtrahierer 84 in 8, einen Addierer 92 zum Integrieren von Absolutwerten der Entscheidungsfehler für jeden Zeitschlitz, und eine Umwandlungstabelle zur Umwandlung der integrierten Absolutwerte in eine Leitungsqualitätsschätzung.
Im Betrieb wird der Absolutwert des vom Subtrahierer 84 in 8 ausgegebenen Entscheidungsfehlers im Element 91 berechnet. Die berechneten Absolutwerte für jeden Zeitschlitz werden durch den Addierer 92 zum Erhalten eines integrierten Werts für den Schlitz integriert. Jeder integrierte Wert wird durch die Umwandlungstabelle 93 in einem Leitungsqualitätsschätzwert umgewandelt.
Gemäß diesem Ausführungsbeispiel werden die Leitungsqualitätsschätzwerte, die beispielsweise für ein Handover-Kriterium verwendet werden, und dementsprechend präzise berechnet werden müssen, mit hoher Genauigkeit ohne Verwendung einer komplizierten Schaltung erhalten.
Ausführungsbeispiel 2D
10 zeigt ein Blockschaltbild einer Schaltung gemäß dem Ausführungsbeispiel 3D der Erfindung, die mit dem Differenzerfassungsdemodulator 80 in 8 zu kombinieren ist, und diesen mit einem Kanaldecodierer zum Erhalten decodierter Daten über eine Soft-Entscheidung versieht.
Gemäß 10 umfasst die Schaltung 100 eine Absolutwertberechnungseinrichtung 91 zur Berechnung des Absolutwerts 102 eines Entscheidungsfehlerausgangssignals vom Subtrahierer 84 in 8 und einen Kanaldecodierer 101, dessen erster Eingang mit dem Ausgang der Entscheidungsschaltung 53 in 8 verbunden ist, und dessen zweiter Eingang mit dem Ausgang 102 der Berechnungseinrichtung 91 verbunden ist, um decodierte Daten über eine Soft-Entscheidung unter Verwendung des Ausgangssignals 102 der Berechnungseinrichtung 91 als Phasenwahrscheinlichkeit zuzuführen. Die Phasenwahrscheinlichkeit ist ein Wert, der die Wahrscheinlichkeit des Ausgangssignals der Entscheidungsschaltung 53 angibt. Dementsprechend gilt, dass je kleiner die Phasenwahrscheinlichkeit ist, desto wahrscheinlicher das Ausgangssignal der Entscheidungsschaltung 53 ist.
Der Kanaldecodierer 101 führt die Decodierung über die Soft-Entscheidung unter Verwendung der Phasenwahrscheinlichkeit durch. Dies führt zu einem decodierten Ausgangssignal mit einer besseren Fehlereigenschaft verglichen mit dem Fall der Verwendung lediglich der decodierten Daten 54 oder des Ausgangssignals der Entscheidungsschaltung 53.
Ausführungsbeispiel 2E
11 zeigt ein Blockschaltbild einer Schaltung gemäß dem Ausführungsbeispiel 2E der Erfindung, die mit dem Differenzerfassungsdemodulator 80 in 8 zu kombinieren ist und diesen mit einer Frequenzregelungssignalausgabe versieht.
Gemäß 11 umfasst die Schaltung 110 eine Durchschnittswertberechnungseinrichtung 111 zur Berechnung eines Durchschnittswerts von Entscheidungsfehlern, die vom Subtrahierer 84 in 8 ausgegeben werden, und einen Frequenzsteuersignalgenerator 112 zur Erzeugung eines Frequenzsteuerwerts im Ansprechen auf den Durchschnittswert.
Im Betrieb werden die vom Subtrahierer 84 ausgegebenen Entscheidungsfehler oder Phasenfehler durch die Durchschnittswertberechnungseinrichtung 111 in einen Durchschnittsphasenfehler Bemittelt. Da die Phasenfehler zu der positiven Seite verschoben sind, wenn die Frequenz einen positiven Fehler hat, und zu der negativen Seite verschoben sind, wenn die Frequenz einen negativen Fehler hat, nimmt der Durchschnittsphasenfehler einen positiven Wert an, wenn die Frequenz einen positiven Fehler hat, und nimmt ansonsten einen negativen Wert an. Da der Durchschnittsphasenfehler proportional zum Frequenzfehler ist, wird der Frequenzfehler beseitigt, indem der Durchschnittsphasenfehler auf 0 gebracht wird.
Der Frequenzregelungssignalgenerator 112 erzeugt einen Frequenzregelungswert, um den Durchschnittsphasenfehler auf 0 zu bringen. Der Frequenzregelungswert wird einem Funkabschnitt, einer Orthogonalerfassungseinrichtung und so weiter zugeführt, und zur Beseitigung des Frequenzfehlers verwendet.
Ausführungsbeispiel 2F
12 zeigt ein Blockschaltbild eines Differenzerfassungsdemodulators mit der Möglichkeit einer Frequenzfehlerkorrektur gemäß dem Ausführungsbeispiel 2F der Erfindung.
Der Differenzerfassungsdemodulator 120 in 12 ist mit dem Demodulator 50 in 5 identisch, abgesehen davon, dass der Erstgenannte ferner mit einer Frequenzfehlerkorrekturschaltung versehen. Gemäß 12 ist der Differenzerfassungsdemodulator 120 ferner mit einem Frequenzkorrektursubtrahierer 121, dessen Eingangsanschluss B mit dem Ausgang des Subtrahierers 52 verbunden ist, und dessen Ausgangsanschluss mit dem Ausgang der Entscheidungsschaltung 53 verbunden ist, einem Subtrahierer 84, dessen Eingangsanschluss A mit dem Ausgang der Entscheidungsschaltung 53 verbunden ist, und dessen Eingangsanschluss B auch mit dem Ausgang des Subtrahierers 52 verbunden ist, und einer Durchschnittswertberechnungseinrichtung 111 versehen, deren Ausgang mit einem Eingang A des Frequenzkorrektursubtrahierers 121 verbunden ist.
Beim Vorgang der Frequenzfehlerkorrektur wird von der Phasendifferenz 122 vom Subtrahierer 52 ein von der Durchschnittswertberechnungseinrichtung 111 zugeführter Durchschnittsphasenfehler 125 subtrahiert, wobei der Frequenzfehler der Phasendifferenz im Frequenzkorrektursubtrahierer 121 entfernt wird.
Die Entscheidungsschaltung 53 gibt decodierte Daten auf der Grundlage der zwei höheren Bits der fehlerkorrigierten Phasendifferenz vom Frequenzkorrektursubtrahierer 121 aus.
Von der Phasendifferenz 122 vom Subtrahierer 52 werden die decodierten Daten 123 von der Entscheidungsschaltung 53 im Subtrahierer 84 subtrahiert, der eine Differenz 124 ausgibt. Die Durchschnittswertberechnungseinrichtung 111 mittelt die Differenzen 124 und führt sie dem Eingang A des Subtrahierers 121 zu. Der Durchschnittswert 125 der Differenzen 124 nimmt wiederum einen positiven Wert für einen positiven Frequenzfehler und einen negativen Wert für einen negativen Frequenzfehler an. Da der Durchschnittswert 125 proportional zum Frequenzfehler 124 ist, bewirkt die Subtraktion des Durchschnittsphasenfehlers 125 von der Phasendifferenz 122 im Frequenzkorrektursubtrahierer 121, dass der Frequenzfehler beseitigt wird.
Gemäß diesem Ausführungsbeispiel wird ein Frequenzfehler aus den decodierten Daten beseitigt, was eine Verbesserung der Fehlerrate ermöglicht. Dies wird ohne Verwendung eines Frequenzregelungssignalgenerators lediglich durch Hinzufügen eines Frequenzkorrektursubtrahierers und einer Absolutwertberechnungseinrichtung bewirkt, und beseitigt das Erfordernis der Bereitstellung eines Hochfrequenzabschnitts mit einer Frequenzfehlerkorrekturfunktion.
Ausführungsbeispiel 2G
13 zeigt ein Blockschaltbild eines Differenzerfassungsdemodulators (oder einer Differenzerfassungseinrichtung) in einem ersten Diversity-Aufbau gemäß Ausführungsbeispiel 2G der Erfindung. Gemäß 13 umfasst die Differenzerfassungseinrichtung 130 zwei Zweige 1 und 2 oder Differenzerfassungseinrichtungen 131-1 und 131-2 jeweils zum Bewirken einer Differenzerfassung von Eingangssignalen Axi und Ayi für den Zweig i (i = 1, 2) und Zuführen demodulierter Daten und Phasenwahrscheinlichkeitsdaten und eine Auswahleinrichtung 132 zum Auswählen von Daten aus den demodulierten Daten von den zwei Zweigen oder Erfassungseinrichtungen 131 auf der Grundlage der Phasenwahrscheinlichkeitsdaten von den zwei Erfassungseinrichtungen 131.
Jede Differenzerfassungseinrichtung 131-1 und 131-2 umfasst eine Differenzerfassungseinrichtung 80 in (in 8 gezeigt), die demodulierte Daten Über die Leitung ausgibt, die durch ein eingekreistes A bezeichnet wird, und Phasenfehler über die Leitung ausgibt, die durch ein eingekreistes B bezeichnet wird, und eine Absolutwertberechnungseinrichtung 91 (gezeigt in 9) zur Berechnung des Durchschnitts von Phasenfehlern und zum Zuführen des Durchschnittswerts als Phasenwahrscheinlichkeit.
Die Phasenwahrscheinlichkeit gibt die Wahrscheinlichkeit entsprechender demodulierter Daten an und zeigt einen kleineren Wert für wahrscheinlichere demodulierte Daten. Aus diesem Grund wählt die Auswahleinrichtung 132 auf der Grundlage eines Vergleichs zwischen den Phasenwahrscheinlichkeiten beider Zweige die demodulierten Daten des Zweigs i, dessen Phasenwahrscheinlichkeit kleiner ist, aus und gibt sie aus. Ist beispielsweise die Phasenwahrscheinlichkeit des Zweigs 1 geringer als die des Zweiges 2, wählt die Auswahleinrichtung 132 die demodulierten Daten des Zweiges 1 oder der Differenzerfassungseinrichtung 132-1 aus und gibt sie aus.
Auf diese Weise wird eine Symbol-Umschaltdiversität realisiert, was eine Steigerung der Empfangsqualität ermöglicht.
Ausführungsbeispiel 2H
14 zeigt ein Blockschaltbild eines Differenzerfassungsdemodulators (oder einer Differenzerfassungseinrichtung) in einem zweiten Diversity-Aufbau gemäß Ausführungsbeispiel 2H der Erfindung. Die Differenzerfassungseinrichtung 140 in 14 ist mit der in 13 identisch, abgesehen davon, dass ein Puffer 143 zur vorübergehenden Speicherung demodulierter Daten entlang der Leitung eingefügt wurde, die durch das eingekreiste Bezugszeichen A bezeichnet ist. Nach der Absolutwertberechnungseinrichtung 91 wurde ein Integrierer 145 zum Integrieren oder Akkumulieren von Absolutwerten vom Element 91 in jedem Zweig oder jeder Differenzerfassungseinrichtung 141-i in 14 eingefügt.
Im Betrieb werden in jedem Zweig oder jeder Differenzerfassungseinrichtung 141-i von einer Absolutwertberechnungseinrichtung 91 ausgebebene Phasenwahrscheinlichkeitsdaten für jeden vorbestimmten Zeitabschnitt in eine summierte Phasenwahrscheinlichkeit 146-i durch einen Integrierer 145 akkumuliert, und werden dann zur Auswahleinrichtung 142 ausgegebenen, während aus einer Differenzerfassungseinrichtung 18 ausgegebene demodulierte Daten in einem Puffer 143 während des gleichen vorbestimmten Zeitabschnitts gespeichert werden, und dann zur Auswahleinrichtung 142 ausgegebenen werden.
Die während eines vorbestimmten Zeitabschnitts akkumulierte Summenphasenwahrscheinlichkeit gibt die Wahrscheinlichkeit demodulierter Daten an, die im Puffer 143 während des gleichen vorbestimmten Zeitabschnitts gespeichert werden, und zeigt einen kleineren Wert für wahrscheinlichere demodulierte Daten. Aus diesem Grund wählt die Auswahleinrichtung 132 auf der Grundlage eines Vergleichs zwischen den summierten Phasenwahrscheinlichkeiten beider Zweige die demodulierten Daten des Zweiges i, dessen Summenphasenwahrscheinlichkeit geringer ist, aus und gibt sie aus.
Da die Diversität unter Verwendung einer Summenphasenwahrscheinlichkeit als Kriterium erreicht wird, ist dieses Ausführungsbeispiel effektiver als das in 13, insbesondere dann, wenn sich der Zustand der Leitung langsam ändert.
Auf diese Weise wird eine Symbol-Umschaltdiversität realisiert, was eine Steigerung der Empfangsqualität ermöglicht.
15 zeigt ein Blockschaltbild eines Datenempfängers, der durch Kombinieren der Schaltungen aus 1, 7, 9, 10 und 12 erhalten wird.
Diese Kombination erlaubt eine weitere Verringerung der Anzahl an Komponenten.
Gemäß 15 umfasst der Datenempfänger den Pegelregler aus 7 zur Bereitstellung normalisierter Komponenten Ax und Ay und von Absolutwerten |Ax| und |Ay| eines orthogonal modulierten Eingangssignals, einen Subtrahierer 13 und eine Quadrantenberechnungseinrichtung 15 und eine Umwandlungseinrichtung 17. Der Subtrahierer 13, die Quadrantenberechnungseinrichtung 15 und die Umwandlungseinrichtung 17 können Arctan(Ay/Ax) unter Verwendung von Ax, Ax, |Ax| und |Ay| berechnen. Somit bildet diese Kombination die Arkustangens-Berechnungseinrichtung 10 aus 1.
Der Datenempfänger umfasst ferner ein Verzögerungselement 51, Subtrahierer 52, 84 und 121, eine Entscheidungsschaltung 53 und eine Durchschnittswertberechnungseinrichtung 111, die den Differenzerfassungsdemodulator 120 aus 12 bilden. Der Datenempfänger umfasst ferner eine Absolutwertberechnungseinrichtung 91, einen Subtrahierer 92, eine Umwandlung zur Speicherung von Leitungsqualitätswerten, die die Schaltung 90 in 9 bilden. Des Weiteren umfasst der Datenempfänger einen Kanaldecodierer, der das Ausgangssignal der Absolutwertberechnungseinrichtung 91 verwendet, das der Schaltung 100 in 10 entspricht.
Im Betrieb wird ein orthogonal moduliertes Eingangssignal derart angepasst, dass die Ax- und Ay-Komponente Ax² + Ay² = 1 erfüllt, und es wird eine Polarkoordinate äquivalent zu 4θ/π in der mit 10 bezeichneten Schaltung berechnet. Die Differenz des Polarkoordinateäquivalents wird berechnet, wobei ein Frequenzfehler in der Differenzerfassungsschaltung 120 korrigiert wird, um frequenzkorrigierte decodierte Daten von der Entscheidungsschaltung 53 und einen Phasenfehler von dem Subtrahierer 84 zu erhalten. Die decodierten Daten werden in der Schaltung 100 einer Soft-Entscheidung unterzogen, und endgültige decodierte Daten werden aus dem Kanaldecodierer 101 ausgegeben, wobei der Phasenfehler durch die Schaltung 90 in einen Leitungsqualitätsschätzwert umgewandelt wird, der aus der Umwandlungstabelle 93 ausgegeben wird.
Der Leitungsqualitätsschätzwert kann als Kriterium für einen Handover-Vorgang verwendet werden. Des Weiteren können aus der Absolutwertberechnungseinrichtung 91 ausgegebene Phasenwahrscheinlichkeitsdaten und eine aus dem Addierer 92 ausgegebene Summe zum Realisieren einer Symbol-Umschaltdiversität wie in den Ausführungsbeispielen 2G (13) und 2H (14) verwendet werden.
Wie es aus der vorstehenden Beschreibung ersichtlich ist, umfasst der Datenempfänger folgende Merkmale:

(1) automatisch Pegelregelung des Eingangssignals,
(2) Frequenzfehlerbeseitigung,
(3) verbesserte Fehlerrate über eine Soft-Entscheidungsfehlerkorrektur durch einen Kanaldecodierer und
(4) eine Leitungsqualitätsschätzung hoher Genauigkeit.

16 zeigt ein Blockschaltbild eines Differenzerfassungsdemodulators mit eingebautem Pegelregler. Der Pegelregler empfängt derartige Eingangssignale Ax und Ay, dass Ax² + Ay² = Z (Z ≠ 1), und berechnet 4θ/π.
Unter der Annahme, dass θ = arctan(Ay/Ax) ist, erhält man anhand Gleichung (1): (|Ax| – |Ay|)/Z ≈ –(4θ/π) + 1: der erste Quadrant (4θ/π) – 3: der zweite Quadrant –(4θ/π) – 3: der dritte Quadrant (4θ/π) + 1: der vierte Quadrant. (3) der Fehler zwischen den zwei Seiten der Gleichung (1) liegt bei höchstens 1,8. Der Wert Z kann wie folgt geschrieben werden: Z ≈ MAX(|Ax|, |Ay|) + MIN(|Ax|, |Ay|) × (21/2 – 1) (4) MAX(|Ax|, |Ay|) + MIN(|Ax|, |Ay|) × 0,375 (5)
17 zeigt die Differenz zwischen den Fällen, wenn Z durch die Gleichung (4) und (5) genähert wird. Ist Z in einer digitalen Schaltung zu berechnen, ist die Verwendung der Gleichung (5) besser, da 0,375 = 2^–2 + 2^–3 ist, das heißt, 0,375 kann durch eine Bitverschiebung anstelle einer Multiplikation mit 0,375 berechnet werden. Daher ist der Differenzerfassungsdemodulator 160 auf der Grundlage der Gleichungen (3) und (5) aufgebaut.
Gemäß 16 umfasst der Differenzerfassungsdemodulator 160 Absolutwertberechnungseinrichtungen 11-1 und 11-2 zur Berechnung von Absolutwerten von Eingangsvektorelementen Ax und Ay, einen Arkustangens-Berechnungssubtrahierer 13 zur Berechnung des Werts von |Ax| – |Ay|, eine Quadrantenberechnungseinrichtung 169 zum Zuführen erster und zweiter Quadranteninformationen auf der Grundlage von Ax und Ay, eine Auswahleinrichtung 162 zum separaten Zuführen des größeren und kleineren Werts von |Ax| und |Ay| jeweils über Ausgangsanschlüsse MAX und MIN auf der Grundlage der Absolutwerte, eine 2-Bit-Schiebeeinrichtung 163 zum Schieben des MIN-Ausgangssignals 2 Bits nach rechts, eine 3-Bit-Schiebeeinrichtung 164 zum Verschieben des MAX-Ausgangssignals 3 Bits nach rechts, einen Addierer 165 zum Addieren der Ausgangssignale der 2-Bit-Schiebeeinrichtung 163 und der 3-Bit-Schiebeeinrichtung 164 zum Bilden eines Werts MIN (|Ax|, |Ay|) × 0,375, einen Addierer 166 zum Addieren des Ausgangssignals der Auswahleinrichtung 162 und des Ausgangssignals des Addierers 165 zum Bilden des Werts Z, eine 1-Bit-Schiebeeinrichtung 168 zum Verschieben des Ausgangssignals des Addierers 166 um ein 1 Bit nach links zum Bilden des Werts 2Z, einen Addierer 167 zum Addieren des Ausgangssignals des Addierers 166 und des Ausgangssignals der 1-Bit-Schiebeeinrichtung 168 zum Bilden des Werts 3Z, eine Auswahleinrichtung 169 zur wahlweisen Zufuhr eines der Werte 0, Z, 2Z und 3Z entsprechend den zweiten Quadranteninformationen von der Quadrantenberechnungseinrichtung 161, eine Invertierschaltung 163 zum Invertieren jedes Bits des Ausgangssignals des Subtrahierers 13 entsprechend den zweiten Quadranteninformationen, einen Phasenverschiebungsaddierer 37 zum Addieren des Ausgangssignals der Auswahleinrichtung 169, des Ausgangssignals der Invertierschaltung 63 und der zweiten Quadranteninformationen, ein Verzögerungselement zur Verzögerung des Ausgangssignals des Phasenverschiebungsaddierers 37 um eine Zeitdauer eines Symbols, einen Differenzerfassungssubtrahierer 52 zum Bewirken einer Differenzerfassung durch Subtrahieren des Ausgangssignals der Verzögerungseinrichtung 51 vom Eingangssignal der Verzögerungseinrichtung 51, eine Absolutwertberechnungseinrichtung 172 zur Ausgabe des Absolutwerts und des Vorzeichenbits des Ausgangssignals des Subtrahierers 52, Subtrahierer 173 bis 175 zum Subtrahieren von Z, 2Z und 3Z von dem Ausgangssignal der Absolutwertberechnungseinrichtung 172, und einen Decodierer 176 zum Bereitstellen decodierter Daten über eine Kombination von Codes, die aus der Absolutwertberechnungseinrichtung 172 ausgebeben werden.
Im Betrieb führt der Differenzerfassungsdemodulator 160 dieses Ausführungsbeispiels eine Differenzerfassung bei (4θZ/π) durch, das durch Multiplizieren beider Seiten der Gleichung mit Z erhalten wird, die die Beziehung zwischen θ und |Ax| – |Ay| zeigt, und decodiert Daten, die durch eine Kombination der Vorzeichen der durch Subtrahieren von 0, Z, 2Z und 3Z erhaltenen Werte von der Absolutwertberechnungseinrichtung 172 ausgedrückt werden.
Insbesondere werden die Absolutwerte der eingegebenen Vektorelemente Ax und Ay jeweils durch die Quadrantenberechnungseinrichtungen 11-1 und 11-2 berechnet. Der Subtrahierer 13 berechnet |Ax| – |Ay|-Die berechneten Absolutwerte werden in die Auswahleinrichtung 162 eingebeben, und die größeren und kleineren der Werte werden über MAX- und MIN-Ausgangsanschlüsse unter der Steuerung des Vorzeichens des Subtraktionsergebnisses des Subtrahierers 13 ausgegeben. Das MIN-Ausgangssignal wird durch die 2-Bit-Schiebeeinrichtung 163 um 2 Bits nach rechts verschoben und durch die 3-Bit-Schiebeeinrichtung 164 um 3 Bits nach rechts verschoben, und die Ergebnisse werden durch den Addierer 165b addiert. Das MAX-Ausgangssignal der Auswahleinrichtung 162 und das Ausgangssignal des Addierers 165 werden durch den Addierer 166 addiert, um den Wert Z zu erhalten, der ein genäherter Wert ist, der durch Z MAX(|Ax|, |Ay|) + MIN(|Ax|, |Ay|) × 0,375 gefunden wird.
Der Wert Z wird durch die 1-Bit-Schiebeeinrichtung um 1 Bit nach links verschoben, um den Wert 2Z zu erhalten, der zu dem Ausgangssignal des Addierers 166 addiert wird, um den Wert 3Z zu erhalten.
Die Eingangssignale Ax und Ay werden auch in den Quadranteninformationsgenerator 161 eingegeben, der erste Quadranteninformation, die den Quadranten angeben, in dem der Vektor (Ax, Ay) liegt, und zweite Quadranteninformationen ausgibt, die 1 sind, wenn der Vektor (Ax, Ay) im ersten oder dritten Quadranten liegt, und ansonsten 0 sind.
Das Ausgangssignal des Subtrahierers 13 oder |Ax| – |Ay| wird durch die Invertierschaltung 43 bezüglich jedes seiner Bits invertiert, wenn der Wert der zweiten Quadranteninformationen 1 ist, und ansonsten unverändert ausgegeben. Das Ausgangssignal der Invertierschaltung 43 wird durch den Phasenverschiebungsaddierer 37 zu den zweiten Quadranteninformationen vom Element 161 und dem Ausgangssignal der Auswahleinrichtung 169 addiert. Da die Differenz zwischen angrenzenden Ausgabewerten vom Addierer 37 vom Subtrahierer 52 berechnet wird, wird die Auswahleinrichtung 169 durch die zweiten Quadranteninformationen derart gesteuert, dass die Phasendifferenz zwischen dem Quadranten des Symbols und dem ersten Quadranten ausgegebenen wird.
Das Ausgangssignal des Addierers 37 wird dem Verzögerungselement 51 und dem Subtrahierer 52 zugeführt. Das Verzögerungselement 51 verzögert das Ausgangssignal des Addierers 37 um die Zeitdauer eines Symbols, um den vorhergehenden Ausgabewert des Addierers 37 auszugeben. Vom aktuellen Ausgabewert vom Addierer 37 wird im Subtrahierer 52 der vorhergehende Ausgabewert des Addierers 37 subtrahiert. Die Absolutwertberechnungseinrichtung 172 gibt den Absolutwert und das Vorzeichenbit des Ausgangssignals vom Subtrahierer 52 aus. Dem Decodierer 156 werden ein Vorzeichenbit des Eingangssignals der Absolutwertberechnungseinrichtung 172 und Vorzeichenbits zugeführt, die durch die Subtrahierer 173 bis 175 erhalten werden, die Z, 3Z und 2Z vom Absolutwert subtrahieren, und der Decodierer 176 gibt decodierte Daten aus, die durch eine Kombination der vier Vorzeichenbits ausgedrückt werden.
Anders als in den 6 und 7 kann dieses Beispiel die Pegelregelung in einem Demodulationsabschnitt ohne das Erfordernis der Steuerung eines Hochfrequenzabschnitts bewirken, was einen stabileren und präziseren Empfang ermöglicht.
18 zeigt ein Blockschaltbild eines Differenzerfassungsdemodulators mit einer vereinfachten eingebauten Pegelanpassungsschaltung.
Gemäß 18 umfasst die Schaltung zur Berechnung des Wertes Z die Elemente 11-1 und 11-2, 13, 162 bis 166 und ist identisch mit der entsprechenden Schaltung aus 16. Der Differenzerfassungsdemodulator 180 umfasst ferner einen Quadranteninformationsgenerator zur Bereitstellung erster und zweiter Quadranteninformationsausgangssignale, eine Vorzeichenbestimmungseinrichtung 43 zum Invertieren des Vorzeichens des Ausgangssignals des Subtrahierers 13 im Ansprechen auf ein erstes Quadranteninformationsausgangssignal, ein Verzögerungselement 51 zur Verzögerung des Ausgangssignals der Vorzeichenbestimmungseinrichtung 43 um ein Zeitdauer eines Symbols, einen Subtrahierer 52 zum Bewirken einer Differenzerfassung durch Subtrahieren des Ausgangssignals des Verzögerungselements 51 vom Ausgangssignal der Vorzeichenbestimmungseinrichtung 43, eine Absolutwertberechnungseinrichtung 171 zur Berechnung des Absolutwerts des Ausgangssignals des Subtrahierers 52, einen Subtrahierer 172 zum Subtrahieren des Wertes Z vom Absolutwert, ein Verzögerungselement 182 zur Speicherung eines ersten Quadranteninformationsausgangssignals für das unmittelbar vorhergehende Symbol, und einen Decodierer 183 zum Decodieren von Daten auf der Grundlage einer Kombination der auf der Absolutwertberechnungseinrichtung 171, dem Subtrahierer 172, dem ersten Ausgangsanschluss des Quadranteninformationsgenerators 181 und dem Verzögerungselement 182 ausgegebenen Vorzeichen.
Im Betrieb wird das Vorzeichenbit des Ausgangssignals des Subtrahierers 13 durch die Vorzeichenbestimmungseinrichtung 43 invertiert, wenn der Vektor (Ax, Ay) im ersten oder dritten Quadranten liegt. Das Ausgangssignal der Vorzeichenbestimmungseinrichtung 43 hat einen Wert von –Z bis Z, und von ihm wird im Subtrahierer 52 der vorhergehende Ausgabewert der Vorzeichenbestimmungseinrichtung 43 subtrahiert, der um eine Zeitdauer eines Symbols durch das Verzögerungselement 51 verzögert wurde.
Das Ausgangssignal des Subtrahierers 52 hat einen Wert von –2 × Z bis 2 × Z. Um zu wissen, zu welchem Bereich von –2 × Z bis –Z, von –Z bis Z und von Z bis 2 × Z das Ausgangssignal des Subtrahierers 52 gehört, wird der Absolutwert des Ausgangssignals des Subtrahierers 52 durch die Absolutwertberechnungseinrichtung 171 berechnet. Der berechnete Wert liegt in einem Bereich von 0 bis 2 × Z. Der Subtrahierer 172 subtrahiert den Wert Z vom Ausgangssignal der Berechnungseinrichtung 171.
Dann kann der Decodierer 176 Daten beruhend auf Informationen, zu welchem Bereich von –2 × Z bis –Z, von –Z bis Z und von Z bis 2 × Z das Ausgangssignal des Subtrahierers 52 gehört, Informationen, die vom zweiten Ausgangssignal des Quadranteninformaticnsgenerators 161 über einen Quadranten gegeben werden, zu dem der Vektor (Ax, Ay) gehört (zweites Quadranteninformationsausgangssignal), und einem zweiten Quadranteninformationsausgangssignal für das unmittelbar vorhergehende Symbol oder dem Ausgangssignal des Verzögerungselements 182 decodieren.
Der Differenzerfassungsdemodulator dieses Beispiels hat einen einfacheren Aufbau als der in 6, was eine weitere Reduzierung der Größe und des Stromverbrauchs eines Systems erlaubt, das einen Differenzerfassungsdemodulator enthält.
Obwohl die veranschaulichten Ausführungsbeispiele 2G und 2H in den 13 und 14 einen Diversity-Aufbau mit zwei Zweigen aufweisen, können sie eine Vielzahl von Zweigen haben.
Es ist anzumerken, dass dann, wenn ein Datenempfänger eine Vielzahl von Zweigen hat, deren Abtastphasen voneinander verschieden sind, die durch die Anordnung in 13 erhaltene Phasenwahrscheinlichkeit, der durch die Anordnung in 14 erhaltene integrierte Wert der Phasenwahrscheinlichkeit und der durch die Anordnung in 15 erhaltene Leitungsqualitätsschätzwert als Kriterium für die Auswahl eines Zweiges mit optimaler Abtastphase verwendet werden können.
Es können viele verschiedene Ausführungsbeispiele der Erfindung ausgebildet werden, ohne vom Schutzbereich der Erfindung abzuweichen. Die Erfindung ist nicht auf die hier beschriebenen spezifischen Ausführungsbeispiele, sondern nur durch die Definition in den beigefügten Patenansprüchen beschränkt.
Es ist ein Differenzerfassungsempfänger mit verringertem Stromverbrauch durch Vereinfachung von Elementarschaltungen des Differenzerfassungsempfängers ausgebildet. Eine Arkustangens-Berechnungseinrichtung wird ohne Verwendung eines Multiplizierers oder einer Umwandlungstabelle realisiert. Ohne die Verwendung eines D/A-Wandlers ist eine Pegelanpassungsschaltung zur Anpassung des Absolutwerts eines Vektors (Ax, Ay) vorgesehen, der als Eingangssignale Ax und Ay gegeben ist, um diesen auf 1 einzustellen. Der Stromverbrauch eines Differenzerfassungsdemodulators wird durch die Beseitigung von stromverbrauchenden Schaltungen aus dem System reduziert, wie eines Multiplizierers und einer großen Umwandlungstabelle. Es sind einige Ausführungsbeispiele beschrieben.

Claims

Winkelberechnungseinrichtung (10; 30) zur Berechnung eines Werts von 4θ/π aus Eingangssignalen Ax und Ay, die Ax² + Ay² = 1 erfüllen, mit θ = arctan (Ax/Ay), mit einer Einrichtung (15; 35), die jeweils auf Vorzeichenbits Sx und Sy der Eingangssignale Ax und Ay zum Zuführen eines Quadrant-Datenwerts anspricht, der einen Quadranten angibt, in dem der Vektor (Ax, Ay) liegt, und einer Einrichtung (11, 13, 17; 31, 32, 33, 37), die auf den Quadrant-Datenwert zur Berechnung des Werts von 4θ/π unter Verwendung erster Gleichungen anspricht: |Ax| – |Ay| ≈ –(4θ/π) + 1 für den ersten Quadranten (4θ/π) – 3 für den zweiten Quadranten –(4θ/π) – 3 für den dritten Quadranten (4θ/π) + 1 für den vierten Quadranten.
Winkelberechnungseinrichtung (10) nach Anspruch 1, wobei die Einrichtung zur Berechnung des Werts von 4θ/π eine Einrichtung (13) zum Finden eines Werts von |Ax| – |Ay| enthält.
Winkelberechnungseinrichtung (30) nach Anspruch 1, ferner mit einer Einrichtung (44, 45), die jeweils auf Vorzeichenbits Sx und Sy der Signale Ax und Ay zur Erzeugung eines Steuersignals anspricht, das logisch "1" ist, wenn die Vorzeichenbits zueinander identisch sind, und sonst logisch "0" ist, einer Einrichtung (31) zum Zuführen eines 1-er Komplements des Signals Ax, wenn das Steuersignal 1 ist, und sonst zum Zuführen des Signals Ax unverändert als Vorzeichen-angepasste Ausgabe, einer Einrichtung (32) zum Finden einer Summe der Vorzeichen-angepassten Ausgabe und des Signals Ay, einer Einrichtung (33) zum Zuführen eines 1-er Komplements der Summe, wenn das Vorzeichenbit Sx 1 ist, uns sonst zum unveränderten Zuführen der Summe als Vorzeichen-angepasste Summe, wobei die Einrichtung zur Berechnung des Werts von 4θ/π enthält eine Einrichtung (37), die auf den Quadrant-Datenwert zur Bestimmung des Werts von 4θ/π durch die Verwendung der Vorzeichen-angepassten Summe und zweiter, aus den ersten Gleichungen hergeleiteter Gleichungen anspricht, wobei die zweiten Gleichungen wie folgt gegeben sind: Ay – Ax ≈ (4θ/π) – 1 für den ersten Quadranten Ay + Ax ≈ -(4θ/π) + 3 für den zweiten Quadranten Ay – Ax ≈ -(4θ/π) – 3 für den dritten Quadranten Ay + Ax ≈ (4θ/π) + 1 für den vierten Quadranten.
Winkelberechnungseinrichtung nach Anspruch 3, wobei der Quadrant-Datenwert 1, 3, –3 und –1 jeweils für (Sx, Sy) = (0, 0), (1, 0), (1, 1) und (0, 1) ist, und die Einrichtung (37) zur Bestimmung des Werts von 4θ/π eine Einrichtung (47) zum Addieren des Quadrant-Datenwerts zur Vorzeichen-angepassten Summe durch die Verwendung des Vorzeichenbits Sx als Übertragsbit umfasst.
Differenzerfassungseinrichtung (50) mit reduziertem Stromverbrauch, mit einer Winkelberechnungseinrichtung (10; 30) zur Berechnung eines Werts von 4θ/π aus Eingangssignalen Ax und Ay, die Ax² + Ay² = 1 erfüllen, mit θ = arctan (Ax/Ay), mit einer Einrichtung (15; 35), die jeweils auf Vorzeichenbits Sx und Sy der Eingangssignale Ax und Ay zum Zuführen eines Quadrant-Datenwerts anspricht, der einen Quadranten angibt, in dem der Vektor (Ax, Ay) liegt, und einer Einrichtung (11, 13, 17; 31, 32, 33, 37), die auf den Quadrant-Datenwert zur Berechnung des Werts von 4θ/π unter Verwendung erster Gleichungen anspricht: |Ax| – |Ay| – (4θ/π) + 1 für den ersten Quadranten (4θ/π) – 3 für den zweiten Quadranten –(4θ/π) – 3 für den dritten Quadranten (4θ/π) + 1 für den vierten Quadranten;einer Einrichtung (51) zum Empfangen des Werts von 4θ/π und Zuführen einer Symbol-verzögerten Version des Werts von 4θ/π, einer Subtraktionseinrichtung (52) zum Subtrahieren der Symbol-verzögerten Version vom Wert von 4θ/π zur Bereitstellung einer Phasendifferenz und einer Entscheidungseinrichtung (53) zur Bereitstellung eines dekodierten Signals (54) auf der Grundlage der Phasendifferenz von der Subtraktionseinrichtung.
Differenzerfassungseinrichtung (80) nach Anspruch 5, ferner mit einer Fehlererfassungseinrichtung (84) zur Erfassung eines Fehlers (B) zwischen dem dekodierten Signal von der Entscheidungseinrichtung und der Phasendifferenz.
Differenzerfassungseinrichtung (80; 90) nach Anspruch 6, ferner mit einer Einrichtung (91) zur Berechnung eines Absolutwerts des Fehlers (B), einer Einrichtung (92) zum Akkumulieren der Absolutwerte in einer Summe und einer Einrichtung (93) zur Speicherung eines Satzes von Leitungsqualitätsschätzwerten und zum Zuführen eines des Satzes der Leitungsqualitätsschätzwerte, der mit der Summe verbunden ist, als Leitungsqualitätsschätzwert.
Differenzerfassungseinrichtung (80; 100) nach Anspruch 6, ferner mit einer Einrichtung (91) zur Berechnung eines Absolutwerts des Fehlers und einer Kanaldekodiereinrichtung (101) zum Treffen einer Soft-Entscheidung bei zu dekodierenden Daten unter Verwendung des Absolutwertes des Fehlers.
Differenzerfassungseinrichtung (80; 110) nach Anspruch 6, ferner mit einer Einrichtung (111) zur Berechnung eines Durchschnittswerts der Fehler und einer Einrichtung (112) zur Erzeugung eines Steuersignals zur Beseitigung eines Frequenzfehlers.
Differenzerfassungseinrichtung (120) nach Anspruch 6, ferner mit einer Einrichtung (111) zur Berechnung eines Durchschnittswerts (125) der Fehler und einer Einrichtung (121), die zwischen die Subtraktionseinrichtung (52) und die Entscheidungseinrichtung (53) eingefügt ist, um zu bewirken, dass der Durchschnittswert einen Frequenzfehler in der Phasendifferenz beseitigt.
Diversity-Differenzerfassungseinrichtung (130) mit einer Vielzahl von Zweigen (131), die jeweils eine Differenzerfassungseinrichtung (80) nach Anspruch 6 und eine Einrichtung (91) zur Berechnung eines Absolutwerts (134) des Fehlers umfassen, und einer Einrichtung (132), die auf der Grundlage der Absolutwerte von der Vielzahl der Zweige zur Auswahl und Ausgabe eines der dekodierten Signale arbeitet, die von der Entscheidungseinrichtung der Differenzerfassungseinrichtungen in der Vielzahl der Zweige zugeführt werden.
Diversity-Differenzerfassungseinrichtung (140) nach Anspruch 11, wobei jeder der Vielzahl der Zweige ferner umfasst eine Einrichtung (145) zum Integrieren der Rbsolutwerte für eine Vielzahl von Symbolen in einen integrierten Wert und einen Puffer (143) zum vorübergehenden Speichern der dekodierten Signale von der Entscheidungseinrichtung, wobei die Auswahl- und Ausgabeeinrichtung auf der Grundlage der integrierten Werte anstatt der Absolutwerte arbeitet.