EP3011598A1 - Transistor und verfahren zur herstellung eines transistors - Google Patents

Transistor und verfahren zur herstellung eines transistors

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EP3011598A1
EP3011598A1 EP14730126.1A EP14730126A EP3011598A1 EP 3011598 A1 EP3011598 A1 EP 3011598A1 EP 14730126 A EP14730126 A EP 14730126A EP 3011598 A1 EP3011598 A1 EP 3011598A1
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EP
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layer
transistor
carrier substrate
recess
semiconductor
Prior art date
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Withdrawn
Application number
EP14730126.1A
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English (en)
French (fr)
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Walter Daves
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Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
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Publication date
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Withdrawn legal-status Critical Current

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Definitions

  • the present invention relates to a transistor and a method of manufacturing a transistor.
  • a HEMT transistor (high-electron mobility transistor) is a special design of the field effect transistor, which passes through a conductive channel with a high
  • Carrier mobility distinguishes.
  • this channel is formed by heteroepitaxially growing a suitable semiconductor heterostructure on a substrate which is as inexpensive as possible, for example silicon.
  • Transistor fabrication is possible to eliminate the substrate leakage currents and thus a significant improvement in the breakdown properties of the
  • Gallium nitride film with a low defect density by gas-phase epitaxy Gallium nitride film with a low defect density by gas-phase epitaxy.
  • the present invention provides a transistor and a method for producing a transistor according to the main claims.
  • Advantageous embodiments emerge from the respective subclaims and the following description.
  • the present invention provides a transistor comprising: a carrier substrate;
  • heterostructure a second semiconductor layer of a second semiconductor material applied to the first semiconductor layer, the band gap of the first semiconductor material being different from the band gap of the second semiconductor material (so-called heterostructure);
  • drain terminal and a source terminal which are embedded at least in the second semiconductor layer, wherein by means of
  • Drain terminal and the source terminal at least one boundary layer between the first and second semiconductor material is electrically contacted;
  • Source terminal opposite side of the carrier substrate is disposed and at least partially overlaps the channel region, wherein a lateral edge of the recess is covered by an insulating layer.
  • the present invention provides a method of manufacturing a transistor, the method comprising the steps of:
  • drain terminal and a source terminal which are embedded at least in the second semiconductor layer, wherein by means of the drain terminal and the source terminal at least one
  • Boundary layer between the first and second semiconductor material is electrically contacted and by the drain terminal and the source terminal, a channel region between the drain terminal and the source terminal is defined;
  • Insulation layer is covered.
  • a carrier substrate can be understood as meaning a layer of a single material or a composite of several material layers.
  • Control range can be understood, for example, the channel of a transistor, in particular a field effect transistor.
  • a field-effect transistor can be understood, for example.
  • a recess may be understood to mean a recess or opening in the carrier substrate or at least a part of the carrier substrate.
  • a lateral edge of the recess may be understood to mean a lateral edge and / or a bottom of the recess which is covered by the insulating layer.
  • an insulating layer for example, a layer of Si0 2 , Si 3 N4 or AIN can be understood: This
  • Isolation layer for example, by passivating trained
  • a portion of the carrier substrate can be made thinner, so that a leakage current through this thinner portion of the carrier substrate would encounter a greater resistance, which reduces or completely prevents this leakage.
  • the insulating layer which is arranged on a lateral edge of the recess, thus can continue to establish an isolation barrier against a normally occurring leakage current.
  • the provision of the recess with the insulating layer also offers a possibility for thermal coupling with a heat dissipation facility, so that there is also a possibility to use the transistor according to the approach presented here also for switching higher powers, in which a greater heat development in the transistor to expect and dissipate this heat accordingly.
  • the insulating layer extends from the recess to a main surface of the carrier substrate opposite the gate connection.
  • the insulating layer can also extend to a region of the carrier substrate, in which there is no interpretation.
  • Insulation layer in such an arrangement particularly safe to prevent or at least reduce leakage.
  • a filling layer which has a thermal and / or electrically conductive material is arranged at least in the region of the recess on a side of the insulating layer opposite the carrier substrate.
  • a filling layer which has a thermal and / or electrically conductive material
  • it can be deposited in the form of a layer or layer, so that a surface connection to the insulating layer is possible, via which a heat dissipation and / or power supply of an element of the transistor is made technically simple.
  • the filling layer may comprise, at least in the region of the recess, a metallic material, in particular copper, polysilicon, in particular a doped polysilicon and / or a SiC, in particular a highly doped SiC.
  • a metallic material in particular copper, polysilicon, in particular a doped polysilicon and / or a SiC, in particular a highly doped SiC.
  • the recess should have a depth, so that a partial layer of the first semiconductor layer between the first semiconductor layer and the insulating layer
  • Carrier substrate is arranged.
  • Such a sub-layer of the carrier substrate may comprise a homogeneous material and be, for example, a buffer layer formed by a material consisting of or at least partially comprising silicon dioxide, silicon nitride or aluminum nitride.
  • An embodiment of the present invention in which a further carrier substrate covering the second semiconductor layer, the source terminal, the drain terminal and / or the gate terminal is particularly stable is provided.
  • Such an embodiment of the present invention offers the advantage of a possibility of compensation by the recess in the
  • Support substrate formed weakening of the holding force of the carrier substrate by the additional holding force of the other carrier substrate.
  • a further recess may be provided which differs from one of the gate terminal opposite side of the carrier substrate extends to the first or second semiconductor layer, in particular wherein the further recess is disposed in a non-overlapping the channel region portion of the carrier substrate.
  • the further recess laterally adjacent to the drain or the source outside the
  • Channel or channel region may be arranged.
  • Edge of the further recess at least partially the insulating layer or a further insulating layer may be arranged. Under one edge of a
  • Recess or further exercise for example, a side wall and / or the bottom of the further recess to the carrier substrate to be understood.
  • the filling layer or a further filling layer is arranged, which have a thermal and / or electrically conductive material, in particular wherein the further filling layer with the source terminal, the Drain connection or the boundary layer is electrically conductively connected.
  • the first and second semiconductor materials may form an Ill / V compound semiconductor composite.
  • Another advantage is an embodiment of the present invention in which the first semiconductor material AIGaN and the second semiconductor material comprises GaN, or in which the first semiconductor material GaN and the second
  • Semiconductor material AIGaN includes. Such an embodiment of
  • present invention offers the advantage that technically particularly good and easy to process semiconductor materials can be used for a transistor, so that such a transistor in addition to its good
  • Carrier substrate has a holding layer made of a holding material, wherein the holding material is different from a main material of the carrier substrate, in particular wherein the main material of the carrier substrate comprises silicon, wherein the first semiconductor material is arranged on the holding layer.
  • a holding layer made of a holding material, wherein the holding material is different from a main material of the carrier substrate, in particular wherein the main material of the carrier substrate comprises silicon, wherein the first semiconductor material is arranged on the holding layer.
  • the gate connection and the channel region may be electrically insulated by gate oxide or gate dielectric layer, in particular wherein at least one predetermined type of charge carriers is embedded in the gate oxide layer or gate dielectric layer and / or wherein the gate oxide layer or gate dielectric layer has a predetermined density Containing charge carriers.
  • Such an embodiment of the present invention offers the advantage of the possibility of adjusting a conductivity type of the transistor, in particular the characteristic of the transistor as self-blocking or self-conducting.
  • a breakdown voltage or activation voltage can be set by a thickness of the gate oxide layer (gate dielectric layer) and / or the density of the predetermined charge carriers in the gate oxide layer (gate dielectric layer).
  • Fig. 1 is a cross-sectional view through a transistor according to a
  • 2A to 2C are cross-sectional views through a transistor according to a
  • FIG. 3 is a cross-sectional view through a transistor according to a
  • FIG. 4 is a cross-sectional view through a transistor according to a
  • Fig. 5 is a cross-sectional view through a transistor according to a
  • FIG. 6 is a flowchart of a method according to a
  • the transistor 100 includes a semiconductor or carrier substrate 1 10, which is a main component 1 15
  • the buffer layer 120 may be made of an aluminum nitride layer followed by a suitable sequence of AIGaN layers with decreasing Al concentration, for example, which optimally adapts to the lattice structure of the layer to be deposited on the carrier substrate.
  • the buffer layer 120 serves as a very good adhesion base for one the buffer layer 120 disposed semiconductor heterostructure 125th
  • This semiconductor heterostructure 125 may be, for example, a stack of two layers of different semiconductor materials.
  • these different semiconductor materials may consist of or comprise semiconductor materials having a different band gap or a different band gap
  • the semiconductor materials of Heterostructure 125 can thereby be arranged as a first semiconductor layer 130 (made of a first semiconductor material) and a second semiconductor layer 135 (made of a second semiconductor material) arranged on the first semiconductor layer and an III-V semiconductor composite or an III-V semiconductor Form composite system. This means that the semiconductor material of the first semiconductor layer
  • the semiconductor material of the second semiconductor layer 135 may be a V material (i.e., a material of the 5th main group of the Periodic Table).
  • the first semiconductor material may be a V-type material and the second semiconductor material may be an III-type material.
  • the first semiconductor material AIGaN and the second semiconductor material may be GaN (or comprise these materials accordingly) or vice versa.
  • an interface layer 140 is formed, in which electrons have a particularly high mobility.
  • Boundary layer 140 acts as a two-dimensional electron gas (2DEG) and offers a very good circuit option for high power, d. H. high currents and / or voltages.
  • 2DEG two-dimensional electron gas
  • a drain terminal 145 and a source terminal 150 are provided, which extends through the second semiconductor layer 135 as far as the barrier layer 140 or into the first semiconductor layer. Laterally to the drain terminal 145 and the source terminal 150, d. H. each to the other connection
  • a lateral insulating layer 153 is provided, which is a drain of electrons from a channel region 160 between the
  • Gate oxide layer 165 arranged as a gate dielectric. On the gate oxide layer 165, a gate terminal 170 is provided in the region of the channel region 155, so that the transistor 100 is formed as a field-effect transistor. In that sense, the
  • Channel region 155 also be understood as a channel of a field effect transistor.
  • the gate oxide layer 165 is now "contaminated” or doped with charge carriers Gatean gleich 170 voltage applied to the charge carrier mobility in the channel region 155 and / or in the boundary layer 140 to be changed.
  • a recess 180 can be arranged on the carrier substrate 110. This recess 180 is arranged or formed in particular in the main material 1 15 of the carrier substrate 1 10, wherein the buffer layer 120 between the first
  • Lateral walls or edges 182 and a bottom 183 of the recess 180 are of a
  • Insulating layer 185 covered, which consists for example of an electrically insulating material such as SiO 2, Si 3 N 4 or AIN. Furthermore, this insulating layer 185 can also be applied over a main surface 186 of the
  • Main material or main component 1 15 extend out of the support substrate 1 10, in which no recess 180 is included. As a result, a particularly good electrical insulation can be achieved. Furthermore, a filling layer 187 may be applied to a side of the insulating layer opposite the carrier substrate 1 10. This filling layer 187 may include, for example, a thermally and / or electrically conductive material such as copper, doped polysilicon or highly doped SiC or from such
  • This filling layer 187 can, for example, fill up the still remaining recess (notwithstanding the existing insulating layer 185) of the recess 180 so that the insulating layer 185 is sandwiched between the edges 182 and the bottom 183 of the recess 180 on the one hand and the filling layer 187 on the other hand.
  • the recess 180 and the insulating layer 185 onto the edges 182 and the bottom 183 of the recess 180, a leakage current through the carrier substrate 110 or a part (such as the main component 15) of the carrier substrate 110 can thus be at least reduced. if not completely prevent.
  • the recess should be arranged in at least one section 190 of the carrier substrate 110 which at least partially overlaps into the channel region 155.
  • the insulation layer 185 should not be less than 0.1 ⁇ m, for example, in order to ensure a sufficient electrical insulation effect.
  • insulating layer 185 should also have a thickness of not more than 10 ⁇ m to have a sufficiently high thermal conductivity through the
  • Insulation layer 185 to ensure. In this way, heat generated during operation of the transistor 100, via the carrier substrate 1 10, the
  • Insulating layer 185 and the filling layer 187 are discharged. Insofar as shown in FIG. 1 deposition of an insulating layer 185 and the serves
  • Isolation layer 185 remaining trench with a thermal and / or electrically conductive (filling) layer 187 of an improvement of the properties of the transistor 100 over conventional transistors.
  • the (optional) gate oxide layer 165 (which is also known as
  • Gatedielektrikum can be formed), the drain terminal 150, the
  • Source 145 and / or the gate 170 may be protected by a protective layer 195.
  • This protective layer 195 may be formed, for example, as a protective lacquer.
  • the protective layer 195 may be applied directly to the gate oxide layer 165 and the gate terminal 170 and cover these mentioned elements. This makes it possible to protect the transistor 100 or a surface of the transistor 100 from damage or environmental influences.
  • the above-described structure of a transistor 100 may be referred to as a standard gate dielectric dielectric HEMT structure.
  • the structure of the HEMT transistor consists of layers of different semiconductor materials with different sized band gaps (so-called heterostructure).
  • compound semiconductors are suitable for this purpose, which consist of elements of the III / V
  • the material system GaN / AIGaN can be used. If these two materials are separated, a two-dimensional electron gas is formed at the interface of these materials on both sides of the GaN, which can serve as a conductive channel, since the electron mobility therein is very high (typically
  • GaN HEMT transistors can be produced by epitaxially depositing GaN / AlGaN heterostructures on Si, SiC or sapphire substrates. These components are always self-conducting due to the presence of the highly conductive channel. Self-locking components are, however, in many Applications, for example in the automotive sector, for safety and circuit aspects desired. Therefore, in order to realize self-blocking GaN devices, it is necessary to locally destroy the 2DEG in the interface 140 by a suitable method in the channel region. Although several such methods already appear successful, such as local
  • a structure is proposed which addresses this problem and makes it possible to realize high-performance self-blocking transistors based on GaN.
  • GaN HEMT transistors are usually epitaxial
  • GaN / AIGaN heterostructures on Si, SiC or sapphire substrates.
  • Heteroepitaxy of GaN on Si is particularly critical to stress evolution in the grown layer due to the large lattice mismatch between Si and GaN.
  • Si is mechanically unstable at the typical growth temperatures for GaN (1000-1200 ° C). Due to the comparatively better mechanical and thermal properties, preference is therefore given to choosing doped Si (1: 1) substrates for growth.
  • Heterostructure interface 140 move, for example, in the GaN / AIGaN material system.
  • the heterostructure 125 can be contacted laterally by source 150 and drain terminals 145, and the channel region 155 between source 155 and drain 145 is controlled by a gate electrode 170.
  • Gate electrode 170 is from channel region 155 through a gate dielectric Separate 165 in which specifically stable charges can be introduced, which set the threshold voltage of the transistor 100.
  • One approach of such a device fabrication process may include the following steps, as explained in greater detail with respect to FIG. 2A.
  • a deposition of a buffer layer 120 (buffer layer) and a GaN / AlGaN heterostructure 125 on a main component 15 of a carrier substrate 110 may take place.
  • This deposition may be in the form of depositing MOCVD-GaN / AlGaN layers 125 on a highly doped Si (11) 1 substrate as major constituent 15.
  • a heterostructure 125 consisting of or containing a first semiconductor layer 130 of a first semiconductor material, such as GaN, and containing a second semiconductor layer 135 of a second semiconductor material, such as AIGaN, may be formed a so-called 2-dimensional
  • Electron gas is present, which is a particularly good electrical
  • Conductivity of the device to be manufactured, d. H. of the transistor 100 allows.
  • a lateral component isolation can be carried out in the area 153, as shown for example in FIG. 2B. This isolation can be done, for example, by ion implantation in the lateral isolation layer 153 of the transistor 100 of FIG.
  • This is followed by an optional deposition of a gate dielectric 165 into which charges can be introduced in a targeted manner. These charges cause, depending on the polarity,
  • a shift in the electrical properties of the HEMT transistor 100 can be prepared as a transistor 100.
  • deposition and patterning of a gate electrode 170 may occur, followed by contacting of the 2DEG (i.e., barrier layer 140) by source 150 and drain 145 terminals.
  • FIG. 2B Cross-sectional view of FIG. 2B, a semifinished product, which allows a standard HEMT production with lateral isolation by implantation and optimal gate dielectric and representation of Substratleckstrompfade.
  • the approach presented here now allows an improvement of the
  • Breakthrough property to realize, for example, by otherwise occurring (substrate) leakage currents 200 can be prevented or at least reduced.
  • a protective layer is now first of all shown on FIG. 2C on a front side (ie the side on which the gate electrode 170 is located) of the transistor prepared in accordance with the aforementioned method steps 195, for example, applied from protective lacquer. Thereafter, a thinning of the carrier substrate 1 10 and a local removal of the
  • a recess 180 in the carrier substrate is made by removing the main component 15 in the section 190, this section 190 at least partially overlapping the channel region 155.
  • the insulating layer is now applied to the edges 182 and the bottom 183 of the recess 180, so that the transistor 100 results, as shown in FIG. 1. To better align the local distance, a better mechanical
  • a etching for the front side is performed to make a trench 300 (or a trench) on or from the front side of the transistor 100.
  • This trench 310 extends from the gate oxide layer 165 to the skin component 1 15 of the carrier substrate 1 10 and forms an opening in the carrier substrate 1 10 or the entire transistor 100.
  • a passivation layer 310 is deposited on the front side of the transistor 100, for example
  • Si02 or Si0 2 at least partially contains.
  • another carrier substrate 320 is now glued to stabilize the transistor 100 for further fabrication steps.
  • the trench 300 can be used for electrical and / or thermal contacting of the drain connection 150 from the rear side (ie the side on which the main component 1 15 of FIG.
  • Support substrate 1 10 is arranged) can be used, as will be described in more detail below.
  • the trench 300 at its edges and bottom (that is to say the boundary to the passivation layer 310) itself, can now be used for this purpose
  • Insulation layer 185 is arranged, and is now filled with the filling layer 187, carried out a thermal coupling of the drain terminal 150 from the back of the transistor 100.
  • this trench 300 can be understood as a further recess (similar to the recess 180). However, such a further recess 300 is made from the front side of the transistor 100, and not like the recess 180 from the backside of the transistor 100, but for the function of the other
  • Recess 300 is irrelevant.
  • Source 145 are thermally and / or electrically contacted by such a filled trench 300.
  • the insulation layer 185 has a corresponding opening or at least electrical permeability, for example, the drain connection 150 also from the rear side of the transistor 100 to contact.
  • the filling layer can thus be used as an optional back gate.
  • Bach drain electrode can be used.
  • an electrical contacting of a connection such as the drain connection can then be achieved, for example by an electrically conductive material of the filling layer 187 (which is arranged in the further recess 300)
  • the transistor s100 can be realized as a vertical component, which enables a contacting possibility by the carrier substrate.
  • the transistor s100 can be realized as a vertical component, which enables a contacting possibility by the carrier substrate.
  • Embodiments presented manufacturing method allows to achieve a significant improvement of the breakdown characteristics and thus an increase in the reliability of GaN power transistors. Furthermore, the manufacturing method presented here in different embodiments allows an improvement of the thermal properties and an additional
  • the transistor 100 can be provided as a component, which is characterized in that the charge carriers are arranged on a 2-dimensional heterostructure interface move, for example in the GaN / AIGaN material system.
  • a heterostructure may be contacted laterally by source 145 and drain terminals 150, and the channel region 155 between source 145 and drain terminal 150 is controlled by a gate electrode 170.
  • the (support) substrate 110 may be thinned by anisotropic ion etching after fabrication of a transistor precursor and removed behind the active transistor structure. The thus formed holes 300 and 180 (the recesses form), for example, by a metal with high thermal
  • Conductor filled for example, coated by copper by electroplating or electroplating and optionally used as an additional electrode.
  • a second etch process is used to remove the drain metallization from the back (i.e., from the back of the
  • Carrier substrate 1 10) to contact.
  • a method for producing a component, in particular a transistor, according to an exemplary embodiment presented here is also described here.
  • the method includes, for example, the following steps:
  • sputtering it can, for. B. AIN are deposited, which has a high thermal conductivity Filling the trenches with a metallic layer, e.g. B. copper deposition by electroplating; in an alternative embodiment, for. B.
  • the approach presented herein further enables a method 600 for fabricating a transistor, the method 600 having a step of providing 610 a carrier substrate. Furthermore, the method 600 has a step of depositing 620 a first semiconductor layer 130 from a first one
  • Method 600 includes a step of forming 630 a drain terminal 145 and a source terminal 150, which are embedded at least in the second semiconductor layer 135, wherein by means of the drain terminal 145 and the source terminal 150 at least one barrier layer 140 between the first and second semiconductor material is electrically contacted and through the
  • Drain terminal 145 and the source terminal 150 Drain terminal 145 and the source terminal 150, a channel region 155 between the drain terminal 145 and the source terminal 150 is defined. Furthermore, the method 600 comprises a step of arranging 640 a gate terminal 170 which at least partially covers the channel area 155. Finally, the method 600 comprises a step of inserting 650 a recess on a side of the carrier substrate 1 10 opposite the drain connection 145 and / or the source connection 150 in one
  • Channel region 155 at least partially overlapping portion of the
  • Carrier substrate 1 10 wherein an edge of the recess by a
  • Insulation layer is covered.
  • an exemplary embodiment comprises a "and / or" link between a first feature and a second feature, then this is to be read so that the embodiment according to one embodiment, both the first feature and the second feature and according to another embodiment either only first feature or only the second feature.

Abstract

Die Erfindung betrifft einen Transistor (100) mit einem Trägersubstrat (110) und einer auf dem Trägersubstrat (110) aufgebrachten ersten Halbleiterschicht (130) aus einem ersten Halbleitermaterial. Weiterhin umfasst der Transistor (100) eine auf die erste Halbleiterschicht (130) aufgebrachte zweite Halbleiterschicht (135) aus einem zweiten Halbleitermaterial, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet. Auch umfasst der Transistor (100) einen Drainanschluss (145) und einen Sourceanschluss (150), die zumindest in der zweiten Halbleiterschicht (135) eingebettet sind, wobei mittels des Drainanschlusses (145) und des Sourceanschlusses (150) zumindest eine Grenzschicht (140) zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist. Ferner umfasst der Transistor (100) einen Kanalbereich (155) zwischen dem Drainanschluss (145) und dem Sourceanschluss (150). Ferner umfasst der Transistor (100) einen Gateanschluss (170), der zumindest teilweise den Kanalbereich (155) überdeckt. Schließlich umfasst der Transistor (100) eine Ausnehmung (180), die auf einer dem Drainanschluss (145) und dem Sourceanschluss (150) gegenüberliegenden Seite des Trägersubstrats (100) angeordnet ist und den Kanalbereich (155) zumindest teilweise überlappt, wobei ein seitlicher Rand (182) und/oder ein Boden (183) der Ausnehmung (180) von einer Isolationsschicht (185) bedeckt ist.

Description

Beschreibung
Titel
Transistor und Verfahren zur Herstellung eines Transistors Stand der Technik
Die vorliegende Erfindung bezieht sich auf einen Transistor und ein Verfahren zur Herstellung eines Transistors.
Ein HEMT-Transistor (High-Electron-Mobility Transistor = Transistor mit hoher Elektronenbeweglichkeit) ist eine besondere Bauform des Feldeffekttransistors, die sich durch einen leitfähigen Kanal mit einer hohen
Ladungsträgerbeweglichkeit auszeichnet. Dieser Kanal wird herkömmlicherweise durch heteroepitaktisches Aufwachsen einer geeigneten Halbleiter Heterostruktur auf einem möglichst kostengünstigen Substrat, zum Beispiel Silizium.
Diese haben in dieser Ausführungsform aber den Nachteil, dass im Allgemeinen höhere Substratleckströme zu erwarten sind als bei isolierenden Substraten, wie beispielsweise semi-isolierendes SiC. Die Anwesenheit von Leckstrompfaden, die sich über die GaN-Bufferschicht in das Substrat hinein erstrecken, ist somit einer der limitierenden Faktoren der Performance von GaN-Leistungstransistoren auf Si. Dies macht einen„Trade-off der Substratdotierung nötig.
Eine Lösung dieses Problems wurde beispielsweise dahingehend
vorgeschlagen, dass es in dieser Struktur durch ein lokales Entfernen des Substrats unterhalb des aktiven Transistorbereiches nach der
Transistorherstellung möglich ist, die Substratleckströme zu eliminieren und somit eine erhebliche Verbesserung der Durchbruchseigenschaften des
Bauelements zu erreichen. Dies passiert jedoch in der vorgeschlagenen Struktur auf Kosten der thermischen Eigenschaften, die in dieser vorgeschlagenen Struktur erheblich beeinträchtigt werden.
Die US 2006/0099781 A1 beschreibt ein Verfahren zur Herstellung eines
Galliumnitridfilms mit einer niedrigen Defektdichte durch Gasphasen-Epitaxie.
Offenbarung der Erfindung
Vor diesem Hintergrund wird mit der vorliegenden Erfindung ein Transistor sowie ein Verfahren zur Herstellung eines Transistors gemäß den Hauptansprüchen vorgestellt. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen und der nachfolgenden Beschreibung.
Die vorliegende Erfindung schafft einen Transistor mit folgenden Merkmalen: - einem Trägersubstrat;
einer auf dem Trägersubstrat aufgebrachte erste Halbleiterschicht aus einem ersten Halbleitermaterial;
eine auf der ersten Halbleiterschicht aufgebrachte zweite Halbleiterschicht aus einem zweiten Halbleitermaterial, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet (sog. Heterostruktur);
einem Drainanschluss und einen Sourceanschluss, die zumindest in der zweiten Halbleiterschicht eingebettet sind, wobei mittels des
Drainanschlusses und des Sourceanschlusses zumindest eine Grenzschicht zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist;
einen Kanalbereich zwischen dem Drainanschluss und dem
Sourceanschluss;
einem Gateanschluss, der zumindest teilweise den Kanalbereich überdeckt; und
einer Ausnehmung, die auf einer dem Drainanschluss und/oder dem
Sourceanschluss gegenüberliegenden Seite des Trägersubstrats angeordnet ist und den Kanalbereich zumindest teilweise überlappt, wobei ein seitlicher Rand der Ausnehmung von einer Isolationsschicht bedeckt ist. Ferner schafft die vorliegende Erfindung ein Verfahren zum Herstellen eines Transistors, wobei das Verfahren die folgenden Schritte aufweist:
Bereitstellen eines Trägersubstrats,
Aufbringen einer ersten Halbleiterschicht aus einem ersten Halbleitermaterial auf dem Trägersubstrat und Aufbringen einer zweiten Halbleiterschicht aus einem zweiten Halbleitermaterial auf der ersten Halbleiterschicht, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet;
Ausbilden eines Drainanschlusses und eines Sourceanschlusses, die zumindest in der zweiten Halbleiterschicht eingebettet werden, wobei mittels des Drainanschlusses und des Sourceanschlusses zumindest eine
Grenzschicht zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist und durch den Drainanschluss und den Sourceanschluss ein Kanalbereich zwischen dem Drainanschluss und dem Sourceanschluss definiert wird;
Anordnen eines Gateanschlusses, der zumindest teilweise den Kanalbereich überdeckt; und
Einbringen einer Ausnehmung auf einer dem Drainanschluss und/oder dem Sourceanschluss gegenüberliegenden Seite des Trägersubstrats in einem den Kanalbereich zumindest teilweise überlappenden Abschnitt des
Trägersubstrats, wobei ein Rand der Ausnehmung durch eine
Isolationsschicht bedeckt wird.
Unter einem Trägersubstrat kann eine Schicht aus einem einzigen Material oder ein Verbund von mehreren Materialschichten verstanden werden. Unter einem
Kontrollbereich kann beispielsweise der Kanal eines Transistors, insbesondere eines Feldeffekttransistors verstanden werden. Unter einem Transistor, so wie er hier genannt wurde, kann beispielsweise ein Feldeffekttransistor verstanden werden. Unter einer Ausnehmung kann eine Vertiefung oder Öffnung in dem Trägersubstrat oder zumindest einem Teil des Trägersubstrats verstanden werden. Unter einem seitlichen Rand der Ausnehmung kann ein lateraler Rand und/oder ein Boden der Ausnehmung verstanden werden, welcher von der Isolationsschicht bedeckt ist. Unter einer Isolationsschicht kann beispielsweise eine Schicht aus Si02, Si3N4 oder AIN verstanden werden: Diese
Isolationsschicht kann beispielsweise durch ein Passivieren der ausgebildeten
Ausnehmung hergestellt werden. Der hier vorgestellte Ansatz basiert auf der Erkenntnis, dass durch das Vorsehen der Ausnehmung mit einer Isolationsschicht auf einer dem Gateanschluss gegenüberliegenden Seite des Trägersubstrats ein Substratsleckstrom reduziert oder gar verhindert werden kann. Dies resultiert daraus, dass durch die
Ausnehmung mit der Isolationsschicht ein Bereich des Trägersubstrats dünner gemacht werden kann, sodass ein Leckstrom durch diesen dünneren Bereich des Trägersubstrats auf einen größeren Widerstand treffen würde, der diesen Leckstrom reduziert oder ganz verhindert. Insbesondere durch das Vorsehen der Isolationsschicht, die an einem seitlichen Rand der Ausnehmung angeordnet ist, lässt sich somit weiterhin eine Isolationsbarriere gegenüber einem üblicherweise auftretenden Leckstrom errichten.
Der hier vorgestellte Ansatz bietet den Vorteil, dass durch technisch einfach herzustellende Strukturen eine deutliche Verbesserung der elektrischen
Eigenschaften des Transistors möglich wird. Zugleich bietet das Vorsehen der Ausnehmung mit der Isolationsschicht auch eine Möglichkeit für eine thermische Kopplung mit einer Wärmeabfuhrmöglichkeit, sodass auch eine Möglichkeit besteht, den Transistor gemäß dem hier vorgestellten Ansatzes auch zur Schaltung von höheren Leistungen zu verwenden, bei denen auch eine größere Wärmeentwicklung im Transistor zu erwarten und diese Wärme entsprechend abzuführen ist.
Günstig ist weiterhin eine Ausführungsform der vorliegenden Erfindung, bei der die Isolationslage sich von der Ausnehmung auf eine dem Gateanschluss gegenüberliegende Hauptoberfläche des Trägersubstrats hinaus erstreckt. Dabei kann sich die Isolationslage auch auf einen Bereich des Trägersubstrats hinaus erstrecken, in dem sich keine Auslegung mehr befindet. Eine solche
Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass die
Isolationslage in einer solchen Anordnung besonders sicher einen Leckstrom verhindern oder zumindest reduzieren kann.
Denkbar ist auch eine Ausführungsform der vorliegenden Erfindung, bei der auf einer dem Trägersubstrat gegenüberliegenden Seite der Isolationsschicht zumindest im Bereich der Ausnehmung eine Füllschicht angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweist. In solches Material kann beispielsweise in der Form einer Schicht oder Lage abgeschieden werden, sodass eine flächige Anbindung an die Isolationsschicht möglich ist, über welche eine Wärmeabfuhr und/oder Stromversorgung eines Elementes des Transistors technisch einfach ermöglicht wird. Eine solche Ausführungsform der
vorliegenden Erfindung bietet den Vorteil einer besonders effizienten
Wärmesenke und/oder elektrischen Kontaktierungsmöglichkeit durch die
Füllschicht.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann die Füllschicht zumindest im Bereich der Ausnehmung ein metallisches Material, insbesondere Kupfer, Polysilizium, insbesondere ein dotiertes Polysilizium und/oder ein SiC, insbesondere ein hoch dotiertes SiC aufweisen. Eine derartige Ausführungsform der vorliegenden Erfindung bietet den Vorteil einer besonders guten Materialwahl für ein thermisch und/oder elektrisch leitendes Material für die Füllschicht, welches sich insbesondere als kostengünstig erweist.
Um sicherzustellen, dass die eigentliche elektrische Funktion des Transistors nicht zu stark beeinträchtigt wird, sollte gemäß einer Ausführungsform der vorliegenden Erfindung die Ausnehmung eine Tiefe aufweisen, sodass zwischen der ersten Halbleiterschicht und der Isolationsschicht eine Teilschicht des
Trägersubstrats angeordnet ist. Eine solche Teilschicht des Trägersubstrats kann ein homogenes Material aufweisen und beispielsweise eine Pufferschicht sein, die durch ein Material gebildet ist, welches aus Siliziumdioxid , Siliziumnitrid oder Aluminiumnitrid besteht oder dieses Material zumindest teilweise aufweist.
Besonders stabil ist eine Ausführungsform der vorliegenden Erfindung, bei der ein die zweite Halbleiterschicht, den Sourceanschluss, den Drainanschluss und/oder den Gateanschluss überdeckendes weiteres Trägersubstrat vorgesehen ist. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil einer Kompensationsmöglichkeit einer durch die Ausnehmung im
Trägersubstrat gebildeten Schwächung der Haltekraft des Trägersubstrats durch die zusätzliche Haltekraft des weiteren Trägersubstrats.
Auch kann zur elektrischen Kontaktierung oder zur Wärmeabfuhr von Wärme aus dem Bereich der Anschlüsse gemäß einer weiteren Ausführungsform der vorliegenden Erfindung eine weitere Ausnehmung vorgesehen sein, die sich von einer dem Gateanschluss gegenüberliegenden Seite des Trägersubstrats bis zur ersten oder zweiten Halbleiterschicht erstreckt, insbesondere wobei die weitere Ausnehmung in einem den Kanalbereich nicht überlappenden Abschnitt des Trägersubstrats angeordnet ist. Beispielsweise kann die weitere Ausnehmung seitlich neben dem Drainanschluss oder dem Sourceanschluss außerhalb des
Kanals oder Kanalbereichs angeordnet sein.
Um ein seitliches oder laterales Abfließen eines Lenkstroms von den
Anschlüssen auf eine dem Kanalbereich abgewandte Seite zu verhindern, kann gemäß einer weiteren Ausführungsform der vorliegenden Erfindung auf einem
Rand der weiteren Ausnehmung zumindest teilweise die Isolationsschicht oder eine weitere Isolationsschicht angeordnet sein. Unter einem Rand einer
Ausnehmung oder der weiteren Ausübung kann beispielsweise eine Seitenwand und/oder der Boden der weiteren Ausnehmung zum Trägersubstrat hin verstanden werden.
Um eine besonders gute elektrisch leitfähige Verbindung oder eine gute
Wärmeabfuhrmöglichkeit durch die weitere Ausnehmung zu schaffen, kann gemäß einer weiteren Ausführungsform der vorliegenden Erfindung in der weiteren Ausnehmung die Füllschicht oder eine weitere Füllschicht angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweisen, insbesondere wobei die weitere Füllschicht mit dem Sourceanschluss, dem Drainanschluss oder der Grenzschicht elektrisch leitfähig verbunden ist. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann das erste und zweite Halbleitermaterial einen Ill/V-Verbindungshalbleiter-Verbund bilden. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil einer besonders guten oder sehr hohen Elektronenbeweglichkeit an einer Grenze zwischen dem ersten und zweiten Halbleitermaterial. Hierdurch lässt sich ein besonders schnell schaltender Transistor realisieren.
Von Vorteil ist ferner eine Ausführungsform der vorliegenden Erfindung, bei der das erste Halbleitermaterial AIGaN und das zweite Halbleitermaterial GaN umfasst, oder bei der das erste Halbleitermaterial GaN und das zweite
Halbleitermaterial AIGaN umfasst. Eine solche Ausführungsform der
vorliegenden Erfindung bietet den Vorteil, dass technisch besonders gut und einfach zu verarbeitende Halbleitermaterialien für einen Transistor verwendet werden können, sodass ein solcher Transistor neben seinen guten
Schaltungseigenschaften auch noch sehr kostengünstig hergestellt werden kann. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann das
Trägersubstrat eine Halteschicht aus einem Haltematerial aufweist, wobei sich das Haltematerial von einem Hauptmaterial des Trägersubstrats unterscheidet, insbesondere wobei das Hauptmaterial des Trägersubstrats Silizium aufweist, wobei das erste Halbleitermaterial auf der Halteschicht angeordnet ist. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass durch das Ausbilden einer Halteschicht eine gute und stabile Fixierung des ersten Halbleitermaterials auf der Halteschicht realisiert werden kann.
Gemäß einer besonders günstigen Ausführungsform der vorliegenden Erfindung kann der Gateanschluss und vom Kanalbereich durch Gateoxidschicht oder Gatedielektrikumschicht elektrisch isolierend getrennt sein, insbesondere wobei in die Gateoxidschicht oder Gatedielektrikumschicht zumindest ein vorbestimmter Typ von Ladungsträgern eingebettet ist und/oder wobei die Gateoxidschicht oder Gatedielektrikumschicht eine vorbestimmte Dichte von Ladungsträgern aufweist. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil der Möglichkeit der Einstellung eines Leitungstyps des Transistors, insbesondere der Ausprägung des Transistors als selbstsperrend oder selbstleitend. Auch kann eine Durchbruchsspannung beziehungsweise Aktivierungsspannung durch eine Dicke der Gateoxidschicht (Gatedielektrikumschicht) und/oder der Dichte der vorbestimmten Ladungsträger in der Gateoxidschicht (Gatedielektrikumschicht) eingestellt werden.
Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen beispielhaft näher erläutert. Es zeigen:
Fig. 1 eine Querschnittsansicht durch einen Transistor gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung;
. 2A bis 2C Querschnittsansichten durch einen Transistor gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung in unterschiedlichen Herstellungsstadien; Fig. 3 eine Querschnittsansicht durch einen Transistor gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 4 eine Querschnittsansicht durch einen Transistor gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 5 eine Querschnittsansicht durch einen Transistor gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 6 ein Ablaufdiagramm eines Verfahrens gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung.
In der nachfolgenden Beschreibung günstiger Ausführungsbeispiele der vorliegenden Erfindung werden für die in den verschiedenen Figuren
dargestellten und ähnlich wirkenden Elemente gleiche oder ähnliche
Bezugszeichen verwendet, wobei auf eine wiederholte Beschreibung dieser Elemente verzichtet wird.
Fig. 1 zeigt eine Querschnittsansicht durch einen Transistor 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Transistor 100 umfast ein Halbleiter- oder Trägersubstrat 1 10, welches einen Hauptbestandteil 1 15
(beispielsweise einem Silizium-Kristall mit 1 1 1 -Gitterstruktur) und einer auf dem Hauptbestandteil 1 15 aufgebrachten Pufferschicht 120 umfasst. Die Pufferschicht 120 kann beispielsweise aus einer Aluminiumnitrid-Schicht gefolgt von einer geeigneten Abfolge von AIGaN Schichten mit sinkender AI-Konzentration sein, was eine optimale Anpassung an die Gitterstruktur der auf dem Trägersubstrat abzuscheidenden Schicht Die Pufferschicht 120 dient dabei eine sehr gute Haftgrundlage für eine auf der Pufferschicht 120 angeordnete Halbleiter- Heterostruktur 125.
Diese Halbleiter-Heterostruktur 125 kann beispielsweise ein Stapel von zwei Schichten unterschiedlicher Halbleitermaterialien sein. Beispielsweise können diese unterschiedlichen Halbleitermaterialien aus Halbleitermaterialien bestehen oder umfassen, die eine unterschiedliche Bandlücke oder einen
unterschiedlichen Bandabstand aufweisen. Die Halbleitermaterialien der Heterostruktur 125 können dabei als eine erste Halbleiterschicht 130 (aus einem ersten Halbleitermaterial) und eine auf der ersten Halbleiterschicht angeordnete zweite Halbleiterschicht 135 (aus einem zweiten Halbleitermaterial) angeordnet sein und einen Ill-V-Halbleiter-Verbund bzw. ein Ill-V-Halbleiter-Verbundsystem bilden. Dies bedeutet, dass das Halbleitermaterial der ersten Halbleiterschicht
130 ein I Il-Material sein kann (d. h. ein Material aus der 3. Hauptgruppe des Periodensystems), wogegen das Halbleitermaterial der zweiten Halbleiterschicht 135 ein V-Material sein kann (d. h. ein Material aus der 5. Hauptgruppe des Periodensystems). Auch kann das erste Halbleitermaterial ein V-Material sein und das zweite Halbleitermaterial ein Ill-Material sein. Insbesondere kann das erste Halbleitermaterial AIGaN und das zweite Halbleitermaterial GaN sein (oder diese Materialien entsprechend umfassen) oder umgekehrt.
Zwischen den beiden Halbleitermaterialien ist eine Grenzschicht 140 ausgebildet, in der Elektronen eine besonders hohe Beweglichkeit aufweisen. Diese
Grenzschicht 140 wirkt hierbei als zweidimensionales Elektronengas (2DEG) und bietet eine sehr gute Schaltungsmöglichkeit für hohe Leistungen, d. h. hohe Ströme und/oder Spanungen. Um die Grenzschicht 140 elektrisch kontaktieren zu können, ist ein Drainanschluss 145 und ein Sourceanschluss 150 vorgesehen, der durch die zweite Halbleiterschicht 135 hindurch bis zur Grenzschicht 140 bzw. in die erste Halbleiterschicht reicht. Seitlich zum Drainanschluss 145 bzw. dem Sourceanschluss 150, d. h. der jeweils zum anderen Anschluss
abgewandten Seite hin, ist eine laterale Isolationsschicht 153 vorgesehen, die ein Abfließen von Elektronen aus einem Kanalbereich 160 zwischen dem
Drainanschluss 145 und dem Sourceanschluss 150 verhindert.
Auf einer Oberfläche 160 der zweiten Halbleiterschicht 135 ist ferner eine
Gateoxidlage 165 als Gatedielektrikum angeordnet. Auf der Gateoxidlage 165 ist im Gebiet des Kanalbereichs 155 ein Gateanschluss 170 vorgesehen, sodass der Transistor 100 als ein Feldeffekttransistor ausgebildet ist. Insofern kann der
Kanalbereich 155 auch als Kanal eines Feldeffekttransistors verstanden werden.
Um nun eine besonders gute Einstellung von einer Einsatzspannung des
Transistors 100 zu erreichen, wird nun die Gateoxidlage 165 mit Ladungsträgern „verunreinigt" oder dotiert. Hierdurch kann nun eine Wirkung einer an dem Gateanschluss 170 angelegten Spannung auf die Ladungsträgerbeweglichkeit im Kanalbereich 155 und/oder in der Grenzschicht 140 verändert werden.
Um nun besonders gut Leckströme (beispielsweise von dem Sourceanschluss 150 zu den Drainanschluss 145) zu verhindern, kann ist dem Trägersubstrat 1 10 eine Ausnehmung 180 angeordnet. Diese Ausnehmung 180 ist dabei insbesondere in dem Hauptmaterial 1 15 des Trägersubstrats 1 10 angeordnet oder ausgebildet, wobei die Pufferschicht 120 zwischen der ersten
Halbleiterschicht 130 und der Ausnehmung verbleibt. Seitliche Wände oder Ränder 182 sowie ein Boden 183 der Ausnehmung 180 sind von einer
Isolationsschicht 185 bedeckt, welche beispielsweise aus einem elektrisch isolierenden Material wie Si02, Si3N4 oder AIN besteht. Weiterhin kann sich diese Isolationsschicht 185 auch über eine Hauptoberfläche 186 des
Hauptmaterials oder Hauptbestandteils 1 15 des Trägersubstrats 1 10 hinaus erstrecken, in der keine Ausnehmung 180 enthalten ist. Hierdurch kann eine besonders gute elektrische Isolierung erreicht werden. Weiterhin kann auf einer dem Trägersubstrat 1 10 gegenüberliegenderen Seite der Isolationsschicht eine Füllschicht 187 aufgebracht sein. Diese Füllschicht 187 kann beispielsweise ein thermisch und/oder elektrisch leitendes Material wie beispielsweise Kupfer, dotiertes Polysilizium oder hoch dotiertes SiC enthalten oder aus einem solchen
Material bestehen. Diese Füllschicht 187 kann beispielsweise die noch (trotz der vorhandenen Isolationsschicht 185 verbleibende Vertiefung der Ausnehmung 180 auffüllen, sodass die Isolationsschicht 185 sandwichartig zwischen den Rändern 182 und dem Boden 183 der Ausnehmung 180 einerseits und der Füllschicht 187 andererseits angeordnet ist.
Durch das Einbringen der Ausnehmung 180 sowie der Isolationsschicht 185 auf die Ränder 182 und den Boden 183 der Ausnehmung 180 lässt sich somit ein Leckstrom durch das Trägersubstrat 1 10 bzw. einen Teil (wie beispielsweise den Hauptbestandteil 1 15) des Trägersubstrats 1 10 zumindest reduzieren, wenn nicht gar ganz verhindern. Hierzu sollte die Ausnehmung in zumindest einem Abschnitt 190 des Trägersubstrats 1 10 angeordnet sein, der in den Kanalbereich 155 zumindest teilweise überlappt. Die Isolationsschicht 185 sollte dabei gemäß einem Ausführungsbeispiel nicht geringer als beispielsweise 0,1 μηη sein, um eine ausreichende elektrische Isolationswirkung sicherzustellen. Die
Isolationsschicht 185 sollte jedoch auch eine Dicke von nicht mehr als 10 μηη aufweisen, um eine ausreichend hohe thermische Leitfähigkeit durch die
Isolationsschicht 185 zu gewährleisten. Auf diese Weise kann Wärme, die beim Betrieb des Transistors 100 entsteht, über das Trägersubstrat 1 10, die
Isolationsschicht 185 sowie die Füllschicht 187 abgeführt werden. Insofern dient die in der Fig. 1 dargestellte Abscheidung einer Isolationsschicht 185 und der
Füllung der Ausnehmung 180 bzw. des nach dem Aufbringen der
Isolationsschicht 185 verbleibenden Grabens mit einer thermische und/oder elektrisch leitenden (Füll-) Schicht 187 einer Verbesserung der Eigenschaften des Transistors 100 gegenüber herkömmlichen Transistoren.
Weiterhin kann auch die (optionale) Gateoxidlage 165 (die auch als
Gatedielektrikum ausgebildet sein kann), der Drainanschluss 150, der
Sourceanschluss 145 und/oder der Gateanschluss 170 durch eine Schutzschicht 195 geschützt sein. Diese Schutzschicht 195 kann beispielsweise als Schutzlack ausgebildet sein. Die Schutzschicht 195 kann direkt auf die Gateoxidlage 165 und den Gateanschluss 170 aufgebracht sein und diese genannten Elemente abdecken. Hierdurch lässt sich ein Schutz des Transistors 100 bzw. einer Oberfläche des Transistors 100 vor Beschädigungen oder Umwelteinflüssen sicherstellen.
Die vorstehend beschriebene Struktur eines Transistors 100 lässt sich als Standard-HEMT-Struktur mit Gate-Dielektrikum bezeichnen. Vom Aufbau her besteht der HEMT-Transistor aus Schichten verschiedener Halbleitermaterialien mit unterschiedlich großen Bandlücken (sogenannte Heterostruktur). Es kommen hierfür insbesondere Verbindungshalbleiter infrage, die aus Elementen der lll/V-
Gruppe des Periodensystems bestehen. Beispielsweise kann das Material System GaN/AIGaN verwendet werden. Scheidet man diese beiden Materialien aufeinander ab, so bildet sich an der Grenzfläche dieser Materialien auf beiden Seiten des GaN ein zweidimensionales Elektronengas, das als leitfähiger Kanal dienen kann, da die Elektronenbeweglichkeit darin sehr hoch ist (typischerweise
2000 cm2/Vs).
Solche GaN-HEMT-Transistoren lassen sich durch epitaktisches Abscheiden von GaN/AIGaN Heterostrukturen auf Si-, SiC- oder Saphir-Substraten herstellen. Diese Bauelemente sind aufgrund der Anwesenheit des hochleitenden Kanals immer selbstleitend. Selbstsperrende Bauelemente sind allerdings in vielen Anwendungen, beispielsweise im automotive-Bereich, aus Sicherheits- sowie Schaltungsaspekten erwünscht. Um selbstsperrende GaN-Bauelemente zu realisieren, ist es daher notwendig, das 2DEG in der Grenzschicht 140 mittels eines geeigneten Verfahrens im Kanalbereich lokal zu zerstören. Obwohl bereits mehrere solcher Verfahren erfolgreich erscheinen, wie zum Beispiel lokales
Abdünnen der AIGaN-Barriere, Fluor-Implantation oder Inversionskanal- Bauelemente, sind diese im Allgemeinen mit deutlichen Performance-Einbußen und/oder Zuverlässigkeitsproblemen verbunden. In dem hier vorgestellten Ansatz wird eine Struktur vorgeschlagen, die dieses Problem adressiert und es ermöglicht, hochperformante selbstsperrende Transistoren auf GaN-Basis zu realisieren.
Weiterhin werden GaN-HEMT-Transistoren meist durch epitaktisches
Abscheiden von GaN/AIGaN Heterostrukturen auf Si-, SiC- oder Saphir- Substraten hergestellt. Die Heteroepitaxie von GaN auf Si ist aufgrund der großen Gitterfehlanpassung zwischen Si und GaN besonders kritisch bezüglich Stressentwicklung in der aufgewachsenen Schicht. Als erschwerend kommt hinzu, dass Si bei den typischen Wachstumstemperaturen für GaN (1000- 1200°C) mechanisch instabil ist. Aufgrund der vergleichsweise besseren mechanischen und thermischen Eigenschaften werden daher bevorzugt dotierte Si (1 1 1 )-Substrate für das Wachstum gewählt.
Insbesondere wird vorliegend auch ein Ansatz für ein Herstellverfahren vorgeschlagen, der es erlaubt, gezielt Ladung in einem Gate-Dielektrikum 165 einzubringen, um somit die Einsatzspannung des GaN-HEMTs einzustellen. Es lassen sich hiedurch durch ein einfaches Verfahren selbstsperrende
Bauelemente realisieren, die mehrere Vorteile gegenüber den herkömmlichen Konzepten aufweisen. Durch den hier vorgeschlagenen Ansatz lässt sich somit ein Bauelement herstellen, bei dem die Ladungsträger an einer 2-dimensionalen
Heterostrukturgrenzfläche 140 bewegen, zum Beispiel im GaN/AIGaN- Materialsystem. Dabei kann die Heterostruktur 125 seitlich durch Source- 150 und Drainanschlüsse 145 kontaktiert werden, und der Kanalbereich 155 zwischen Source 155 und Drain 145 durch eine Gateelektrode 170 gesteuert. Die
Gatelektrode 170 ist dabei vom Kanalbereich 155 durch ein Gate-Dielektrikum 165 getrennt, in welches sich gezielt stabile Ladungen einbringen lassen, welche die Einsatzspannung des Transistors 100 einstellen.
Ein Ansatz eines solchen Verfahrens zur Bauelementherstellung kann die folgenden Schritte aufweisen, wie sie mit Bezug zur Fig. 2A näher erläutert werden. Zunächst kann eine Abscheidung einer Bufferschicht 120 (Pufferschicht) und einer GaN/AIGaN-Heterostruktur 125 auf einem Hauptbestandteil 1 15 eines Trägersubstrats 1 10 erfolgen. Diese Abscheidung kann in der Form eines Abscheidens von MOCVD-GaN/AIGaN-Schichten 125 auf einem hoch dotierten Si(1 1 1 )-Substrat als Hauptbestandteil 1 15 erfolgen. Durch die GaN/AIGaN-
Heterostruktur 125, die eine erste Halbleiterschicht 130 aus einem ersten Halbleitermaterial wie beispielsweise GaN besteht oder dieses Material enthält, und die eine zweite Halbleiterschicht 135 aus einem zweiten Halbleitermaterial wie beispielsweise AIGaN besteht oder dieses Material enthält, kann somit eine Grenzschicht 140 ausgebildet werden, in der ein sogenanntes 2-dimensionales
Elektronengas vorhanden ist, welches eine besonders gute elektrische
Leitfähigkeit des herzustellenden Bauelements, d. h. des Transistors 100 ermöglicht. Hiernach kann eine laterale Bauelement-Isolation im Bereich 153 ausgeführt werden, wie dies beispielsweise in der Fig. 2B dargestellt, ist. Diese Isolation kann beispielsweise durch Ionenimplantation in der lateralen Isolationsschicht 153 des Transistors 100 aus Fig. 1 erfolgen. Hiernach erfolgt eine optionale Abscheidung eines Gate-Dielektrikums 165, in welches gezielt Ladungen eingebracht werden können. Diese Ladungen bewirken je nach Polarität,
Flächenkonzentration und Verteilung eine Verschiebung der elektrischen Eigenschaften des HEMT-Transistors 100. Insbesondere können beispielsweise selbstsperrende Bauelemente als Transistor 100 hergestellt werden. Hieran anschließen kann eine Abscheidung und Strukturierung einer Gate-Elektrode 170 erfolgen, worauf eine Kontaktierung des 2DEG (d. h. der Grenzschicht 140) durch Source- 150 und Drain-Anschlüssen 145 erfolgt. Insofern zeigt die
Querschnittsdarstellung aus der Fig. 2B ein Halbzeug, welches einer Standard- HEMT-Herstellung mit lateraler Isolation durch Implantation und optimalem Gate- Dielektrikum und Darstellung der Substratleckstrompfade ermöglicht. Der hier vorgestellte Ansatz erlaubt es nun, eine Verbesserung der
Durchbruchseigenschaft zu realisieren, indem beispielsweise anderenfalls auftretende (Substrat-) Leckströme 200 verhindert oder zumindest reduziert werden können. Gleichzeitig können auch verbesserte thermische Eigenschaften sowie eine zusätzliche Funktionalität gegenüber herkömmlichen GaN-
Bauelementen realisiert werden.
Um nun diese Leckströme 200 möglichst gering zu halten oder ganz verhindern zu können, wird nun gemäß der Darstellung in Fig. 2C auf einer Vorderseite (d. h. der Seite, an der sich die Gateelektrode 170 befindet) des gemäß den vorgenannten Verfahrensschritten vorbereiteten Transistors zunächst eine Schutzschicht 195, beispielsweise aus Schutzlack aufgebracht. Hernach erfolgt ein Abdünnen des Trägersubstrats 1 10 und ein lokales Entfernen des
Trägersubstrats 1 10 bzw. eines Teils des Trägersubstrats 1 10 wie vorliegend dem Hauptbestandteil 1 15 des Trägersubstrats 1 10 in dem Abschnitt 190 unterhalb des aktiven Transistorbereichs, d. h. unterhalb des Kanalbereichs 155. Dies bedeutet, dass eine Ausnehmung 180 in dem Trägersubstrat durch ein Entfernen des Hauptbestandteils 1 15 im Abschnitt 190 erfolgt, wobei dieser Abschnitt 190 zumindest teilweise den Kanalbereich 155 überlappt.
Hieran anschließend wird nun die Isolationslage auf die Ränder 182 und den Boden 183 der Ausnehmung 180 aufgebracht, sodass der Transistor 100 resultiert, wie er in der Fig. 1 abgebildet ist. Um ein besseres Alignment der lokalen Entfernung, eine bessere mechanische
Stabilität während des Prozesses zu erreichen, kann ein alternativer Prozess zur Vorbereitung der Herstellung des Transistors 100 vorgenommen werden. Hierbei kann entsprechend der Darstellung aus Fig. 3 zunächst ein Schritt eines
Mesaätzens für der Vorderseite (d. h. der Seite, auf der der Gateanschluss 170 angeordnet ist) erfolgen, um einen Graben 300 (oder eine Trench) auf oder von der Vorderseite des Transistors 100 herzustellen. Dieser Graben 310 reicht von der Gateoxidlage 165 bis zum Hautbestandteil 1 15 des Trägersubstrats 1 10 hindurch und bildet eine Öffnung im Trägersubstrat 1 10 bzw- dem gesamten Transistor 100. Hieran anschließend wird eine Passivierungsschicht 310 auf der Vorderseite des Transistors 100 abgeschieden, die beispielsweise aus
Si02besteht oder Si02 zumindest teilweise enthält. Auf die Passivierungsschicht 310 wird nun ein weiteres Trägersubstrat 320 geklebt, um den Transistor 100 für weitere Herstellungsschritte zu stabilisieren. Der Graben 300 kann für eine elektrische und/oder thermische Kontaktierung des Drainanschlusses 150 von der Rückseite (d. h. der Seite, an dem der Hauptbestandteil 1 15 des
Trägersubstrats 1 10 angeordnet ist) verwendet werden, wie dies nachfolgend noch näher beschrieben wird.
Wird nun auf eine solche gemäß der Fig. 3 vorbereitete Struktur die Ausnehmung 180 und nachfolgend die Isolationslage 185 sowie die Füllschicht 187
aufgebracht, lässt sich ein Transistor 100 entsprechend der Darstellung aus Fig.
4 realisieren. Hierbei lässt sich nun durch den Graben 300, an dessen Rändern und Boden (d. h. der Grenze zur Passivierungsschicht 310) selbst die
Isolationsschicht 185 angeordnet ist, und der nun mit der Füllschicht 187 verfüllt ist, eine thermische Ankopplung des Drainanschlusses 150 von der Rückseite des Transistors 100 erfolgen. Somit kann durch die Abscheidung der
Isolationsschicht 185 und der Füllung des (verbleibenden) Grabens 300 mit der Füllschicht 187, mit einer thermisch und/oder elektrisch leitenden Schicht wie beispielsweise Kupfer eine thermische und/oder elektrische Kontaktierung von Strukturen auf der Vorderseite des Transistors 100 erfolgen. Damit kann dieser Graben 300 als weitere Ausnehmung (ähnlich zur Ausnehmung 180) verstanden werden. Eine solche weitere Ausnehmung 300 ist jedoch von der Vorderseite des Transistors 100, und nicht wie die Ausnehmung 180 von der Rückseite des Transistors 100 hergestellt, was jedoch für die Funktion der weiteren
Ausnehmung 300 unerheblich ist.
Durch eine solche weitere Ausnehmung 300 ist nicht nur eine Kontaktierung des Drainanschlusses 150 möglich, wie dies in der Fig. 4 dargestellt ist, vielmehr können durch eine geeignete Wahl eines Ortes des Grabens 300 im Transistor 100 bzw. Trägersubstrat 1 10 nahezu jede beliebige Struktur oder jeder beliebige Anschluss wie beispielsweise auch der Gateanschluss 170 und/oder der
Sourceanschluss 145 durch einen solchen verfüllten Graben 300 thermisch und/oder elektrisch kontaktiert werden. Bei einer elektrischen Kontaktierung ist allerdings darauf zu achten, dass die Isolationsschicht 185 eine entsprechende Öffnung oder zumindest elektrische Durchlässigkeit aufweist, um beispielsweise den Drainanschluss 150 auch von der Rückseite des Transistors 100 aus kontaktieren zu können. Die Füllschicht kann somit als optionale Back-Gatebzw. Bach-Drain-Elektrode genutzt werden.
Denkbar ist auch ein Ausführungsbeispiel, in dem in dem Graben 300 bzw. der weiteren Ausnehmung 300 keine Isolationsschicht 185 aufgebracht wird. Ein solches Ausführungsbeispiel ist in Schnittdarstellung in der Fig. 4
wiedergegeben. Durch das Entfallen der Isolationsschicht 185 in der weiteren Ausnehmung 300 kann dann beispielsweise durch ein elektrisch leitfähiges Material der Füllschicht 187 (die in der weiteren Ausnehmung 300 angeordnet ist) eine elektrische Kontaktierung eines Anschlusses wie des Drainanschlusses
150 ermöglicht werden. Auch kann eine besonders gute thermische
Kontaktierung einer Struktur auf der Vorderseite des Transistors 100 von der Rückseite her erfolgen. Gemäß einem weiteren, in der Fig. 5 dargestellten Ausführungsbeispiel der vorliegenden Erfindung kann somit durch ein Öffnen der Isolationsschicht 185 (oder ein Entfallen des Aufbringens der Isolationsschicht 185) in der weiteren Ausnehmung 300 unterhalb des Sourceanschlusses 150 kann eine Nutzung der (beispielsweise metallischen) Füllschicht 187 (die beispielsweise Kupfer enthält oder aus Kupfer besteht) als Source-Elektrode von der Rückseite des Transistors
100 ermöglicht werden. Auf diese Weise kann der Transistor s100 als ein vertikales Bauelement realisiert werden, welches eine Kontaktierungsmöglichkeit durch das Trägersubstrat ermöglicht. Zusammenfassend ist anzumerken, dass das hier in unterschiedlichen
Ausführungsbeispielen vorgestellte Herstellverfahren es erlaubt, eine deutliche Verbesserung der Durchbruchseigenschaften und somit eine Erhöhung der Zuverlässigkeit von GaN-Leistungstransistoren zu erzielen. Weiterhin erlaubt das hier in unterschiedlichen Ausführungsbeispielen vorgestellte Herstellverfahren eine Verbesserung der thermischen Eigenschaften sowie eine zusätzliche
Funktionalität.
Dabei sind einige Aspekte der vier vorgestellten Ausführungsbeispiele eines Transistors 100 besonders hervorzuheben. Insbesondere kann der Transistor 100 als Bauelement bereitgestellt werden, welches sich dadurch auszeichnet, dass sich die Ladungsträger an einer 2-dimensionalen Heterostrukturgrenzfläche bewegen, zum Beispiel im GaN/AIGaN Material System. Weiterhin kann eine Heterostruktur seitlich durch Source- 145 und Drainanschlüsse 150 kontaktiert werden, und der Kanalbereich 155 zwischen Source- 145 und Drainanschluss 150 wird durch eine Gateelektrode 170 gesteuert. Auch kann das (Träger-) Substrat 1 10 mittels anisotropem lonenatzen nach der Herstellung einer Vorstufe des Transistors abgedünnt und hinter der aktiven Transistorstruktur entfernt werden. Die somit entstandenen Löcher 300 bzw. 180 (die Ausnehmungen bilden) werden beispielsweise durch ein Metall mit hoher thermischer
Leitfähigkeit gefüllt, beispielsweise durch Kupfer mittels Electroplating oder Galvanik beschichtet und optional als zusätzliche Elektrode verwendet.
In einem weiteren Ausführungsbeispiel wird ein zweites Ätzverfahren verwendet, um die Drainmetallisierung von hinten (d. h. von der Rückseite des
Trägersubstrats 1 10) zu kontaktieren. Es entsteht somit die für die Aufbau- und Verbindungstechnik vorteilhafte Möglichkeit, die Source- oder Drain- Metallisierung auf die Hinterseite des Chips bzw. Transistors 100 zu bringen, was in einer Flächeneinsparung und einer besseren Entwärmung bzw.
Wärmeabfuhrmöglichkeit resultiert.
Gemäß einem Ausführungsbeispiel wird hier auch ein Verfahren zum Herstellen eines Bauelements, insbesondere eines Transistors gemäß einem hier vorgestellten Ausführungsbeispiel beschrieben. Das Verfahren umfasst weist beispielsweise die folgenden Schritte:
Bereitstellen eines Substrates mit einer GaN/AIGaN Heterostruktur
Herstellung eines HEMT mit Source-/Drain-/Gate-Anschlüssen mit optionalem Gate-Dielektrikum
Aufbringen einer Schutzschicht, z. B. eines Schutzlackes
Abdünnen des Substrates von der Rückseite z. B. mittels Trockenätzen
Entfernung des Siliziumsubstrats von der Rückseite unterhalb des aktiven
Transistorbereiches
Abscheidung einer (konformen) Isolationsschicht in den Gräben mit Dicke zwischen 0.1 μηη und 10 μηη, zum Beispiel mittels eines CVD- oder
Sputterverfahrens; es kann z. B. AIN abgeschieden werden, was eine hohe thermische Leitfähigkeit aufweist Füllen der Gräben mit einer metallischen Schicht, z. B. Kupferabscheidung durch Electro-plating; in einer alternativen Ausführung kann z. B.
hochdotiertes amorphes SiC abgeschieden werden, z. B. durch PECVD Kontaktierung der Vorderseite und Rückseite und Verpackung
Der hier vorgestellte Ansatz weist einige Vorteile auf.
Beispielsweise kann ein Kompromiss der Substratdotierung für einen hinreichend einfachen Epitaxieprozess und niedrige Substratleckströme umgangen werden. Hierdurch lässt sich eine Erhöhung der Durchbruchsspanung des Bauelements und somit Erhöhung der Zuverlässigkeit bei gleich bleibenden Epitaxiedicke realisieren. Weiterhin wird eine Möglichkeit der Kostenreduktion ermöglicht, da üblicherweise hohe Durchbruchsspannungen nur durch das Vorsehen einer dicken und kostenintensiven GaN-Bufferschicht erreicht werden. Es lässt sich eine zusätzliche Funktionalität realisieren (z. B. Einstellung der Einsatzspannung) bei einer gleichzeitigen Nutzung der mit Metall gefüllten Rückkavität als zusätzliche Elektrode („back-gate"). Somit lassen sich beispielsweise
selbstleitende („normally-on") Bauelemente als selbstsperrende („normally-off") Bauelemente betreiben, was in vielen Anwendungen einen großen Vorteil darstellt. Ferner ist eine Verbesserung der thermischen Eigenschaften dank der Wärme-Senke unterhalb des aktiven Transistorbereiches möglich. Auch kann der
Alternative, die in Fig. 3 und Fig. 4 dargestellt ist, eine Möglichkeit eröffnet werden, mit ähnlichem Prozessaufwand gleichzeitig ein vertikales und somit flächeneffizienteres Transistorbauelement zu realisieren. Schließlich lässt sich die vorgeschlagene Struktur auch in mehrfachen, insbesondere periodischen Anordnungen realisieren, wodurch sich Bauelemente mit hoher
Stromtragfähigkeit erzeugen lassen.
Der hier vorgestellte Ansatz ermöglicht ferner ein Verfahren 600 zum Herstellen eines Transistors, wobei das Verfahren 600 einen Schritt des Bereitstellens 610 eines Trägersubstrats aufweist. Weiterhin weist das Verfahren 600 einen Schritt des Aufbringens 620 einer ersten Halbleiterschicht 130 aus einem ersten
Halbleitermaterial auf dem Trägersubstrat 1 10 und des Aufbringens einer zweiten Halbleiterschicht 135 aus einem zweiten Halbleitermaterial auf der ersten
Halbleiterschicht auf, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet. Auch weist das
Verfahren 600 einen Schritt des Ausbildens 630 eines Drainanschlusses 145 und eines Sourceanschlusses 150 auf, die zumindest in der zweiten Halbleiterschicht 135 eingebettet werden, wobei mittels des Drainanschlusses 145 und des Sourceanschlusses 150 zumindest eine Grenzschicht 140 zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist und durch den
Drainanschluss 145 und den Sourceanschluss 150 ein Kanalbereich 155 zwischen dem Drainanschluss 145 und dem Sourceanschluss 150 definiert wird. Weiterhin umfasst das Verfahren 600 einen Schritt des Anordnens 640 eines Gateanschlusses 170, der zumindest teilweise den Kanalbereich 155 überdeckt. Schließlich umfasst das Verfahren 600 einen Schritt des Einbringens 650 einer Ausnehmung auf einer dem Drainanschluss 145 und/oder dem Sourceanschluss 150 gegenüberliegenden Seite des Trägersubstrats 1 10 in einem den
Kanalbereich 155 zumindest teilweise überlappenden Abschnitt des
Trägersubstrats 1 10, wobei ein Rand der Ausnehmung durch eine
Isolationsschicht bedeckt wird.
Die beschriebenen und in den Figuren gezeigten Ausführungsbeispiele sind nur beispielhaft gewählt. Unterschiedliche Ausführungsbeispiele können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann ein Ausführungsbeispiel durch Merkmale eines weiteren Ausführungsbeispiels ergänzt werden.
Ferner können erfindungsgemäße Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden.
Umfasst ein Ausführungsbeispiel eine„und/oder"-Verknüpfung zwischen einem ersten Merkmal und einem zweiten Merkmal, so ist dies so zu lesen, dass das Ausführungsbeispiel gemäß einer Ausführungsform sowohl das erste Merkmal als auch das zweite Merkmal und gemäß einer weiteren Ausführungsform entweder nur das erste Merkmal oder nur das zweite Merkmal aufweist.

Claims

Ansprüche
1 . Transistor (100) mit folgenden Merkmalen:
einem Trägersubstrat (1 10);
einer auf dem Trägersubstrat (1 10) aufgebrachte erste Halbleiterschicht (130) aus einem ersten Halbleitermaterial;
eine auf der ersten Halbleiterschicht (130, 135) aufgebrachte zweite Halbleiterschicht (135) aus einem zweiten Halbleitermaterial, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet;
- einen Drainanschluss (145) und einen Sourceanschluss (150), die
zumindest in der zweiten Halbleiterschicht (135) eingebettet sind, wobei mittels des Drainanschlusses (145) und des Sourceanschlusses (150) zumindest eine Grenzschicht (140) zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist;
- einen Kanalbereich (155) zwischen dem Drainanschluss (145) und dem
Sourceanschluss (150);
einen Gateanschluss (170), der zumindest teilweise den Kanalbereich (155) überdeckt; und
eine Ausnehmung (180), die auf einer dem Drainanschluss (145) und/oder dem Sourceanschluss (150) gegenüberliegenden Seite des
Trägersubstrats (100) angeordnet ist und eine den Kanalbereich (155) zumindest teilweise überlappt, wobei ein seitlicher Rand (182) und/oder ein Boden (183) der Ausnehmung (180) von einer Isolationsschicht (185) bedeckt ist.
2. Transistor (100) gemäß Anspruch 1 , dadurch gekennzeichnet, dass die
Isolationslage sich von der Ausnehmung (180) auf eine dem Gateanschluss (170) gegenüberliegende Hauptoberfläche (186) des Trägersubstrats (100) hinaus erstreckt. Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass auf einer dem Trägersubstrat (1 10)
gegenüberliegenden Seite der Isolationsschicht (185) zumindest im Bereich der Ausnehmung (180) eine Füllschicht (187) angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweist.
Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Füllschicht (187) zumindest im Bereich der Ausnehmung (180) ein metallisches Material, insbesondere Kupfer,
Polysilizium, insbesondere ein dotiertes Polysilizium und/oder ein SiC, insbesondere ein hoch dotiertes SiC und/oder ein Aluminiumnitrid aufweist.
Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Isolationsschicht (185) eine Dicke von mindestens 0,1 μηη und/oder höchstens 10 μηη aufweist.
Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Ausnehmung (180) eine Tiefe aufweist, sodass zwischen der ersten Halbleiterschicht (130) und der Isolationsschicht (185) eine Teilschicht des Trägersubstrats (1 10) angeordnet ist.
Transistor (100) gemäß einem der vorangegangenen Ansprüche,
gekennzeichnet, durch ein die zweite Halbleiterschicht (135), den
Sourceanschluss (145), den Drainanschluss (150) und/oder den
Gateanschluss (170) überdeckendes weiteres Trägersubstrat (320).
Transistor (100) gemäß einem der vorangegangenen Ansprüche,
gekennzeichnet durch eine weitere Ausnehmung (300), die sich von einer dem Gateanschluss (170) gegenüberliegenden Seite des Trägersubstrats (1 10) bis zur ersten (130) und/oder zweiten (135) Halbleiterschicht erstreckt, insbesondere wobei die weitere Ausnehmung (300) in einem den
Kanalbereich (155) nicht überlappenden Abschnitt des Trägersubstrats (1 10) angeordnet ist. Transistor (100) gemäß Anspruch 8, dadurch gekennzeichnet, dass auf einem Rand der weiteren Ausnehmung (300) zumindest teilweise die Isolationsschicht (185) oder eine weitere Isolationsschicht angeordnet ist.
Transistor (100) gemäß einem der vorangegangenen Ansprüche 8 oder 9, dadurch gekennzeichnet, dass in der weiteren Ausnehmung (300) die Füllschicht (187) oder eine weitere Füllschicht angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweist, insbesondere wobei die Füllschicht (187) oder die weitere Füllschicht mit dem
Sourceanschluss (145), dem Drainanschluss (150), dem Gateanschluss (170) oder der Grenzschicht (140) elektrisch leitfähig verbunden ist.
Verfahren (200) zum Herstellen eines Transistor (100)s, wobei das
Verfahren (200) die folgenden Schritte aufweist:
- Bereitstellen (210) eines Trägersubstrat (1 10)s (1 10),
Aufbringen (220) einer ersten Halbleiterschicht (130) aus einem ersten Halbleitermaterial auf dem Trägersubstrat (1 10) und Aufbringen einer zweiten Halbleiterschicht (135) aus einem zweiten Halbleitermaterial auf der ersten Halbleiterschicht, wobei der Bandabstand des ersten
Halbleitermaterials sich vom Bandabstand des zweiten
Halbleitermaterials unterscheidet;
Ausbilden (230) eines Drainanschlusses (145) und eines
Sourceanschlusses (150), die zumindest in der zweiten Halbleiterschicht (135) eingebettet werden, wobei mittels des Drainanschlusses (145) und des Sourceanschlusses (150) zumindest eine Grenzschicht (140) zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist und durch den Drainanschluss (145) und den
Sourceanschluss (150) ein Kanalbereich (155) zwischen dem
Drainanschluss (145) und dem Sourceanschluss (150) definiert wird; Anordnen (240) eines Gateanschlusses (170), der zumindest teilweise den Kanalbereich (155) überdeckt; und
Einbringen einer Ausnehmung (180) auf einer dem Drainanschluss (145) und/oder dem Sourceanschluss (150) gegenüberliegenden Seite des Trägersubstrats (1 10) in einem den Kanalbereich (155) zumindest teilweise überlappenden Abschnitt des Trägersubstrats (1 10), wobei ein Rand der Ausnehmung (180) durch eine Isolationsschicht (185) bedeckt
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