EP1382061A2

EP1382061A2 - Verfahren zur herstellung einer halbleiteranordnung und verwendung einer ionenstrahlanlage zur durchführung des verfahrens

Info

Publication number: EP1382061A2
Application number: EP02757724A
Authority: EP
Inventors: Bernd Goebel; Peter Moll; Martin Gutsche; Harald Seidl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-03-30
Filing date: 2002-03-25
Publication date: 2004-01-21
Also published as: DE10115912A1; TW574727B; WO2002080240A2; WO2002080240A3; US20040063321A1

Abstract

Bekannt ist ein Lithographisches Verfahren zum Entfernen einer dünnen Maskenschicht, insbesondere eines Si3N4-Liners, auf einer Seite einer Vertiefung in einer Halbleiteranordnung. Erfindungsgemäss ist vorgesehen, dass ein Ionenstrahl unter einem Winkel schräg auf die Vertiefung gerichtet wird, wodurch in den bestrahlten Bereichen die dünne Maskenschicht entfernt wird.

Description

Beschreibung

Verfahren zur Herstellung einer Halbleiteranordnung und Verwendung einer Ionenstrahlanlage zur Durchführung des Ver- fahrens

Die vorliegende Erfindung betrifft insbesondere ein Verfahren zur Herstellung einer Halbleiteranordnung nach dem Oberbegriff des Patentanspruches 1.

Bekannt sind gemäß dem Stand der Technik aus D. Widmann, H. Mader, H. Friedrich: Technologie hochintegrierter Schaltungen. - 2. Auflage - Springer, 1996. u.a. Halbleiteranordnungen für DRAMs in Sub-μ Technologie mit Deep Trench- (DT) Kondensator und Auswahltransistor. Um den DT-Kondensator an den Auswahltransistor anschließen zu können, muss der DT-Kondensator mit dem Substrat leitend verbunden werden. Dieser Kontakt bzw. diese Verbindung (buried strap oder Buried-Kon- takt) darf jedoch lediglich auf der dem zugehörigen Auswahl- transistor zugewandten Seite unterhalb der Mono-Si-Oberflache bestehen. Daher muss auf dieser Seite die Isolierung zwischen dem DT-Kondensator und dem Auswahltransistor bzw. dem Substrat entfernt werden und durch ein leitendes Material ersetzt werden. Auf der anderen Seite des DT-Kondensators darf hingegen keine leitende Verbindung entstehen. Möglich ist auch umgekehrt, eine vorhandene leitende Verbindung zwischen dem DT-Kondensator und dem Substrat auf einer der beiden Seiten zu entfernen und dadurch den buried strap zu realisieren. Grundsätzlich muss also eine unterschiedliche Behand- lung beider -Seiten des DT-Kondensators durchgeführt werden. Dieses Problem wird gemäß dem Stand der Technik über ein Lithografie-Verfahren gelöst, bei dem nur eine Seite des DT- Kondensators bedeckt ist, wobei durch einen anschließenden Ätzvorgang der buried strap auf den nicht abgedeckten Gebie- ten entfernt wird (Widmann, Mader: S. 339; Schritt 11). Weiterhin ist es aus D. Widmann et. al . bekannt, bei der Strukturerzeugung in Gräben auch vertikale Oberflächen auszunutzen, beispielsweise durch Prozessschritte wie definierte Rückätzung und Schrägimplantation (Widmann, Mader: S.82, 178, 282) . Bekannt ist beispielsweise eine Schrägimplantation unter einem Bestrahlungswinkel von etwa 45° durch einen Spacer hindurch zur Erzeugung kurzer LDD (Lightly Doped Drain) -Dotierprofile.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine Vorrichtung bereitzustellen zum Entfernen einer dünnen Schicht an lediglich einer Seite eines Grabens oder eines Kontaktloches der Halbleiteranordnung.

Erfindungsgemäß ist dies bei einem Verfahren mit den Merkmalen des Patentanspruches 1 erreicht . Durch den unter dem Strahlungswinkel α schräg auf die Waferoberflache gerichteten Ionenstrahl wird die Geometrie des Loches bzw. der Vertiefung genutzt. Da der unerwünschte Ionenangriff auf einer Seitenwandflache durch den Abschattungseffekt in der Vertiefung vermieden wird, kann in einem Verfahrensschritt über die gesamte Fläche des Wafers reproduzierbar und ausreichend genau die besagte Schicht einseitig entfernt werden. Im Gegensatz zu den bekannten lithographischen Verfahren ist das erfindungsgemäße Verfahren jedoch nicht abhängig von der genauen relativen Zueinanderpositionierung bzw. dem Alignment zweier Lithographieebenen, was zudem bei kleineren Strukturgrößen immer aufwendiger wird. Das erfindungsgemäße Verfahren ist vielmehr selbstjustierend und unabhängig von litho- graphischen Justiergenauigkeiten. Entsprechendes gilt für die Verwendung einer Ionenstrahlanlage zur Durchführung des Verfahrens und eine nach dem erfindungsgemäßen Verfahren hergestellte Halbleiteranordnung.

Wenn alle Vertiefungen der Halbleiteranordnung auf einem

Wafer, in denen buried straps realisiert werden sollen, eine einheitliche Geometrie aufweisen, kann erfindungsgemäß auf einfache Weise reproduzierbar und genau der Liner einseitig in der Vertiefung entfernt werden und nachfolgend der buried strap erzeugt werden.

Vorteilhafter Weise wird der Ionenstrahl durch eine relativ verschwenkbare RIBE (Reactive Ion Beam Etching) -Quelle erzeugt. Dadurch ist eine kontrollierte selektive Ätzung des Liners bei guter Ätzrate sichergestellt.

In weiteren abhängigen Ansprüchen finden sich weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens.

Nachfolgend sind drei Ausführungsbeispiele des erfindungsgemäßen Verfahrens und die dabei erforderliche Vorrichtung beschrieben; es zeigen:

Fig. la-f die Formierung eines einseitigen buried straps mittels gerichteten Ionenstrahls gemäß dem ersten Ausführungsbeispiel in einer Schnittdarstellung, sowie Fig. 2a-f die Formierung eines einseitigen buried straps mittels gerichteten Ionenstrahls gemäß dem zweiten Ausführungsbeispiel in einer Schnittdarstellung, Fig. 3a,b in einer Draufsicht in vergrößertem Maßstab den bestrahlte Lochboden gemäß dem zweiten Ausführungsbeispiel, sowie

Fig. 4a-g die Formierung eines einseitigen buried straps mittels gerichteten Ionenstrahls gemäß dem dritten Ausführungsbeispiel in einer Schnittdarstellung, sowie Fig. 5 eine stark vereinfachte Prinzipdarstellung der erfindungsgemäß verwendeten Vorrichtung.

In Fig. la ist ein Ausschnitt einer DRAM-Speicherzelle einer auf einem Wafer angeordneten Halbleiterschaltung gezeigt, die alle Verfahrensschritte vor dem Beginn der erfindungsgemäßen Verfahrensschritte gesehen hat (Widmann, Mader: S. 338;

Schritt 9). Dabei ist in Fig. la-f aus Vereinfachungsgründen lediglich ein DT-Kondensator 1 und der unmittelbar angren- zende Bereich eines dazugehörigen Auswahltransistors 3 dargestellt. Der DT-Kondensator 1 besteht aus einem Poly-Si-Kern 5, der von einem Collar-Oxid 7 umgeben ist, und ist im Bodenbereich eines Loches 9 bzw. eines Grabens mit ellipsenförmi- ger Grundfläche angeordnet. Das Loch 9 ist in einem Si-Sub- strat 11 angeordnet, das von einer etwa 0,2 μ starken Si₃N₄- Maske 13 bedeckt ist. Dabei beträgt der Abstand der Oberseite der Si₃N4-Maske 13 zur Oberseite des Poly-Si 5 des DT-Kondensators 1 etwa 0,3 -0,4 μm und die kurze bzw. die lange Seite der Ellipse betragen 0,2 bzw. 0,4 μm. Durch einen nasschemischen isotropen Ätzvorgang wurde, wie in Fig. la gezeigt, das Collar-Oxid 7 gegenüber der Oberseite des Poly-Si 5 etwas zurückgezogen ( Pfeil in Fig. la) .

Gemäß Fig. lb erfolgt eine konforme Abscheidung einer

Barriereschicht, die als Maske für die nachfolgenden Trockenoder Nassätzungen geeignet ist, in Form eines Si₃N₄-Liners 15 mit einer Stärke von etwa 5-10 im. Der Liner 15 bedeckt insbesondere auch umfangsseitig die Seitenwand des DT-Konden- sators 1 und den Boden des Loches 9 bzw. die Oberseiten des

Poly-Si-Kerns 5 und des Collar-Oxids 7 (Fig. lb) . Vorteilhaft an der Materialwahl des Liners 15 ist, dass bei Si₃N₄ sowohl Si als auch Si0 selektiv geätzt werden können. Die Stärke des Liners 15 ist mit etwa 5-10 nm so bemessen, dass einer- seits durch die nachfolgende Ionenbestrahlung der Liner 15 in den bestrahlten Bereichen noch sicher vollständig entfernt werden kann, und dass andererseits der Liner in den nicht bestrahlten und damit in den nicht entfernten Bereichen als Maske für die dann anschließende Rückätzung des Collar-Oxids ausreichend stark ausgebildet ist.

Durch die Verwendung eines gerichteten Ionenstrahls S, der unter einem Bestrahlungswinkel in Abweichung zur Normalen (unterbrochene Linie) auf die Scheibe bzw. den Wafer gerich- tet wird, wird in dem Loch 9 eine Seite des DT-Kondensators 1 einem deutlich stärkeren Ätz- bzw. Sputterangriff ausgesetzt als die Seite, die sich im gegenüberliegenden Strahlungs- schatten befindet. Dadurch wird einseitig die dünne Si₃N₄- Barriereschicht 15 von der Seitenwand und dem Lochboden (Bereich A; vgl. Fig. 3a) entfernt. Alle unter der dicken Si₃N₄-Maske 13 gegebenenfalls befindlichen Halbleiterstruk- turen sind dabei durch die Maske 13 vor der Ionenstrahlung geschützt. Im nicht bestrahlten und deshalb nicht entfernten Bereich stellt der Si₃N₄-Liner 15, wie nachfolgend beschrieben ist, für die anschließende Entfernung des Collar-Oxids 7 eine Maske dar, so dass ein buried strap 17 nur an den Stel- len entstehen kann, an denen vorher der Liner 15 entfernt worden ist. Gemäß Fig. lc ist der Bestrahlungswinkel α so gewählt, dass der Liner 15 bis zur Hälfte der Breite b des Loches 9 im Bereich A entfernt wird. Um eine nachteilig zu geringe oder zu umfangreiche Entfernung des Si₃N₄-Liners 15 vermeiden zu können, wird der Bestrahlungswinkel α deshalb bevorzugt so eingestellt, dass der Ionenstrahl S etwa auf % der Lochbreite b abgeschirmt ist. Dadurch ist sichergestellt, dass trotz Fertigungsschwankungen und Einstell-Ungenauigkei- ten weder zu wenig noch zu viel Si₃N-Liner 15 im Boden- bereich des Loches 9 entfernt wird (Fig. lc, vgl. Fig. 3a) .

Im folgenden Verfahrensschritt wird gemäß Fig. Id mit einer hochselektiven anisotropen Ätzung (Pfeil) - mit anschließendem isotropem Overetch zur Entfernung von Resten - an der Seite des DT-Kondensators 1 das Collar-Oxid 7 rückgeätzt, an der zuvor der Si₃N₄-Liner 15 durch die Ionenbestrahlung entfernt worden ist. Bei nicht ausreichender Selektivität dieser anisotropen Ätzung kann auch mit dem Liner 15 ein unterer Liner geöffnet werden, der dann wieder als Maske für den fol- genden Ätzschritt dient (nicht gezeigt) .

Im nächsten Verfahrensschritt wird gemäß Fig. le eine Poly- Si-Schicht 19 konform abgeschieden (Fig. le) und somit die leitende Verbindung zwischen dem Poly-Si-Kern 5 des DT-Kon- densators 1 und dem Auswahltransistor 3 bzw. dem Si-Substrat 11 einseitig hergestellt (Fig. le) . 00 > tXJ b h^

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nasschemische Rückätzung des Collar-Oxids 7 ist im Unterschied zum ersten Ausführungsbeispiel nicht erfolgt.

Im ersten Verfahrensschritt wird ein Si₃N₄-Liner 15 konform abgeschieden. Der Liner 15 dient als Maske für die folgenden Trocken- oder Nassätzungen und ist ebenfalls etwa 5-10 nm stark. Der Si₃N-Liner 15 bedeckt insbesondere auch umfangs- seitig die Seitenwand des DT-Kondensators 1 bzw. des Collar- Oxids 7 und den Boden des Loches 9 bzw. die Oberseite des Poly-Si-Kerns 5 (Fig. 2b).

Anschließend wird der Liner 15 wird über einen gerichteten Ionenstrahl S an einer Seite bzw. auf einem Teil der Poly-Si- Oberfläche 5 entsprechend dem ersten Ausführungsbeispiel ent- fernt (Fig. 2c) . Dabei einzuhaltende Grenzen des räumlichen Umfangs der Entfernung des Liners 15 durch die Ionenbestrahlung sind in Fig. 2cl sowie 2c2 ausschnittsweise dargestellt. Gemäß Fig. 2cl bleibt der Si₃N-Liner 15 höchstens bis zu einer Höhe der Breite des Collar-Oxids 7 (entspricht dem lateralen Abstand zwischen dem Si-Substrat 11 und dem Poly-

Si-Kern 5) stehen, um für die anschließenden Ätzprozesse noch geeignet ausgebildet zu sein. Der andere Grenzzustand der Entfernung des Liners 15 ergibt sich dadurch, dass prozesstechnisch sichergestellt sein muss, dass der buried strap 17 zuverlässig nur auf einer Seite des DT-Kondensators 1 ausgebildet wird (vgl. Fig. 3a, b) .

Dann kann im folgenden Verfahrensschritt mit einer selektiven isotropen Ätzung das Collar-Oxid 7 rückgeätzt werden (Pfeil) , so dass an der zuvor bestrahlten Seitenwand das Collar-Oxid 7 im Bereich oberhalb des Lochbodens vollständig entfernt wird (Fig. 2d) .

An dieser Seitenwand wird anschließend das Collar-Oxid 7 über eine anisotrope Rückätzung ausreichend zurückgezogen (Pfeil) . Nachfolgend können durch einen weiteren isotropen Ätzschritt zudem unerwünschte Oxid-Reste entfernt werden (Fig. 2e) . Durch die Abscheidung einer konformen Poly-Si-Schicht 19 (unterbrochene Linie in Fig. 2f) und eine anschließende isotrope Rückätzung des abgeschiedenen Poly-Si (Fig. 2f) ver- bleibt in dem Spalt, der durch die Collar-Oxid-Rückätzung

(Fig. 2e) entstanden ist, ausreichend Poly-Si, das den buried strap 17 entsprechend dem ersten Ausführungsbeispiel bildet.

In den Fig. 3a und 3b ist in einer Draufsicht in vergrößertem Maßstab gezeigt, in welchem Bereich B der Si₃N-Liner 15 infolge des lonenstrahls S oberhalb des Collar-Oxids 7 in dem ellipsenförmigen Loch 9 entfernt wird, eine von der Ionenstrahlung S bestrahlte Bodenfläche A (Fig. 3a) des DT-Kondensators 1 sowie ein Bereich C, in dem das Collar-Oxid 7 nach der zweimaligen isotropen Rückätzung gemäß Fig. 2d, e entfernt ist (Fig. 3b) . In Fig. 3a ist veranschaulicht, in welchem im wesentlichen ellipsenförmig begrenzten Flächenbereich A des Lochbodens die Ionenstrahlung S auftritt, die unter dem Winkel α gemäß Fig. 2c eingestrahlt wird, und in welchem übrigen Flächenbereich die Halbleiteranordnung durch den oberen Rand des Loches 9 im Bodenbereich sicher abgeschirmt ist. Der von der Seitenwand des Loches 9 in den Bodenbereich reflektierte Strahlungsanteil kann hierbei vernachlässigt werden. Die isotrope Rückätzung beträgt gemäß Fig. 3b etwa das zweifache der Coϊlar-Breite.

Alternativ zu den beiden ersten Ausführungsbeispielen wird im Verfahren gemäß dem dritten Ausführungsbeispiel eine zunächst beidseitig ausgebildete leitende Verbindung zwischen dem DT- Kondensator 1 und dem unmittelbar angrenzenden Bereich des dazugehörigen Auswahltransistors 3 einseitig entfernt und dadurch einseitig der buried strap 17 erzeugt (Fig. 4a-g) .

Ausgehend von der zu der in Fig. la gezeigten identischen Prozesssituation gemäß Fig. 4a wird das Collar-Oxid 7 isotrop rückgeätzt (Pfeil in Fig. 4b). Im nachfolgenden Prozessschritt erfolgt die Abscheidung einer konformen Poly-Si- LO LO tsJ is 0 ¹

LΠ O LΠ o LΠ o LΠ

mit Edelgas-Ionen zur Durchführung des erfindungsgemäßen Verfahrens verwendbar. Alternativ ist auch eine geeignete Modifikation einer RIE-Anlage möglich, wobei die Ionen geeignet abgelenkt werden. Auch das Ätzverfahren mit gerichteten Atom- strahlen (NSE bzw. Neutral Stream Etch) ist für die Realisierung der Erfindung verwendbar.

In Fig. 5 ist vereinfacht die an sich bekannte Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens gezeigt. Dabei sind in einer Vakuumkammer 25 eine Ionenquelle 27 und ein schwenkbarer Probentisch 29, auf dem der Wafer zur Bestrahlung unter dem Bestrahlungswinkel α angeordnet ist, vorgesehen.

Claims

Patentansprüche

1. Lithographisches Verfahren zum Herstellen einer Maskenschicht auf einer Halbleiteranordnung, wobei eine dünne Schicht, insbesondere eine SiN-Schicht (15) in eine

Vertiefung (9) der Halbleiteranordnung eingebracht wird, wobei die Schicht (15) zur Herstellung einer Maskenschicht auf einer Seite der Vertiefung (9) entfernt wird, d a d u r c h g e k e n n z e i c h n e t, dass ein Ionenstrahl (S) unter einem Winkel (°=) schräg auf die Vertiefung (9) gerichtet wird, wodurch die Schicht nur in einem Teilbereich der Vertiefung (9) bestrahlt und in dem bestrahlten Bereich die Schicht (15) entfernt und eine Maskenschicht erhalten wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass alle Vertiefungen (9) der Halbleiteranordnung auf einem Wafer eine einheitliche Geometrie aufweisen.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass als der durch den Ionenstrahl (S) zu strukturierende dünne Maskenschicht eine Si₃N₄*-Schicht (15) abgeschieden wird, dessen Stärke etwa 5-10 nm beträgt.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Ionenstrahl (S) durch eine RIBE-Quelle erzeugt wird.

5. Verwendung einer Ionenstrahlanlage zum Entfernen einer dünnen Maskenschicht, insbesondere einer Si₃N₄-Schicht (15) , auf einer Seite einer Vertiefung (9) in einer Halbleiteranordnung, dadurch gekennzeichnet, dass ein Ionenstrahl (S) der Ionenstrahlanlage auf einen Winkel (°=) in Abweichung zur Normalen bzgl . der Vertiefung (9) eingestellt wird.

6. Halbleiteranordnung mit zahlreichen Vertiefungen (9), in denen buried straps (17) angeordnet sind, dadurch gekennzeichnet , dass die buried straps (17) mit dem Verfahren nach Anspruch 1 hergestellt sind, und dass deshalb die buried straps (17) jeweils an der gleichen Seite der Vertiefung (9) einseitig angeordnet sind.