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Die Erfindung betrifft integrierte Speicherschaltung. Sie
bezieht sich insbesondere auf elektrisch programmierbare
Festspeicher.
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Speicher werden von Matrixanordnungen aus Speicherzellen
gebildet, die in Zeilen und Spalten angeordnet sind. Das
Adressieren geschieht beispielsweise zeilenweise, und das Lesen
geschieht spaltenweise: eine Wortleitung dient der
Adressierung einer Gruppe von Zellen, die in der gleichen Zeile
liegen und mit dieser Wortzeile verbunden sind; der Zustand der
Zelle wird an einem Leiter gelesen, der "Bitleitung"
bezeichnet wird, wobei dieser Leiter an eine Gruppe von Zellen
angeschlossen ist, die längs einer Spalte der Matrix angeordnet
sind.
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Das Lesen des Zustandes einer Zelle erfolgt auf folgende
Weise: mittels eines Decodierers wird die Zeile ausgewählt, in
der sich die Zelle befindet, und an einen Leseverstärker wird
die dieser Zelle entsprechende Bitleitung angeschlossen. Das
Lesen erfolgt häufig in zwei Zeitabschnitten:
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- in einem ersten Zeitabschnitt wird die Bitleitung auf ein
vorbestimmtes Potential, beispielsweise etwa 1 V, vorgeladen;
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- in einem zweiten Zeitabschnitt erfolgt das eigentliche
Lesen: die Zelle empfängt die geeigneten Spannungen, und nimmt
entsprechend ihrem Zustand (nichtprogrammiert oder
programmiert) Strom auf oder nicht, was zur Folge hat, daß sich das
Potential AD am Ausgang eines Strom/Spannungs-Umsetzers
ändert.
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Das Lesen erfolgt durch Vergleichen des Werts AD mit dem
entsprechenden, von einer an eine nichtprogrammierte Zelle
angeschlossenen Referenzschaltung gelieferten Wert.
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Die integrierten Speicherschaltungen dieses Typs enthalten
somit eine den Bitleitungen zugeordnete Vorladungsschaltung.
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In bekannten einfachen Aus führungs formen ist die
Vorladungsschaltung gemäß Fig. 1 aufgebaut. Sie dient dazu,
gleichzeitig ein Vorladungspotential an der Bitleitung herzustellen
und ein Signal an den Leseverstärker zu übertragen. Sie kann
daher als Vorladungs- und Leseschaltung bezeichnet werden.
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Diese Schaltung ist ein Umsetzer, eine sogenannte
"I/V-Schaltung". Sie ist ein Strom/Spannungs-Umsetzer, der eine
Spannung liefert, die sich mit ihrem Eingangsstrom stark ändert.
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Sie erfaßt den von der Zelle im Lesezeitpunkt aufgenommenen
Strom (den Strom, der vom Speicherzustand der Zelle abhängt);
die Ausgangsspannung der Schaltung, die stark vom
Eingangsstrom abhängt, wird an den Lese-Differenzverstärker angelegt,
der je nach dem Zustand der Zelle in die eine oder in die
andere Richtung kippt. Während der Vorladung, vor dem Lesen,
ist es die gleiche Schaltung, die an die Bitleitung eine
feste Vorladungsspannung anlegt.
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Die Schaltung von Fig. 1 enthält einen Vorladungstransistor
Tp, dessen Drain-Anschluß an die Versorgungsspannung Vcc der
Schaltung gelegt ist und desse Source-Anschluß über einen
Negator I1 mit seinem Gate-Anschluß verbunden ist, damit eine
Regelung entsteht, die an den Source-Anschluß des Transistors
eine feste Spannung anlegt. Der Negator ist hier von zwei
komplementären MOS-Transistoren gebildet, deren
Gate-Anschlüsse zur Bildung des Negatoreingangs miteinander
verbunden sind, wobei der Eingang an den Source-Anschluß von Tp
angeschlossen ist; ihre Drain-Anschlüsse sind zur Bildung des
Negatorausgangs miteinander verbunden, wobei der Ausgang mit
dem Gate-Anschluß von Tp verbunden ist. Die Kenngrößen
(Schwellenspannung und Abmessungen) des Vorladungstransistors
Tp und der Transistoren des Negators legen den Wert der
Vorladungsspannung fest, in die Schaltung i/v an die Bitleitung
während der Vorladung anzulegen versucht.
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Der Source-Anschluß des Transistors Tp bildet den Eingang des
Umsetzers i/v, und er ist über Transistoren an die
Bit-Leitung BL angeschlossen, die für das Funktionieren des
Speichers notwendig sind: insbesondere einen Lesesteuertransistor
Tc und einen Bitleitungs-Decodiertransistor Td. Ein
Transistor Ts, dessen Source-Anschluß und dessen Gate-Anschluß
mit dem Source-Anschluß und dem Gate-Anschluß des Transistors
Tp verbunden sind und der vom gleichen Typ wie Tp (hier N-
Kanal) ist, erzeugt im Transistor Tp den gleichen Strom. Der
Transistor Ts liegt in Serie mit einem Transistor Tr, der als
Widerstand geschaltet ist und an die Versorgungsspannung Vcc
gelegt ist. Tr ist vorzugsweise ein Transistor mit P-Kanal,
dessen Gate-Anschluß mit seinem Drain-Anschluß verbunden ist.
Der Ausgang des Umsetzers ist der Verbindungspunkt der Drain-
Anschlüsse der Transistorene Tr und Ts, und er liefert ein
Potential AD, das den vom Transistor Tp aufgenommenen Strom
repräsentiert, d. h. den von der Bitleitung BL aufgenommenen
Strom.
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Während der Vorladungsphase leiten die Transistoren Tc und
Td, und sie verhalten sich wie Widerstände. Die Bitleitung
verhält sich wie eine Kapazität mit einem relativ hohen Wert,
da alle Speicherpunkte einer gesamten Spalte parallel an
diese Bitleitung angeschlossen sind. Daraus ergibt sich, daß
sich die Bitleitung relativ langsam vorlädt und exponentiell
gegen den vom Transistor Tp und seinem Rückkopplungsnegator
vorgegebenen Sollwert geht.
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Die Langsamkeit der Vorladung ist ein Nachteil, da sie die
Gesamtzugriffszeit für das Lesen einer Speicherzelle
herabsetzt. Für einen Speicher mit einer Zugriffszeit von 80 ns
kann die Vorladungszeit beispielsweise 25 ns dauern. Es wäre
erwünscht, diese Zeitdauer zu reduzieren, um dem eigentlichen
Lesen mehr Zeit zur Verfügung zu stellen oder die
Gesamtzugriffszeit zu reduzieren.
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Ein Ziel der Erfindung ist es, die Vorladungszeit der
Bitleitung zu minimieren, jedoch unter Beibehaltung der gleichen
Eigenschaften beim Lesen und ohne die Leseschaltung zu
kompliziert zu machen.
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Zu diesem Zweck wird erfindungsgemäß vorgeschlagen, der
Rückkopplungsschaltung der Vorladungsschaltung während der
Vorladungsphase und während der eigentlichen Lesephase
unterschiedliche Eigenschaften zu verleihen, so daß die Schaltung
während der Vorladung einen Vorladungsspannungsollwert
anlegt, der höher als der Sollwert ist, der während des
eigentlichen Lesens geliefert wird.
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Die Erfindung betrifft somit insbesondere eine Schaltung zum
Vorladen und Lesen eines in Form einer integrierten Schaltung
ausgeführten Speichers, mit einem Vorladungstransistor, der
an eine Bitleitung anschließbar ist, und einem
Invertierglied, dessen Eingang an die Bitleitung und dessen Ausgang an
das Gate des Vorladungstransistors anschließbar sind, wobei
der Transistor und das Invertierglied eine Regelschaltung
bilden, die einen Einstellwert der Vorladungsspannung
einprägt, gegen den die Spannung an der Bitleitung strebt, wobei
dieser Spannungseinstellwert an die Kenngrößen der
Regelschaltung gebunden ist, dadurch gekennzeichnet, daß Mittel
vorgesehen sind, um während einer Vorladungsphase die
Kenngrößen der Regelschaltung der Vorladungsspannung zu
modifizieren, damit momentan ein Spannungseinstellwert erzielt
wird, der höher als die zum Lesen gewünschte
Vorladungsspannung ist, worauf dann wieder zu einem Spannungseinstellwert
zurückgekehrt wird, der im wesentlichen gleich dem
gewünschten Vorladungswert ist.
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Es wird somit eine Ablaufschaltschaltung vorgesehen, um die
Struktur des Negators während dieser zwei Phasen zu
modifizieren. Die Dauer der ersten Phase ist vorzugsweise so
gewählt,
daß sie endet, wenn die Spannung an der Bitleitung im
wesentlichen den Wert der gewünschten Vorladung für die
Lesephase erreicht.
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Vorzugsweise enthält das Invertierglied einen
P-Kanal-Transistor in Serie mit einem N-Kanal-Transistor und ein Mittel
zum Modifizieren der Größe eines der Transistoren des
Invertierglieds entsprechend der gerade in Gang befindlichen
Phase.
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Beispielsweise besteht dieser Transistor in der Praxis aus
zwei parallel geschalteten Transistoren mit unterschiedlichen
Abmessungen, die parallel geschaltet sind, wobei der eine
während einer der Phasen und der andere während der anderen
Phase ausgewählt wird. Beispielsweise ist der Source-Anschluß
eines der parallelen Transistoren über einen ersten
Wähltransistor an eine Versorgungsklemme angeschlossen, während der
Source-Anschluß des anderen mit der gleichen Klemme über den
anderen Wähltransistor angeschlossen ist.
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Während der Vorladungsphase kann die Vorladungsschaltung
einen großen Strom liefern und die Bitleitung schneller auf die
gewünschte feste Spannung aufladen. Während des Lesens
erfolgt eine Rückkehr zu einer Struktur und zur Abmessung der
der Transistoren, die einen Vorladungssollwert ergibt, der
sehr nahe bei dem gewünschten Vorladungswert liegt und der
eine große Strom/Spannungs-Verstärkung für das Lesen ergibt.
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Die Eigenschaften und Vorteile der Erfindung ergeben sich aus
dem Lesen der folgenden detaillierten Beschreibung, in der
auf die beigefügten Zeichnungen Bezug genommen ist, in denen:
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- Fig. 1, wie bereits beschrieben, eine schon vor der
Erfindung benutzte Lese- und Vorladungsschaltung zeigt;
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- Fig. 2 ein Beispiel einer erfindungsgemäßen Schaltung
zeigt;
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- Fig. 3 eine Anstiegskurve der Vorladungsspannung an der
Bitleitung bei der Schaltung von Fig. 1;
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- Fig. 4 eine Anstiegskurve der Vorladungsspannung mit der
Schaltung von Fig. 2.
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Die Elemente, die denen von Fig. 1 entsprechen, sind in Fig.
2 mit den gleichen Bezugszeichen gekennzeichnet: die
Bitleitung BL, die an die Vorladungs- und Leseschaltung über einen
Decodiertransistor Td und einen Lesesteuertransistor Tc
angeschlossen ist, der Vorladungstransistor Tp, der die
gewünschte Vorladungsspannung von beispielsweise etwa 1 V liefert,
und schließlich die Transistoren Tr und Ts, die die
eigentliche Strom-Spannungs-Umsetzung ermöglichen.
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Das Invertierglied I1 von Fig. 1 ist gemäß der Erfindung
durch eine geringfügig komplexere Schaltung ersetzt, die die
gleiche Rolle spielt, jedoch Eigenschaften hat, die sich
zwischen der Vorladungsphase und der eigentlichen Lesephase
ändern.
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Dieses Invertierglied enthält in diesem Beispiel immer noch
einen P-Kanal-Transistor P1 in Serie mit einem
N-Kanal-Transistor. Es sind jedoch zwei parallel geschaltete Transistoren
Nl und N'1 vorhanden, von denen wenigstens einer von der
Schaltung abgetrennt werden kann. Im dargestellten Beispiel
ist entweder der eine oder der andere der Transistoren in
Betrieb. Es könnte jedoch auch vorgesehen werden, daß während
der Lesephase beide Transistoren parallel in Betrieb sind.
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Jeder der Transistoren N1 und N'1 ist mit einem jeweiligen
Wähltransistor TS1, TS'1 in Serie geschaltet, mit dessen
Hilfe der Source-Anschluß des Transistors N1 bzw. N'1 an Masse
gelegt werden kann. Der Wähltransistor TS1 wird während der
eigentlichen Lesephase nach der Vorladung in den leitenden
Zustand versetzt. Der Transistor TS'1 ist im Gegensatz dazu
während der Vorladungsphase leitend.
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Während der Vorladung besteht das Invertierglied somit
praktisch aus den Transistoren P1 und N'1 (oder genauer gesagt P1
und der Gruppe N'1/TS'1); während der eigentlichen Lesephase
wird das Invertierglied durch die Transistoren P1 und N1/TS1
gebildet.
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Es wird also ein Ablaufsignal erzeugt, das TS1 oder TS'1
während vorbestimmte Zeitperioden leitend macht.
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In der gleichen Weise wie in Fig. 1 bildet die Rückführung
des Source-Anschlusses zum Drain-Anschluß beim Transistor Tp
über ein Invertierglied eine Regelung, die danach trachtet,
an den Source-Anschluß von Tp eine feste Spannung anzulegen,
deren Höhe im wesentlichen von den Kenngrößen
(Schwellenspannung und Abmessungen) des Transistors Tp und der Transistoren
des Invertierglieds abhängt. Mit "Abmessungen" der
Transistoren wird im wesentlichen das Verhältnis W/L der Breite und
der Länge des Transistorkanals verstanden.
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Gemäß der Erfindung wird dafür gesorgt, daß während der
Vorladungsphase die Gleichgewichtsspannung Vp'1 die das
Invertierglied, das als N-Kanal-Transistor die Gruppe N'1, TS'1
enthält, anzulegen trachtet, größer als die
Gleichgewichtsspannung Vp1 ist, die das Invertierglied, das als
N-Kanal-Transistor die Gruppe N1, TS1 enthält, anzulegen trachtet.
Diese letztgenannte Gleichgewichtsspannung ist übrigens sehr
nahe der gewünschten Vorladungsspannung an der Bitleitung,
wobei die Spannung Vp'1 im Gegensatz dazu größer ist
(beispielsweise um 30 % größer).
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Im Zeitpunkt der Vorladung, wenn die vorzuladende Bitleitung
durch die Transistoren Td und Tc mit der Vorladungs- und
Leseschaltung verbunden ist, geht die Spannung an der
Bitleitung exponentiell gegen die Gleichgewichtsspannung, die durch
den mittels des Invertierglieds rückgekoppelten Transistor Tp
angelegt wird.
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Nach der Erfindung wird während der Vorladungsphase ein
Taktsignal CLK' angelegt, das den Wähltransistor TS'1 leitend
macht, damit das Invertierglied mit dem Transistor N'1 (oder
genauer gesagt der Gruppe N'1, TS'1) als N-Kanal-Transistor
arbeitet. Das Potential der Bitleitung geht exponentiell
gegen das Potential Vp'1, das höher ist als das gewünschte
Potential.
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Die Dauer des Taktsignals CLK' ist vorzugsweise so berechnet,
daß der Transistor TS'1 gesperrt wird, wenn das Potential der
Bitleitung den gewünschten Wert im wesentlichen erreicht hat.
Ein Taktsignal CLK, das vorzugsweise ganz einfach das
logische Komplement von CLK' ist, übernimmt dann die Steuerung,
um den Transistor TS1 leitend zu machen.
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Der Transistor Tp und sein Invertierglied (nun mit dem
Transistor N1 als N-Kanal-Transistor) versucht dann, an der
Bitleitung das Potential Vpl zu erzeugen. Da dieses Potential
als Folge der relativ schnellen Aufladung der Bitleitung
praktisch bereits erreicht ist, ist die Schaltung für die
eigentliche Lesephase bereit. Während dieser Phase ist die
Regelschaltung auf das gewünschte Vorladungspotential Vp1 für
das Lesen stabilisiert.
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Auf diese Weise wird das Vorladen ohne Ändern der Kenngrößen
der Schaltung im Zeitpunkt des eigentlichen Lesens
beträchtlich beschleunigt.
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Zur Erzielung dieser schnellen Vorladung wird dem Transistor
N'1, der während der Vorladung benutzt wird, in der Praxis
ein Verhältnis W/L (Kanalbreite zu Kanallänge) verliehen, das
kleiner als das des Transistors N1 ist; dies setzt voraus,
daß während der Vorladung nur der Transistor N'1 allein
verwendet wird und anschließend nur der Transistor N1 allein
verwendet wird.
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Es könnte jedoch auch vorgesehen werden, daß während der
Vorladung der Transistor N'1 allein verwendet wird, und während
des Lesens die Transistoren N1 und N'1 parallel benutzt
werden, um einen größeren Transistor zu bilden. Dies ändert
offensichtlich die den zwei Transistoren zu verleihenden
relativen Abmessungen.
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Man könnte auch die relativen Abmessungen der
P-Kanal-Transistoren beeinflussen, um während der Vorladung eine größere
Sollspannung als die tatsächlich gewünschte
Vorladungsspannung Vp1 festzulegen. Außerdem könnte eine Einwirkung auf den
P-Kanal-Transistor und auf den N-Kanal-Transistor kombiniert
werden, sogar ein Invertierglied durch ein anderes mit
anderem Aufbau ersetzt werden, um das gleiche Resultat zu
erzielen.
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Schließlich könnte auch auf den Vorladungstransistor Tp
selbst sowie auch auf die Transistoren des Invertierglieds
eingewirkt werden.
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Man könnte das System sicherer machen, indem parallel zur
Schaltung ein Spannungsbegrenzer hinzugefügt wird, der jeden
übermäßigen Anstieg der Spannung an der Bitleitung
unterbindet.
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Fig. 3 und Fig. 4 zeigen als Beispiel zur Unterstützung des
Verständnisses den Potentialanstieg an der Bitleitung mit der
Schaltung von Fig. 1 bzw. mit der Schaltung von Fig. 2.
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In Fig. 3, die für die Schaltung von Fig. 1 gilt, muß
ausgehend von dem Zeitpunkt, an dem die Bitleitung durch die
Transistoren Td und Tc an die Vorladungs- und Leseschaltung
angeschlossen wird, eine Zeitperiode abgewartet werden, die
beispielsweise etwa 30 ns betragen kann, bevor das Potential
der Bitleitung fast den gewünschten Sollwert erreicht.
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In Fig. 4 ist der Potentialanstieg während des
Rechteckimpulses der Spannung CLK', der den Transistor TS'1 leitend macht,
viel schneller, und nach dem Ende dieses Rechteckimpulses
oder nahe dabei (beispielsweise am Ende von 10 bis 12 ns)
kann das Lesen durchgeführt werden, da sich das Potential der
Bitleitung auf dem richtigen Wert stabilisiert hat.
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Die angegebenen Zahlenwerte setzen voraus, daß in den zwei
Fällen beabsichtigt ist, mit den gleichen
Kapazitätskenngrößen und Anschlußwiderständen der Bitleitung das gleiche
Vorladungspotential zu erreichen.