DE4120317C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltung zur Wiedergabe digitaler Bildsignale nach dem Oberbegriff des Patentanspruchs 1.

Die Schaltung wird in einer digitalen Bildsignale verarbeitenden Einrichtung verwendet und ist insbesondere dazu vorgesehen, se­ rielle Daten einer Bildinformation, die zu zwei Kanälen einer digitale Bildsignale wiedergebenden Einrichtung innerhalb eines digitalen Videobandgerätes (nachfolgend VTR bezeichnet) über­ tragen wird, in parallele Daten umzuwandeln, die Zeitfehler der parallelen Daten zu korrigieren und dann die korrigierten Daten zwecks Wiedergabe weiterzuverarbeiten.

Eine bekannte Wiedergabeeinrichtung für digitale Bildsignale innerhalb eines digitalen VTR ist in Fig. 2 dargestellt. Seri­ elle Daten bzw. die Bildinformation, die durch einen Videoband­ abtastkopf reproduziert und einem ersten (I) und zweiten Kanal (II) zugeführt werden, werden in einer ersten und zweiten Se­ riell/Parallel-Wandlereinheit (1) in parallele Daten konver­ tiert. Ein erster und ein zweiter Zeitfehlerkorrektor (nachfol­ gend TBC bezeichnet) korrigieren in einer anschließenden Stufe (2) Zeitfehler der parallelen Daten, die während der Aufzeich­ nung und der Abtastung auftreten. Ein erster und ein zweiter Synchronisierungsdetektor erkennen in einer nächsten Stufe (3) ein Synchronisierungssignal, das in den von den TBCs (2) ausge­ gebenen Daten enthalten ist. Die am Ausgang der Synchronisie­ rungsdetektoren (3) abgegebenen Daten sind einem ersten und einem zweiten, inneren Fehlerkorrekturdecoder (4) zugeführt, die das ursprüngliche Signal mittels Paritätsdaten erkennen, die in eine Zeichenfolge eines fehlerhaft erzeugten Signals eingefügt sind, und leitet das Signal einer ersten und einer zweiten Umgruppierungseinheit (5) zu.

Die Umgruppierungseinheiten (5) schreiben Daten von links nach rechts und ordnen sie von oben nach unten matrixförmig an, wo­ nach sie die Daten vertikal lesen und so einem Multiplexer (6) zuführen. Ein äußerer Fehlerkorrekturdecoder (7) korrigiert in einem einzelnen Kanal vom Multiplexer (6) übertragene Datenfeh­ ler, wodurch fehlerkorrigierte Daten erzeugt werden.

Die bekannte Schaltung zur Wiedergabe digitaler Bildsignale, wie sie oben im Detail beschrieben ist, erfordert jedoch einen beträchtlichen Hardwareaufwand, und zwar aufgrund des kompli­ zierten Schaltungsaufbaus der Synchronisierungsdetektoren und der inneren Fehlerkorrekturdecoder, die die Signale in zwei Kanälen verarbeiten.

Eine weitere digitale Wiedergabeschaltung für zusammengesetzte Bildsignale ist aus der japanischen Offenlegungsschrift 62-13 195 bekannt.

Auch die hieraus bekannte Einrichtung benötigt einen beträcht­ lichen Hardwareaufwand, weil sie nach Korrektur eines zusammen­ gesetzten Bildeingangssignals in ein digitales Bildausgangssig­ nal letzteres in drei Chrominanzsignale R, G und B aufteilt und dieselben in drei Kanälen aufzeichnet und wiedergibt.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zur Wiedergabe digitaler Bildsignale vorzusehen, deren Hardwareauf­ bau vereinfacht ist.

Diese Aufgabe wird durch eine Schaltung mit den Merkmalen des Patentanspruches 1 gelöst. Die über zwei Kanäle zugeführten seriellen Daten, d. h. die Bildinformation, werden in parallele Daten umgewandelt und deren Zeitfehler korrigiert, wonach die fehlerkorrigierten Daten über einen einzigen Kanal wiedergege­ ben werden.

Zur Erläuterung der Erfindung und der damit verbundenen Vortei­ le ist neben dem bekannten ein bevorzugtes, erfindungsgemäßes Ausführungsbeispiel zeichnerisch dargestellt und wird im fol­ genden beschrieben. Es zeigen

Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Wiedergabe­ schaltung für digitale Bildsignale,

Fig. 2 ein Blockschaltbild der bekannten Wiedergabeschaltung für digitale Bildsignale,

Fig. 3 ein Schaltkreisdiagramm, das den detaillierten Aufbau einer ersten Seriell-Parallel-Wandlereinheit in Fig. 1 illustriert,

Fig. 4 Signalformen, die die Funktion eines Frequenzteilers erläutern, der sich in einem ersten Seriell/Parallel- Wandler in Fig. 3 befindet,

Fig. 5 ein Schaltkreisdiagramm, das den detaillierten Aufbau einer TBC-Einheit und eines Selektors in Fig. 1 illustriert,

Fig. 6A Signalformen zur Erläuterung des Betriebs zugehöriger, in Fig. 5 dargestellter Einheiten und

Fig. 6B die Funktionsabfolge zwischen Schreiben und Lesen der Speicher in Fig. 5.

Nachfolgend wird das bevorzugte Ausführungsbeispiel der Erfin­ dung unter Bezugnahme auf die Fig. 1 sowie 3 bis 6B beschrieben.

In Fig. 1 dargestellte Eingänge (103 und 106) einer ersten (101) bzw. zweiten Einheit (102) einer Seriell/Parallel-Wandlerstufe (100) sind mit einem nicht gezeigten Bauteil verbunden, welches mittels eines ebenfalls nicht gezeigten Abtastkopfes reprodu­ zierte serielle Daten auf zwei Kanäle überträgt; die Ausgänge der ersten und zweiten Einheit der Seriell/Parallel-Wandlerstu­ fe (100) sind jeweils mit Eingängen eines ersten (201) und zweiten TBCs (202) einer nachfolgenden Stufe (200) verbunden. Ein erster Eingang eines Selektors (300) ist an den Ausgang des ersten TBC (201) und ein zweiter Eingang an den Ausgang des zweiten TBC (202) angeschlossen, während sein Ausgang mit dem Eingang eines Synchronisierungsdetektors (400) verbunden ist.

An den Ausgang des Synchronisierungsdetektors (400) ist wieder­ um der Eingang eines inneren Fehlerkorrekturdecoders (500) an­ geschlossen, während der Ausgang dieses Decoders (500) den Ein­ gang einer Umgruppierungseinheit (600) beaufschlagt, dessen Ausgang (601) mit dem Eingang eines nicht gezeigten äußeren Fehlerkorrekturdecoders verbunden ist.

Im Betrieb konvertieren die ersten und zweiten Seriell/Paral­ lel-Wandlereinheiten (100), die über die zwei Kanäle zugeführten seriellen Daten in N-Bit parallele Daten, wobei N eine natür­ liche Zahl größer oder gleich 8 ist. Hierbei enthalten die vom Abtastkopf reproduzierten seriellen Daten die Abtastinformation, die Bildinformation, in der Information in Einheiten eines Bildpunktes enthalten ist, ist codiert, und während der Wieder­ gabe erzeugte Fehler werden mit Paritätsdaten korrigiert, um das Originalbild zu erhalten. Die nicht gezeigte Abtasteinheit, die aus vier Abtastköpfen A, B, C und D zur Wiedergabe von auf vier Spuren eines Bandes aufgezeichneter Information besteht, reproduziert das von den Köpfen A und C aufgenommene Signal in einem ersten Kanal und das von den Köpfen B und D aufgenommene Signal über einen zweiten Kanal.

Der erste TBC (201) und der zweite TBC (202) der TBC-Stufe (200) korrigieren Zeitfehler der Spuren, indem sie die Schreib- bzw. Leseoperation der von den ersten und zweiten Seriell/Parallel- Wandlereinheiten (100) abgegebenen parallelen Daten in die bzw. aus den Speichern steuern.

Ein Selektor (300) wählt alternierend die vom ersten TBC (201) bzw. zweiten TBC (202) abgegebenen parallelen Daten aus und gibt die ausgewählten Daten an einen Synchronisierungsdetektor (400) weiter.

Der Synchronisierungsdetektor (400) erkennt ein Synchronisie­ rungssignal, das jeweils in die Daten des von dem Selektor (300) ausgewählten Kanals eingefügt ist. Die vom Selektor (300) abgegebenen Daten enthalten einen Fehlerkorrekturcode (ECC ab­ gekürzt), und die Synchronisierungssignale werden in zwei N-Bit ECC-Codeeinheiten aufgezeichnet.

Ein innerer Fehlerkorrekturdecoder (500) demoduliert die vom Synchronisationsdetektor (400) kommenden N-Bit-Daten in 8-Bit- Daten und erkennt daraufhin das ursprüngliche Signal aus einer Zeichenfolge eines fehlerbehafteten Signals, um es einer Um­ gruppierungseinheit (600) zuzuführen. Der Grund für die Demodu­ lation der N-Bit-Daten in 8-Bit-Daten in diesem Schritt besteht darin, daß die 8-Bit-Information zur Aufzeichnung auf dem Band in eine N-Bit-Information moduliert wird, um während der Auf­ zeichnung Daten zu verwenden, die in einem bestimmten Frequenz­ band aufgezeichnet werden können.

Der Umgruppierer (600) schreibt die vom inneren Fehlerkorrek­ turdecoder (500) kommenden Daten von rechts nach links, ordnet sie von oben nach unten an und liest sie vertikal in einen in Fig. 1 nicht dargestellten äußeren Fehlerkorrekturdecoder aus.

Nachfolgend wird die genaue Funktionsweise der erfindungsgemä­ ßen Wiedergabeschaltung für digitale Bildsignale beschrieben.

Fig. 3 zeigt die in Fig. 1 verwendete erste Seriell/Parallel- Wandlereinheit (101) in einem detaillierten Schaltkreisdiagramm.

Der Eingang (103) eines ersten Schieberegisters (110) ist mit einem nicht gezeigten Ausgang verbunden, der vom Abtastkopf A reproduzierte serielle Daten abgibt, während der Ausgang des Schieberegisters (110) an einen Eingang eines Seriell/Parallel- Wandlers (120) angeschlossen ist. Der Ausgang des Seriell/Pa­ rallel-Wandlers (120) ist mit dem Eingang einer Zwischenspei­ chereinheit (140) und ein Taktsignalanschluß mit dem Ausgang (137) eines nicht gezeigten Taktgenerators, der ein Taktsignal (CLK1) für die Wiedergabe erzeugt, verbunden.

Der Eingang (104) eines Verzögerungsschaltkreises (131) inner­ halb eines Frequenzteilers (130) ist mit einem nicht gezeigten Servoteil zur Erzeugung eines Abtastkopfschaltsignals verbunden, welches bestimmt, ob ein vom Abtastkopf reproduziertes Signal auf Spur A oder Spur B aufgezeichnet ist. Der Ausgang des Ver­ zögerungsschaltkreises (131) ist an den Eingang eines ersten Inverters (132) angeschlossen. Der Ausgang des Inverters (132) ist wiederum mit dem ersten Eingang eines UND-Gatters (133) und der zweite Eingang des UND-Gatters (133) mit dem Eingang des Verzögerungsschaltkreises (131) verbunden. Der Ausgang des UND- Gatters (133) ist zum Eingang eines zweiten Inverters (134) ge­ führt.

Der Löschanschluß eines ersten Zählers (135) ist mit dem Ausgang des zweiten Inverters (134), der Ausgang des ersten Zählers (135) mit dem Taktanschluß der Zwischenspeichereinheit (140) und der Taktanschluß des Zählers mit dem Taktgeberausgang (137) für Wiedergabe verbunden.

Der Ausgang (141) der Zwischenspeichereinheit (140) ist zu dem in Fig. 1 dargestellten ersten TBC (201) geführt. Des weiteren ist der Eingang eines zweiten Schieberegisters (151) innerhalb eines Schreib-Adressengenerators (150) mit dem Ausgang des zweiten Inverters (134) verbunden. Der Taktanschluß eines zwei­ ten Zählers (152) innerhalb des Schreib-Adressengenerators (150) hat zur Taktgeberleitung (137) für Wiedergabe Verbindung, und die Ausgangsleitung (153) des zweiten Zählers (152) ist zu dem in Fig. 1 gezeigten ersten TBC (201) geführt.

In Fig. 4 sind Signalformen beim Betrieb des in Fig. 3 verwen­ deten Frequenzteilers dargestellt. Fig. 4(a) zeigt ein 60 Hz Schaltsignal des Abtastkopfes A, das den Verzögerungsschaltkreis (131) beaufschlagt, Fig. 4(b) zeigt den Signalverlauf am Ausgang des Verzögerungsschaltkreises (131), Fig. 4(c) denjenigen am Ausgang des ersten Inverters (132), Fig. 4(d) denjenigen am Ausgang des UND-Gatters (133) und Fig. 4(e) denjenigen am Aus­ gang des zweiten Inverters (134).

Nachfolgend wird die Funktion des in Fig. 3 gezeigten Schaltungs­ teils unter Bezugnahme auf die Signalformen der Fig. 4 erläu­ tert.

Das erste Schieberegister (110) (siehe Fig. 3) kompensiert die am Eingang (103) des ersten Schieberegisters (110) anliegenden seriellen Daten DATA1, damit der parallele Takt PCLK1 des Fre­ quenzteilers (130) normal arbeitet, so daß das Ausgangssignal des Zwischenspeichers (140) gemäß dem Taktsignal PCLK1 abgege­ ben wird. Die kompensierten seriellen Daten DATA1 werden dem Seriell/Parallel-Wandler (120) zugeführt. Dieser wandelt die vom Schieberegister (110) ankommenden seriellen Daten abhängig vom Wiedergabetaktsignal CLK1 in 10-Bit parallele Daten um und führt diese der Zwischenspeichereinheit (140) zu.

Wenn ein der in Fig. 4(a) dargestellten Signalform entspre­ chendes Schaltsignal des Abtastkopfes A an den Eingang des Verzögerungsschaltkreises (131) geführt wird, wird dieses dort um ein abgegebenes Taktpulsbreitensignal verzögert und erhält die in Fig. 4(b) gezeigte Signalform. Dieser in Fig. 4(b) ge­ zeigte Signalverlauf am Ausgang des Verzögerungsschaltkreises (131) wird durch den ersten Inverter (132) in ein Signal inver­ tiert, das den Signalverlauf der Fig. 4(c) aufweist, welches dann dem UND-Gatter (133) zugeführt wird.

Das UND-Gatter (133) erzeugt dann ein Signal, dessen Signalver­ lauf dem in Fig. 4(d) gezeigten entspricht, indem es das Aus­ gangssignal des ersten Inverters (132) mit dem in Fig. 4(a) dargestellten Schaltsignal des Abtastkopfes A logisch multipli­ ziert, und gibt dieses Signal an den zweiten Inverter (134) weiter. Der Signalverlauf am Ausgang des zweiten Inverters (134) ist in Fig. 4(e) gezeigt; dieses Signal beaufschlagt den Löschanschluß des ersten Zählers (135).

Der erste Zähler (135) befindet sich gelöscht auf einem niedri­ gen Pegel des Ausgangssignals des Inverters (134) mit dem Sig­ nalverlauf gemäß Fig. 4(e); auf einem hohen Pegel ist er akti­ viert und zählt ein Wiedergabetaktsignal von 21,5 MHz. Daraus führt der erste Zähler (135) einen durch 10 dividierten paral­ lelen Takt PCLK1 dem Zwischenspeicher (140) zu. Der Zwischen­ speicher (140) speichert daraufhin vom Seriell/Parallel-Wandler (120) erzeugte Daten 10-Bit parallel gemäß dem Taktsignal PCLK1 vom Zähler (135) und gibt die zwischengespeicherten 10-Bit pa­ rallelen Daten an einen Eingang des ersten, in Fig. 1 dargestell­ ten TBC (201) weiter.

Das zweite Schieberegister (151) des Schreib-Adressengenerators (150) zur Erzeugung eines für eine Schreibadresse verwendeten Taktsignals empfängt das Ausgangssignal des Inverters (134), d. h. das in Fig. 4(e) dargestellte Signal, und kompensiert eine Ver­ zögerungszeit, wenn die vom Zwischenspeicher (140) abgegebenen parallelen Daten und das vom zweiten Zähler (152) abgegebene Schreib-Adressiersignal (W1) synchronisiert und daraufhin in einen Speicher des ersten TBC-Teils (201) übertragen werden. Das vom zweiten Schieberegister (151) abgegebene Signal ist dem Löschanschluß des zweiten Zählers (152) zugeführt, der das Schreib-Adressiersignal (W1) abhängig vom Wiedergabetaktsignal CLK1 erzeugt und daraufhin dem ersten TBC-Teil (201) eingibt. Das Schreib-Adressiersignal (W1) ist ein durch 10 geteiltes Signal nach Frequenzteilung des 21,5 MHz Wiedergabetaktes.

Ein detailliertes Schaltkreisdiagramm der TBC-Einheiten und des Selektors, wie sie in Fig. 1 verwendet sind, ist in Fig. 5 dar­ gestellt.

Die Eingänge eines ersten (211) und dritten Speichers (212) der ersten TBC-Einheit (201) sind mit dem Ausgang (141) des Zwi­ schenspeichers (140) der Fig. 3 verbunden, während die Ausgänge dieser Speicher zu einem ersten bzw. zweiten Eingangsanschluß des Selektors (300) geführt sind. Die Eingänge eines zweiten (221) und eines vierten Speichers (222) der zweiten TBC-Einheit (202) sind mit dem Ausgang eines Zwischenspeichers beaufschlagt, dessen Struktur und Funktionsweise derjenigen des ersten Zwi­ schenspeichers (140) des ersten Kanals entspricht, und die Aus­ gänge sind jeweils mit einem dritten bzw. vierten Eingangsan­ schluß des Selektors (300) verbunden.

Die erste Seriell/Parallel-Wandlereinheit (101), die Auswahlan­ schlüsse SEL eines ersten (213) und eines dritten Multiplexers (214) sowie ein erster Auswahlanschluß SEL1 des aus einem Mul­ tiplexer bestehenden Selektors (300) sind über eine Leitung (104) mit dem nicht gezeigten Abtastkopf-Schaltsignalausgang des Kopfes A oder C in der Servoeinheit für die Rotation einer Trommel verbunden. Die seriellen Daten DATA1 und der Wiederga­ betakt CLK1 sind über eine Leitung (103) bzw. eine Leitung (137) der ersten Seriell/Parallel-Wandlereinheit (101) zugeführt. Die zweite Seriell/Parallel-Wandlereinheit (102), die Auswahlan­ schlüsse SEL eines zweiten (223) und eines vierten Multiplexers (224) sowie ein zweiter Auswahlanschluß SEL2 des Selektors (300) sind über eine Leitung (107) mit dem Abtastkopf-Schaltsig­ nalausgang des nicht dargestellten Kopfes B oder D in der Ser­ voeinheit verbunden. Die seriellen Daten DATA2 und der Wieder­ gabetakt CLK2 sind über eine Leitung (106) bzw. eine Leitung (108) der zweiten Seriell/Parallel-Wandlereinheit (102) zugeführt.

Ein zweiter Eingang (2) des ersten Multiplexers (213) und ein erster Eingang (1) des dritten Multiplexers (214) sind an den Ausgang des in Fig. 3 dargestellten zweiten Zählers (152) ange­ schlossen. Der Schreib-Adressengenerator des zweiten Kanals ist in der Struktur und Betriebsweise identisch zu demjenigen (150) des ersten Kanals, und der Ausgang des zweiten Zählers des zweiten Kanals ist mit einem zweiten Eingang (2) des zweiten Multiplexers (223) und einem ersten Eingang (1) des vierten Multiplexers (224) verbunden. In einem nicht gezeigten Taktge­ nerator zur Erzeugung des Wiedergabetaktsignals zum Antrieb der Trommel ist ein Anschluß (154), an dem ein für den ersten und zweiten Kanal verwendetes Lese-Adressentaktsignal (R) abgegeben wird, gemeinsam mit einem ersten Eingang (1) des ersten Multi­ plexers (213), einem zweiten Eingang (2) des dritten Multiple­ xers (214), einem ersten Eingang (1) des zweiten Multiplexers (223) und einem zweiten Eingang (2) des vierten Multiplexers (224) verbunden.

Der Ausgang des ersten Multiplexers (213) ist zu einem Schreib/ Lese-Steueranschluß des ersten Speichers (211) und der Ausgang des dritten Multiplexers (214) zu einem Schreib/Lese-Steueran­ schluß des dritten Speichers (212) geführt. Ebenso ist der Aus­ gang des zweiten Multiplexers (223) mit einem Schreib/Lese- Steueranschluß des zweiten Speichers (221) und der Ausgang des vierten Multiplexers (224) mit einem Schreib/Lese-Steueran­ schluß des vierten Speichers (222) verbunden.

In Fig. 6A sind Signalverläufe von Signalen dargestellt, die den in Fig. 5 verwendeten Seriell/Parallel-Wandlereinheiten und TBCs zugeführt werden.

Das Signal im Teilbild (a) der Fig. 6A ist ein 120 Hz Steuer­ signal, das erzeugt wird, sobald die Trommel rotiert, und mit einem der nicht gezeigten Servoeinheit zugeführten Referenzsig­ nal verglichen wird. Das im Teilbild (b) gezeigte Abtastkopf- Schaltsignal des Kopfes A bestimmt, ob ein Wiedergabesignal auf Spur A oder C aufgezeichnet wird, wenn der Abtastkopf im ersten Kanal gewechselt wird. Das im Teilbild (c) dargestellte Abtast­ kopf-Schaltsignal des Kopfes B legt fest, ob ein Wiedergabesig­ nal auf Spur B oder D aufgezeichnet wird, wenn im zweiten Kanal der Abtastkopf gewechselt wird. Dementsprechend ist das im Teilbild (d) gezeigte Abtastkopf-Schaltsignal des Kopfes C das invertierte Signal des Abtastkopf-Schaltsignals des Kopfes A, und das im Teilbild (e) gezeigte Abtastkopf-Schaltsignal des Kopfes D ist das invertierte Signal des Abtastkopf-Schaltsig­ nals des Kopfes B.

Fig. 6B illustriert den Funktionsablauf des Schreibens und Le­ sens von Daten in die bzw. aus den in den TBC-Einheiten verwen­ deten Speichern.

Nachfolgend wird die Funktionsweise des in Fig. 5 dargestellten Schaltungsteils unter Bezugnahme auf die Fig. 6A und 6B be­ schrieben.

Wie in Fig. 5 gezeigt, ist das Abtastkopf-Schaltsignal des Kop­ fes A im ersten Kanal der Seriell/Parallel-Wandlereinheit (101) des ersten Kanals, den Auswahlanschlüssen SEL des ersten und dritten Multiplexers (213, 214) sowie dem ersten Auswahlanschluß SEL1 des Selektors (300) zugeführt. Das Abtastkopf-Schaltsignal des Kopfes B des zweiten Kanals ist in gleicher Weise der Se­ riell/Parallel-Wandlereinheit (102) des zweiten Kanals, den Auswahlanschlüssen SEL des zweiten und vierten Multiplexers (223, 224) sowie dem zweiten Auswahlanschluß SEL2 des Selektors (300) zugeführt.

Das Schreib-Adressiersignal W1 zum Schreiben von Daten des er­ sten Kanals in den ersten (211) und dritten Speicher (212) ist an den zweiten Eingang (2) des ersten Multiplexers (213) und an den ersten Eingang (1) des dritten Multiplexers (214) und das Lese-Adressiersignal (R) zur Wiedergabe der Daten des ersten Kanals, das sowohl für den ersten wie auch für den zweiten Kanal verwendet wird, an den ersten Eingang (1) des ersten Multiple­ xers (213) und den zweiten Eingang (2) des dritten Multiplexers (214) angelegt. Analog ist das Schreib-Adressiersignal W2 zum Schreiben der Daten des zweiten Kanals in den zweiten (221) und vierten Speicher (222) dem zweiten Eingang (2) des zweiten Mul­ tiplexers (223) und dem ersten Eingang (1) des vierten Multi­ plexers (224) zugeführt, während das gemeinsam für den ersten und zweiten Kanal verwendete Lese-Adressiersignal (R) zur Wie­ dergabe der Daten des zweiten Kanals an den ersten Eingang (1) des zweiten Multiplexers (223) und den zweiten Eingang (2) des vierten Multiplexers (224) angelegt ist.

Nun ist ein viergeteilter Bildbereich vorgesehen, wobei die Bildinformation im linken oberen (einem ersten) Bereich auf Spur A und diejenige in einem rechten oberen (einem dritten) Bereich auf Spur C aufgezeichnet ist. Die Bildinformation wird dann mittels der Abtastköpfe A und C reproduziert und in den ersten (211) und dritten Speicher (212) des ersten Kanals ein­ gespeist. Die Bildinformation in einem linken unteren (einem zweiten) Bereich ist auf Spur B und diejenige in einem rechten unteren (einem vierten) Bereich auf Spur D aufgezeichnet. Sie wird durch die Abtastköpfe B und D reproduziert und dem zweiten (221) und vierten Speicher (222) des zweiten Kanals zugeführt. Die vier Multiplexer (213, 214, 223 und 224) wählen jeweils ihren ersten Eingang (1) aus, wenn das dem Auswahlanschluß (SEL) zu­ geführte Abtastkopf-Schaltsignal auf niedrigem Pegel liegt, während sie ihren zweiten Eingang (2) auswählen, wenn das Ab­ tast-Schaltsignal auf hohem Pegel liegt.

Abhängig vom Ausgangssignal des ersten Multiplexers (213) wer­ den dementsprechend entweder von der ersten Seriell/Parallel- Wandlereinheit (101) abgegebene Daten in den ersten Speicher (211) eingeschrieben oder es werden die dort gespeicherten Da­ ten einem ersten Eingang "10" des Selektors (300) zugeführt, wobei das Abtastkopf-Schaltsignal A am Selektor (300) auf nied­ rigem und das Abtastkopf-Schaltsignal B auf hohem Pegel liegt. Abhängig vom Ausgangssignal des dritten Multiplexers (214) wer­ den von der ersten Seriell/Parallel-Wandlereinheit (101) zuge­ führte Daten entweder in den dritten Speicher (212) einge­ schrieben oder es werden die dort gespeicherten Daten einem zweiten Eingang "01" des Selektors (300) zugeführt, wobei das Abtastkopf-Schaltsignal A am Selektor (300) auf hohem und das Abtastkopf-Schaltsignal B auf niedrigem Pegel liegt. Abhängig vom Ausgangssignal des zweiten Multiplexers (223) werden entwe­ der von der zweiten Seriell/Parallel-Wandlereinheit (102) an­ kommende Daten in den zweiten Speicher (221) geschrieben oder es werden die dort gespeicherten Daten einem dritten Eingang "00" des Selektors (300) zugeführt, wenn die Abtastkopf-Schalt­ signale A und B am Selektor (300) beide auf niedrigem Pegel sind. Abhängig vom Ausgangssignal des vierten Multiplexers (224) werden entweder von der zweiten Seriell/Parallel-Wandler­ einheit (102) abgegebene Daten in den vierten Speicher (222) geschrieben oder die dort gespeicherten Daten werden einem vierten Eingang "11" des Selektors (300) zugeführt, wenn die Abtastkopf-Schaltsignale A und B am Selektor (300) beide auf hohem Pegel sind.

Wenn nun beispielsweise das Abtastkopf-Schaltsignal A des er­ sten Kanals auf hohem und das Abtastkopf-Schaltsignal B des zweiten Kanals auf niedrigem Pegel liegen, wählt der erste Multiplexer (213) das Schreib-Adressiersignal W1 des ersten Kanals aus, wodurch die von der ersten Seriell/Parallel-Wand­ lereinheit (101) des ersten Kanals erzeugten Daten in den ersten Speicher (211) geschrieben werden; gleichzeitig wählt der dritte Multiplexer (214) das für die beiden Kanäle gemein­ sam benutzte Lese-Adressiersignal (R) aus, wodurch die in dem dritten Speicher (212) gespeicherten Daten ausgelesen werden, nachdem sie zuvor von der Seriell/Parallel-Wandlereinheit (101) des ersten Kanals übertragen wurden. Der zweite Multiplexer (223) wählt ebenfalls das für beide Kanäle gemeinsam verwendete Lese-Adressiersignal (R) aus, wodurch die nach Übertragung von der Seriell/Parallel-Wandlereinheit (102) des zweiten Kanals im zweiten Speicher (221) abgespeicherten Daten ausgelesen werden; gleichzeitig wählt der vierte Multiplexer (224) das Schreib-Ad­ ressiersignal W2 des zweiten Kanals aus, wodurch die von der Seriell/Parallel-Wandlereinheit (102) des zweiten Kanals abge­ gebenen Daten in den vierten Speicher (222) eingeschrieben wer­ den. Der Selektor (300) gibt nun von den aus dem zweiten (221) und dritten Speicher (212) ausgelesenen Daten nur diejenigen des dritten Speichers (212) aus.

Bezugnehmend auf die Fig. 6A und 6B erfolgt das Schreiben von Daten in den ersten Speicher (211) während der Zeitdauer, wäh­ rend der das Abtastkopf-Schaltsignal A auf hohem Pegel liegt, während das Auslesen aus dem ersten Speicher (211) jeweils ab dem Zeitpunkt erfolgt, an dem das Abtastkopf-Schaltsignal A ab­ fällt. Auf diese Weise korrespondiert Teilbild (a) der Fig. 6B mit dem Teilbild (b) der Fig. 6A. Entsprechendes gilt für die übrigen Abtastkopf-Schaltsignale B, C und D, wobei die Teilbil­ der (b), (c) und (d) der Fig. 6B jeweils mit den Teilbildern (c), (d) und (e) der Fig. 6A korrespondieren. Abhängig von den logischen Zuständen der Abtastkopf-Schaltsignale A, B, C und D steuert der Selektor (300) entsprechend das Einschreiben und Auslesen in bzw. aus den vier Speichern, um so die zu den je­ weiligen abgeteilten Bildbereichen gehörige Bildinformation auszugeben.

Die Zeit zum Schreiben der Daten ist dabei von derjenigen für das Lesen verschieden, wobei ein Wiedergabetakt zur Datenwie­ dergabe der auf dem Band aufgezeichneten Daten um den Faktor 10 frequenzgeteilt wird, um ein Schreib-Adressiersignal zu erzeu­ gen, wenn geschrieben wird, während ein von einem in der Servo­ einheit vorgesehenen Taktgenerator erzeugter Referenztakt als Lese-Adressiersignal verwendet wird, dessen Frequenz um den Faktor 2 größer ist als diejenige des durch 10 geteilten Schreib-Adressiertaktes.

Die oben im Detail beschriebene erfindungsgemäße Wiedergabe­ schaltung für digitale Bildsignale hat den Vorteil, daß der Hardware-Aufwand durch Verwendung eines Wiedergabeverfahrens beträchtlich reduziert ist, welches auf zwei Kanälen übertra­ gene serielle Daten in parallele umwandelt, ihren Zeitfehler durch Steuerung der Schreib- und Lese-Dauer der parallelen Da­ ten korrigiert und sowohl ein Synchronisierungssignal unter Zu­ hilfenahme einer Selektionseinrichtung in einem einzelnen Kanal als auch das ursprüngliche Signal aus einem fehlerbehafteten Signal erkennt.

Claims (9)

1. Schaltung zur Wiedergabe digitaler Bildsignale, mit:

• - einer ersten (101) und einer zweiten Seriell/Parallel-Wand­ lereinheit (102) zum Empfang serieller Daten, die in jeweili­ ge Kanäle eingespeiste Abtastkopf-Information, in Einheiten eines Bildpunktes erzeugte codierte Bildinformation sowie Paritätsdaten zum Erhalten der originalen Bildinformation durch Korrektur von während der Wiedergabe erzeugten Fehlern enthalten, und zur Umwandlung der seriellen in parallele Da­ ten; und
• - einem ersten (201) und einem zweiten Zeitbasiskorrektor (202) zur Korrektur von Zeitfehlern einer jeden Spur, von denen durch die erste und zweite Seriell/Parallel-Wandlereinheit (101, 102) parallele Daten unter Steuerung der Schreib- und Lese-Zeit der parallelen Daten ausgegeben werden;

gekennzeichnet durch

• - einen Selektor (300), der die in zwei Kanälen vom ersten und zweiten Zeitfehlerkorrektor (201, 202) übermittelten Daten in einem einzigen Kanal weiterleitet;
• - einen Synchronisierungsdetektor (400) zur Erkennung eines Synchronisierungssignals aus den vom Selektor (300) abgegeb­ enen Daten; und
• - einen inneren Fehlerkorrekturdecoder (500) zur Erkennung der originalen Bildinformation durch Erfassen der Paritätsdaten in einer Zeichenfolge eines vom Synchronisierungsdetektor (400) abgegebenen, fehlererzeugten Signals und dadurch zur Ausgabe der originalen Bildinformation.

2. Wiedergabeschaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die erste und zweite Seriell/Parallel-Wandlerein­ heit (101, 102) jeweils enthält:

• - eine Frequenzteilungseinrichtung (130) zur Frequenzteilung eines Wiedergabetaktes um einen vorbestimmten Faktor für jede Abtastkopf-Schaltsignalperiode und zur Erzeugung eines paral­ lelen Taktes;
• - einen Seriell/Parallel-Wandler (120) zur Umwandlung serieller in parallele Daten mit einer vorbestimmbaren, vom Wiedergabe­ takt abhängigen Anzahl von Bits;
• - einen Zwischenspeicher (140) zur Zwischenspeicherung der parallelen, vom Seriell/Parallel-Wandler (120) in Abhängig­ keit vom parallelen Takt der Frequenzteilungseinrichtung (130) abgegebenen Daten; und
• - einen Schreib-Adressiergenerator (150) zur Erzeugung eines Schreib-Adressiertaktes für das Schreiben paralleler, von den Zwischenspeichern (140) innerhalb des ersten bzw. zweiten Zeitfehlerkorrektors (201, 202) abgegebener Daten, wenn ein Abtastkopf-Schaltsignal auf hohem Pegel liegt.

3. Wiedergabeschaltung nach Anspruch 2, dadurch gekenn­ zeichnet, daß der erste und zweite Zeitfehlerkorrektor (201, 202) jeweils enthält:

• - einen ersten bis vierten Speicher (211, 212, 221 und 222) zur Speicherung paralleler Daten, die jeweils zu einem Bereich eines in vier Bereiche abgeteilten Bildes gehören und von der ersten und zweiten Seriell/Parallel-Wandlereinheit (101, 102) abgegeben werden; und
• - einen ersten bis vierten Multiplexer (213, 214, 223 und 224) zum Auswählen entweder eines vom Schreib-Adressiergenerator (150) der ersten und zweiten Seriell/Parallel-Wandlereinhei­ ten (101, 102) abgegebenen Schreib-Adressiertaktes oder eines von einem äußeren Taktgenerator erzeugten Lese-Adressiertak­ tes in Abhängigkeit des logischen Zustands eines Abtastkopf- Schaltsignals und zur Abgabe eines Steuersignals zur Steue­ rung des Schreibens oder Lesens der Daten in den oder aus dem ersten bis vierten Speicher (211, 212, 221 und 222).

4. Wiedergabeschaltung nach Anspruch 3, dadurch gekenn­ zeichnet, daß der Selektor (300) abhängig vom logischen Zustand eines jeden Abtastkopf-Schaltsignals mit einer Phasendifferenz in den jeweiligen Kanälen eines der Ausgangssignale des ersten bis vierten Speichers (211, 212, 221, 222) auswählt.

5. Wiedergabeschaltung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die Abtastkopf-Schaltsignale der verschiedenen Kanäle eine Phasendifferenz von 90° zueinander aufweisen.

6. Wiedergabeschaltung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß der dem ersten und zweiten Zeit­ fehlerkorrektor (201, 202) zugeführte Lese-Adressiertakt (154) eine Frequenz aufweist, die um ein vorbestimmtes Vielfaches größer ist als diejenige des Schreib-Adressiertaktes (153, 155).

7. Wiedergabeschaltung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Daten für einen ersten und zweiten Bildbereich dem ersten (211) bzw. dem zweiten Speicher (221) und die Daten eines dritten und vierten Bildbereiches dem dritten (212) bzw. vierten Speicher (222) zugeführt sind.

8. Wiedergabeschaltung nach Anspruch 7, dadurch gekenn­ zeichnet, daß der erste Bildbereich einem linken oberen Be­ reich, der zweite Bildbereich einem rechten oberen Bereich, der dritte Bildbereich einem linken unteren Bereich und der vierte Bildbereich einem rechten unteren Bereich eines Bildes entspricht.