DE3486432T2 - Programmierbare ROM-Struktur und Verfahren zum Herstellen einer solchen Struktur - Google Patents

Programmierbare ROM-Struktur und Verfahren zum Herstellen einer solchen Struktur

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Description

  • Die Erfindung bezieht sich auf eine Halbleiterspeicherstruktur mit: einem, eine Randschicht eines ersten Leitfähigkeitstypes aufweisenden Halbleiterkörper; einer ersten Zone, welche an die Oberfläche grenzt und einen sperrenden Übergang mit einem ausgewahiten Teil der Randschicht herstellt; einer zweiten Zone, welche auf der ersten Zone ausgebildet ist; einer vergrabenen Schicht des ersten Leitfähigkeitstypes, welche sich in die Randschicht und unterhalb der zweiten Zone erstreckt, wobei die vergrabene Schicht zur Ausbildung einer, einen geringen Widerstand aufweisenden Bahn hochdotiert ist; wobei die Randschicht, die erste Zone und die vergrabene Schicht kristallin, die zweite Zone dagegen amorph ausgebildet ist. Eine solche Speicherstruktur ist aus GB-A-2 065 972 bekannt.
  • Für die meisten, zur Zeit hergestellten, programmierbaren Festwertspeicher (PROMS) werden metallische Durchschmelzverbindungen oder Sicherungen als Programmierelemente in dem Speicherfeld verwendet. Diese Sicherungen verbinden lateral ein Matrixelement, wie zum Beispiel eine Diode, mit einer Bitleitung. Alle diese Bauteile und/oder deren Anschlüsse belegen auf der Halbleiterchipfläche einen Platz. So zum Beispiel die Metallbitleitung, die sich lateral erstreckende Metallsicherung sowie die Metallanschlußfläche zu der Diode hin. Da das Speicherfeld Tausende, durch diese Bauteile gebildeten Kernzellen, wie zum Beispiel 16.384 Zellen für einen 16K PROM, enthalten kann, belegt das Speicherfeld bei einem bekannten High-Density PROM einen Großteil der Chipfläche der integrierten Schaltung. Kann in den einzelnen Speicherzellen des Feldes eine Platzersparnis erzielt werden, so resultiert dieses in einer signifikanten Reduzierung der Größe des integrierten Chips und folglich in einer erhöhten Ausbeute, das heißt, die Anzahl herstellbarer, guter Chips bildet eine bestimmte Scheibe. Die Herstellungskosten verringern sich, da sich die Ausbeute erhöht.
  • Eine Möglichkeit zur Reduzierung der Zellenfläche wäre, die laterale Metailsicherung durch eine zu ersetzen, welche keinen zusätzlichen Platz als den für die Metallbitleitung und den Kontakt zur Diode erforderlichen belegt. Dieses könnte mit einem unmittelbar über dei Diode angeordneten, programmierbaren Element erfolgen. Andere Forscher haben vertikale Antisicherungen in Form zerstörbarer Dioden reverser, elektrischer Orientierung von der Diode des Datenfeldes aus vorgeschlagen. Eine Anordnung dieser Art wird in U.S. Patent 3 641 516 von Castrucci et al offenbart. Eine Programmierung dieses Types erfolgt, indem die zerstörbare Diode einem hohen Rückstromfluß unterworfen und eine Aluminiummigration von der Kontakt- und Bifleitung bewirkt wird, um die zerstörbare Diode kurzzuschließen.
  • Es sollte an dieser Stelle erwähnt werden, daß eine Antisicherung das Gegenteil eines Sicherungselementes darstellt. Eine unprogrammierte Antisicherung ist nichtleitend und wird programmiert, indem sie in einen leitenden bzw. einen, einen geringen Widerstand aufweisenden Zustand versetzt wird, um einen Stromkreis zwischen der Bitleitung und der Diode des Datenfeldes zu schließen. Ein unprogrammiertes Sicherungselement ist dagegen leitend und wird programmiert, indem es in einen nichtleitenden Zustand versetzt wird, um den Stromkreis zwischen der Bitleitung und der Diode des Datenfeldes zu öffnen bzw. zu unterbrechen.
  • Weitere Vorschläge für eine Antisicherung in Speichern beruhen auf der Verwendung aufgedampfter Schichten aus Chalcogenidelementen oder amorphem Silicium, welche in einen leitfähigen Zustand versetzt werden, wenn sie, wie in GB-A-2 065 972 offenbart, einer elektrischen Vorspannung ausgesetzt werden.
  • Mit keinem dieser bekannten Vorschläge für eine programmierbare Speicherstruktur in einer Halbleiteranordnung ist es jedoch gelungen, eine Struktur vorzusehen, welche kein außergewöhnliches Material erfordert, mit normaler Halbleitertechnologie kompatibel ist und darüberhinaus lediglich ein Minimum der Oberfläche belegt.
  • Es ist daher Aufgabe der Erfindung, eine programmierbare Speicherstruktur vorzusehen, welche mit normaler Halbleitertechnologie kompatibel ist und auf äußerst rationelle Weise integriert werden kann.
  • Nach einem Aspekt der Erfindung ist eine, wie in dem einleitenden Absatz beschriebene Halbleiterspeicherstruktur dadurch gekennzeichnet, daß die erste Zone durch eine, in der Randschicht vorgesehene Zone des zweiten Leitfähigkeitstypes gebildet wird, wobei der sperrende Ubergang durch den PN-Übergang zwischen der ersten Zone und der Randschicht entsteht, die zweite Zone in der ersten Zone ausgebildet ist und sich bis zu der Oberfläche der Randschicht erstreckt, und daß eine dritte Zone des ersten Leitfähigkeitstypes in einem bestimmten Teil der Randschicht von der ersten und zweiten Zone lateral beabstandet ist, wobei die dritte Zone hochdotiert ist, um eine höhere Leitfähigkeit als die Randschicht aufzuweisen und die vergrabene Schicht des ersten Leitfähigkeitstypes sich sowohl unterhalb der dritten Zone als auch der ersten und zweiten Zone erstreckt. Die zweite Zone erlaubt eine irreversible Umwandlung von hochohmiger zu niederohmiger Form bei Anlegen einer bestimmten elektrischen Vorspannung in Richtung ihres Auftrags.
  • Erfindungsgemäß weist eine Speicherstruktur eine vertikale Antisicherung auf, welche durch Implantieren von Ionen in bestimmte Zonen aus monokristallinem, halbleitendem Material hergestellt werden kann. Die implantierten Ionen wandeln die kristallnen Stellen in amorphe Zonen um, welche normalerweise nichtleitend oder hoch widerstandsbehaftet sind, jedoch irreversibel in einen leitfähigen bzw. einen geringen Widerstand aufweisenden Zustand versetzt werden können. Die vertikale Antisicherungszone ist in einem Teil einer Zone eines Halbleiterkörpers ausgebildet, welcher als eine Elektrode der Diode des Datenfeldes dient, während die andere Elektrode der Diode des Datenfeldes durch eine, an die eine Zone angrenzende, weitere Zone des Halbleiterkörpers dargestellt wird, wobei alle drei Zonen in dem Halbleiterkörper vertikal angeordnet sind.
  • Die Erfindung bezieht sich ferner auf ein Verfahren zur Herstellung einer halbleitenden, programmierbaren ROM-Struktur, welches das Implantieren von Ionen ausreichend hoher Energie und Dichte innerhalb einer Randschicht eines Körperabschnittes aus kristallinem Halbleitermaterial des ersten Leitfähigkeitstypes vorsieht, um die Randschicht lokal in eine amorphe Form umzuwandeln, welche von einem hochohmigen in einen niederohmigen Zustand elektrisch und irreversibel umschaltbar ist. Ein solches Verfahren ist aus IBM Technical Disclosure Bulletin, Band 24, Nr. 7A, Dezember 1981, Seite 3460-3461, bekannt. Bei diesem bekannten Verfahren wird ein elektrisch änderbarer Widerstandskörper mit beschädigter, halbleitender Zone hergestellt, bei welchem der Widerstand durch Frzeugung von Wärme in oder in der Nähe der Zone auf einen niedrigeren Wert geschaltet werden kann. Dieser bekannte Widerstandskörper weist jedoch einen lateralen Körper mit an den gegenüberliegenden Enden des Widerstandskörpers angeschlossenen Kontakten auf.
  • Ein Verfahren gemäß der Erfindung ist durch die folgende Schrittfolge gekennzeichnet:
  • (a) lokale Oxidation bestimmter Oberflächenzonen eines Körperabschnittes aus kristallinem Halbleitermaterial des ersten Leitfähigkeitstyps zur Herstellung mehrerer, lateral isolierter Halbleiterzonen in diesem Körperabschnitt;
  • (b) Einbringen von Dotierstoffen des zweiten Leitfähigkeitstypes in eine erste isolierte Halbleiterzone zur Herstellung einer ersten Zone des zweiten Leitfähigkeitstyps, welche an einer Stelle unterhalb der Oberfläche des Körperabschnittes einen Halbleiterübergang mit diesem Körperabschnitt bildet;
  • (c) Implantieren von Ionen ausreichend hoher Energie und Dichte in einer Randschicht der ersten Zone zur Umwandlung der Randschicht in eine amorphe Form, d.h. elektrisch und irreversibel umschaltbar von einem hochohmigen in einen niederohmigen Zustand.
  • Fig. 1 stellt ein elektrisches, schematisches Diagramm eines Abschnittes eines bipolaren Speicherfeldes dar.
  • Fig. 2 bis 13 sind Querrisse, welche die verschiedenen Verfahrensschritte zur Herstellung eines Speicherfeldes einer integrierten Schaltung, welches eine amorphe Silicium-Antisicherungsstruktur gemäß der Erfindung aufweist, darstellen.
  • Fig. 14 ist eine graphische Darstellung der Veränderung der Schaltspannung einer argonionenimplantierten Antisicherung je nach Implantatenergie.
  • Fig. 15 ist eine graphische Darstellung der Veränderung der Schaltspannung einer argonionenimplantierten Antisicherung je nach Menge des Ionenimplantates.
  • In dem in Figur 1 gezeigten, schematischen Diagramm ist ein Flächendioden-Speicherfeld dargestellt, in welchem mehrere Bitleitungen 10 in Spalten und mehrere Wortleitungen 12 in Reihen angeordnet sind. Die Bitleitungen 10 sind mit einem Y-Decoder 14 und die Wortleitungen 12 mit einem X-Decoder 16 verbunden, um die Ansteuerung der Spalten und Reihen in der üblichen Weise vorzunehmen.
  • Bei Überkreuzen einer Bitleitung 10 und Wortleitung 12 ist eine Flächendiode 18 und eine Antisicherung 20 vorgesehen. Bei Anlegen einer elektrischen Potentialdifferenz zwischen einer Bitleitung 10 und einer Wortleitung 12, um die dazwischen angeschlossene Flächendiode 18 in Vorwärtsrichtung vorzuspannen, fließt ein elektrischer Abfühlstrom zwischen den beiden Auswahlleitungen 10 und 12, es sei denn, die Antisicherung 20 befindet sich in leitendem Zustand.
  • Zur Programmierung eines bestimmten Elementes kann eine hohe Potentialdifferenz angelegt werden, welche der Antisicherung 20 eine ausreichende Vorspannung zuführt, um diese von einem hochohmigen Zustand in einen niederohmigen bzw. Durchlaßzustand zu versetzen und dadurch den in Reihe geschalteten Stromkreis zwischen einem Leitungspaar 10 und 12 zu schließen. Bei Anlegen einer geringeren Abtastspannung zwischen einem Leitungspaar 10 und 12 fließt ein Abfühl- strom. Bei Fehlen einer zwischen den Auswahlleitungen 10 und 12 angelegten Programmiervorspannung ist die Antisicherung 20 hochwiderstandsbehaftet bzw. nichtleitend, und es kann kein Abfühlstrom fließen. Das Vorhandensein des Abfühlstromes kann einen Zustand, wie zum Beispiel Null (0), und das Fehlen des Abfühlstromes einen anderen Zustand, wie zum Beispiel Eins (1), anzeigen.
  • Es wird nun auf die Figuren 2 bis 10 Bezug genommen, welche die Verfahrensschritte zur Herstellung eines Speicherfeldes gemäß der Erfindung darstellen. Das in Figur 2 gezeigte Herstellungsverfahren beginnt mit dem Aufbringen eines P- Substrats 22 aus einem Halbleitermaterial, wie zum Beispiel Silicium, welches schwach dotiert ist, um einen spezifischen Widerstand von etwa 7 bis 21 Ohm-Zentimeter aufzuweisen, und eine Kristallachsenorientierung von 111 vorsieht. Auf der Oberfläche des Siliciumsubstrats 22 wird, je nach der bei der Ausbildung der zu beschreibenden vergrabenen Schicht zu verwendenden Dotierungsquelle, eine dicke Oxidschicht 24 bis zu einer Stärke von einem Mikrometer oder mehr aufgebracht.
  • In der Oxidschicht 24 werden durch photolithographische Bearbeitungsvorgänge, wie zum Beispiel Photomaskierung und Ätzung, Öffnungen 26 gebildet, um die Zonen darzustellen, wo zunächst N-Diffusionen für die vergrabenen N&spplus;-Schichten 28 stattfinden. Zwar ist lediglich eine Öffnung 26 dargestellt, jedoch versteht sich von selbst, daß die gleichen Öffnungen 26 und Diffusionen über der Substratfläche so oft wie erforderlich wiederholt werden können, um die gewünschte Anzahl Elemente der Anordnung herzustellen. Ebenso können gleichzeitig ähnliche, weitere Öffnungen und Diffusionen vorgesehen werden, um die vergrabenen Kollektorzonen für periphere Transistoren, welche außerhalb der Grenzflächen des Speicherfeldes angeordnet sind, vorzusehen.
  • Ein N-Dotierstoff, wie zum Beispiel Arsen oder Antimon, wird in hoher Dosierung durch Diffusion oder Ionenimplantation zur Ausbildung der N&spplus;-Zonen 28 eingebracht. Eine Oxidschutzschicht 30 von etwa 0,25 Mikrometer wird, wie eher für periphere Transistoren als für eine Antisicherungsstruktur vorgeschrieben, auf der N+- Zone 28 während der anschließenden Wärmebehandlung, durch welche die N+-Zone 28 in eine Tiefe von etwa 2,5 Mikrometer gelangt und welche bei der N&supmin;-Zone 25 in einem Schichtwiderstand von 30 Ohm je Quadrat resultiert, aufgebracht.
  • Es wird ein weiteres Maskierungs- und Ätzverfahren durchgeführt, um die die N&spplus;-Zonen 28 umgebenden P&spplus;-Zonen 32 darzustellen und auszubilden. Diese P&spplus;- Zonen 32 werden durch Einbringen eines P-Dotierstoffes, wie zum Beispiel Bor, durch Diffusion oder Ionenimplantation über Öffnungen 34 in der die Oxidschichten 24 und 30 aufweisenden Maske gebildet. Die P&spplus;-Zonen 32 unterstützen die Trennung der Speicherzellen voneinander und von den anderen Bauelementen des gleichen Chips. Während der anschließenden Wärmebehandlung wird über den P&spplus;-Zonen 32 eine, nicht dargestellte, dünne Oxidschicht gebildet.
  • Nach Ausbildung der P&spplus;-Zonen 32 wird sämtliches Oxid in den Schichten 26 und 30 und über den P&spplus;-Zonen 32 bis auf das blanke Silicium entfernt, und es wird eine schwach dotierte, epitaktische Schicht 36 aus N-Silicium auf dem die vergrabenen N&spplus;-Zonen 28 und vergrabenen P&spplus;-Zonen 32 aufweisenden Siliciumsubstrat 22 aufgebracht. Die Stärke der epitaktischen Schicht 36 beträgt etwa 1,9 Mikrometer und der spezifische Widerstand etwa 0,7 Ohm-Zentimeter. Die epitaktische Schicht 36 ist in Fig. 4 dargestellt. Während des Aufbringens der epitaktischen Schicht 36 diffundieren die P&spplus;-Zonen 32 und die vergrabenen N&spplus;-Zonen 28 in sämtlichen Richtungen und nehmen, wie dargestellt, an Stärke zu.
  • Im Anschluß an die Ausbildung der epitaktischen Schicht 36 wird eine Siliciumdioxidschicht 38 von ungefähr 280 Angström auf der gesamten Oberfläche der epitaktischen Schicht 36 und danach eine etwa 0,13 Mikrometer dicke Schicht 40 aus Siliciumnitrid auf der Oxidschicht 38 aufgebracht. Die Siliciumnitridschicht 40 wird sodann oxidiert, um auf dieser eine etwa 200 Angström dicke Schicht 42 aus Siliciumdioxid auszubilden. Die die untere Oxidschicht 38, die Siliciumnitridschicht 40 und die obere Oxidschicht 42 aufweisende Dreischichtenanordnung wird maskiert und Schicht für Schicht, bis zu der Oberfläche der epitaktischen Schicht 36 geätzt, um voneinander beabstandete Schichtabschnitte der mehrschichtigen Struktur herzustellen. In Figur 4 sind die dreischichtigen, über der vergrabenen N&spplus;-Zone 28 angeordneten Abschnitte dargestellt. Die Oberfläche der epitaktischen Schicht 36 ist auf jeder Seite der Schichtabschnitte unbedeckt. Die Oxidschichten 38 und 42 können mit einer Fluorwasserstoffsäurenlösung und die Siliciumnitridschicht 40 mit Phosphorsäure bei 150ºC geätzt werden.
  • Im Anschluß an die Ätzung der Dreischichtenanordnung mit den Schichten 38, 40, 42 wird die nicht durch die Dreischichtenanordnung maskierte, epitaktische Schicht 36, zum Beispiel mit Hilfe von Fluorwasserstoff-, Stickstoff- und Essigsäuren mit Iodlösungen, bis zu einer Tiefe von etwa 0,65 Mikrometer geätzt. Die geätzte Oberfläche der epitaktischen Schicht 36 wird sonn bis zu einer Stärke von etwa 1,3 Mikrometer thermisch oxidiert. Da das Oxid sowohl auf der Außenseite der Siliciumoberfläche aufgebracht als auch in das Silicium eingebracht wird, verdickt sich die Oberfläche der lokal oxidierten Zonen, wie auch in Figur 5 bei 44 dargestellt, über das ursprüngliche Oberflächenniveau der geätzten epitaktischen Schicht 36 hinaus und verschmilzt mit der unteren Siliciumdioxidschicht 38 der Dreischichtenanordnung. Die untere der Oxidzonen 44 erreicht die P&spplus;-Zonen 32 und die vergrabene N&spplus;-Schicht 28. Die Oxidzonen 44 dienen zusammen mit den P&spplus;-Zonen 32 dazu, die erforderliche Isolation zwischen den Elementen der Speicherstruktur herzustellen.
  • Nach Ausbildung der Oxidisolationszonen 44 werden die obere Oxidschicht 42 und die Siliciumnitridschicht 40 durch Ätzung abgetragen, und es wird eine Photolackschicht 46 über der epitaktischen Schicht 36 aufgebracht. Die Photolackschicht 46 wird sodann maskiert und geätzt, um sie aus den Zonen zu entfernen, in welche Dotierungsionen in die epitaktische Schicht 36 eingebracht werden sollen, um die Flächendioden für das Speicherfeld herzustellen. Durch das Vorhandensein der Oxidisolationsschichten 44, welche selbst dazu dienen, die Dotierungsionen zu maskieren und eine Selbstausrichtung vorzusehen, kann die Maskierung überdimensioniert sein und es darf an Präzision mangeln. Der Photolack wird lediglich über den lateralen Endabschnitten der N&spplus;-Schicht 28 entfernt und verbleibt über dem mittleren Teil der vergrabenen Schicht 28. Die dünne Oxidschicht 38 verbleibt über den Halbleiterzonen 36, um eine Abschirmung für die implantierten Ionen zu bilden. Bei Einbringen der Dotierstoffe durch Diffusion wird die dünne Oxidschicht 38 vor der Diffusion entfernt. Die implantierten bzw. diffundierten Ionen sind P-Dotierstoffe, wie zum Beispiel Bor; im Anschluß an die Wärmebehandlung werden, wie in Figur 6 dargestellt, die P-Zonen 48 ausgebildet. Die P-Zonen 48 sind schwach dotiert, von der N&spplus;-Schicht 28 beabstandet und bilden zusammen mit der N-dotierten, epitaktischen Schicht 36 einen Halbleiterübergang. Das gleiche Implantat bzw. Diffusion der P-Dotierstoffe in anderen Zonen dient als Basis der peripheren Transistoren.
  • Der nächste Schritt ist in Figur 7 dargestellt und sieht vor, eine Photolackschicht 50 auf der Scheibe aufzubringen. Die Photolackschicht 50 wird sodann maskiert und zur Herstellung einer Öffnung 52 über dem mittleren Abschnitt der vergrabenen N&spplus;-Schicht 28 geätzt, um eine Zone zu definieren, bei welcher eine N&spplus;- Kontaktzone 54 in der epitaktischen Schicht 36 auszubilden ist. Die N&spplus;-Kontaktzone 54 wird durch Diffusion oder Implantation, gefolgt von einer Wärmebehandlung, hergestellt. Das Fremdatom, wie zum Beispiel Arsen, kann in hoher Dosierung verwendet werden. Infolge der Selbstausrichtung der umgebenden Isolationszonen 44 kann eine überbemessene Öffnung 52 verwendet werden. Die N&spplus;-Kontaktzone 54 dient als gemeinsame, leitende Verbindung mit den beiden PN-Flächendioden, welche durch die P&spplus;-Zonen 48 und die epitaktische N-Schicht 36 gebildet wurden, wobei für jede Diode eine, einen geringen Widerstand aufweisende Bahn durch die vergrabene N&spplus;-Schicht 28 vorgesehen ist. Das gleiche Implantat bzw. Diffusion dieser N-Dotierstoffe in anderen Zonen des Chips dient als Emitter der peripheren Transistoren.
  • Nach Ausbildung der N&spplus;-Kontaktzonen 54 kann die anschließende Folge der Verfahrensschritte mehr als einen Vorgang in Anspruch nehmen. In den beschriebenen Ausführungsbeispielen werden zumindest zwei alternative Bearbeitungsfolgen erörtert. Die erste Bearbeitungsfolge wird in den Figuren 8 bis 10 dargestellt, welche die Bearbeitungsschritte im Anschluß an die Wärmebehandlung zeigen, durch welche die P-Zonen 48 und die N&spplus;-Kontaktzone 54 tiefer in die epitaktische Schicht 36 gelangen. Im Anschluß an die Wärmebehandlung wird die dünne Oxidschicht 38 über den P-Zonen 48 entfernt, eine weitere Photolackschicht 56 aufgebracht, um die N&spplus;- Kontaktzone 54 zu maskieren, und es werden, wie in Figur 8 dargestellt, überbemessene Öffnungen 58 über den P-Zonen 48 vorgesehen. Die Öffnungen 58 definieren die Zonen, wo Ionen in die in der epitaktischen Schicht 36 ausgebildeten P-Zonen 48 zu implantieren sind. Die Ionen dienen dazu, das monokristalline Silicium in amorphes Silicium umzuwandeln. Die implantierten Bereiche sind bei 60 dargestellt.
  • Zur Umwandlung des monokristallinen Siliciums in amorphes Silicium ist es erforderlich, daß sich die implantierten Ionen in Menge und Energie richtig zusammensetzen. Auch ist, um eine ordnungsgemäße Antisicherung vorzusehen, welche bei Anlegen einer entsprechenden elektrischen Vorspannung von einem hochohmigen in einen niederohmigen Zustand versetzt werden kann, die Wahl der Art des Implantates von der Art der verwendeten Diode des Datenfeldes abhängig. Bei einer PN-Flächendiode, wie bereits beschrieben, dort wo das Implantat in die P-Zonen 48 eingebracht wird, ist zur Herstellung eines ordnungsgemäßen Antisicherungselementes ein Dotierstoff des Types P oder neutraler Dotierstoff erforderlich. Wird bei den P-Zonen 48 ein N- Dotierstoff, wie zum Beispiel Arsen, verwendet, ist die sich daraus ergebende Kombination aus N- und P-Zonen anfangs nichtleitend und verändert sich bei Anlegen einer elektrischen Schaltspannung in eine NP-Diode. Dagegen kann bei Implantieren von Arsen in eine N-Zone das daraus resultierende, nichtleitende Element bei Anlegen einer geeigneten, elektrischen Schaltspannung in einen leitenden bzw. einen geringen Widerstand aufweisenden Zustand versetzt werden. Es ist zu erwarten, daß weitere N- Dotierstoffe, wie zum Beispiel Phosphor und Antimon, ein ähnliches Verhalten aufweisen.
  • Es hat sich herausgestellt, daß in Menge und Energie richtig kombinierte Argonionen zur Implantation in die P-Zonen 48 geeignet sind. Bei Implantatenergien im Bereich von 10Kev bis 180Kev und Dosierungen, welche vorzugsweise höher als 1 x 10¹&sup5; Ionen/cm² oder damit identisch sind, wird das kristalline Silicium in ausreichendem Maße beschädigt, um es in einen, einen hohen Widerstand aufweisenden Zustand zu versetzen. Bei Dosierungen, welche niedriger als 1 x 10¹&sup5; Ionen/cm² sind, hat sich ein erratisches Schaltverhalten gezeigt. Danach kann bei Anlegen einer geeigneten, elektrischen Schaltspannung auf einen, einen geringen Widerstand aufweisenden Zustand geschaltet werden. Eine in die obengenannten Bereiche fallende Kombination der Energie- und Dosierungswerte sieht eine Antisicherung vor, welche von einem, einen hohen Widerstand aufweisenden Zustand in einen, einen geringen Widerstand aufweisenden Zustand mit 7 bis 24 Volt DC geschaltet werden kann.
  • In den in den Figuren 8 bis 10 dargestellten Bearbeitungsschritten wird bei Dosierungen, welche höher als 1 x 10¹&sup5; Ionen/cm² oder damit identisch sind, eine höhere Energie von 50 bis 180Kev verwendet, um eine ausreichend dicke, amorphe Schicht vorzusehen, wodurch die Möglichkeit entsteht, diese mit einer, eine Stärke von etwa 500A aufweisenden Platinsilizidschicht (PtNiSi) oder anderem Silizid, wie zum Beispiel PtSi oder PdSi, zu legieren, ohne dabei die Wirksamkeit der Antisicherungseigenschaften der amorphen Schicht bzw. der eine hohe Energie aufweisenden implantierten Zone 60 zunichte zu machen. Eine geringere Energie aufweisende Implantate können in Verbindung mit einer dünneren Silizidschicht verwendet werden.
  • Es besteht die Möglichkeit der Verwendung höherer Energien bei der Entwicklung kommerzieller Implantationen zur Herstellung von Energien über 180Kev.
  • Folglich wird im Anschluß an die Ausbildung der implantierten Zone 60 die Photolackschicht entfernt, wodurch die Halbleiterzonen 48 und 54 zwecks Aufbringens metallischer Kontakte freigelegt werden. Die metallischen Kontakte, mit welchen die Halbleiterzonen versehen werden, sind ohmisch und können mehrere Schichten aufweisen. Die auf die N&spplus;-Kontaktzone 54 und die eine hohe Energie aufweisende, implantierte Zone 60 aufgebrachten Kontakte können, wie in Figur 9 dargestellt, eine untere Schicht 62 aus Platinnickelsilizid, gefolgt von einer Metallspeffschicht 64 aus Titanwolfram und, wie in Figur 10 gezeigt, einer Aluminiumschicht als Teile 66 für die implantierte Zone 60 und Teil 66a für die N&spplus;-Kontaktzone 54, aufweisen. Die Platinnickelsilizidschicht 62, häufig als Platinsilizid bezeichnet, kann aus einer Zusammensetzung von 60% Nickel und 40% Platin hergestellt werden und bildet bei Legierung mit dem Silicium eine ternäre Legierung. Im Hinblick auf weitere Erläuterungen der Platinsilizidkontakte wird auf U.S. Patent 3 855 612 von Rosvold verwiesen. Die Platinsilizidschicht 62 sieht einen guten ohmschen Kontakt vor.
  • Das weitere Herstellungverfahren kann dort, wo eine Doppelmetallisierung vorgesehen wird, das Aufbringen einer, von der unteren Schicht 66 und 66a aus Aluminium durch eine Glasschicht aus Siliciumdioxid getrennten, oberen Schicht aus Aluminium vorsehen, wobei letzere Öffnungen aufweist, um leitende Kontakte zwischen den beiden Stärken der Aluminiummetallisierung herzustellen.
  • Zwischen jedem der Kontakte 66 und dem Kontakt 66a ist eine Stromkreisbahn vorgesehen, welche die einen hohen Widerstand aufweisende, implantierte Zone 60, die durch die P-Zone 48 und die epitaktische N-Schicht 36 gebildete PN- Flächendiode sowie die einen relativ geringen Widerstand aufweisende Bahn durch die vergrabene N&spplus;-Schicht 28, die epitaktische N&supmin;-Schicht 36 und die N&spplus;-Kontaktzone 54 aufweist. Die implantierte Zone 60, welche vor Programmierung einen hohen Widerstand aufweist, bildet eine vertikale Antisicherung, welche durch das Anlegen einer geeigneten, elektrischen Vorspannung in einen, einen geringen Widerstand aufweisenden Zustand versetzt werden kann, während die die P-Zone 48 und die epitaktische N&supmin;- Schicht aufweisende PN-Flächendiode die nicht schaltbare, vertikale Diode des Daten feldes bilden.
  • Bei einem Programmiervorgang wird die Kontaktschicht 66a mit einem Negativ- bzw. Bezugspotential, wie zum Beispiel Masse, und die Kontaktschicht 66 mit einer Quelle des Positivpotentials, zum Beispiel 7 bis 24 Volt, verbunden. Die die P- Zone 48 und die epitaktische Schicht 36 aufweisende PN-Flächendiode ist in Vorwärtsrichtung vorgespannt, und es fließt in Vorwärtsrichtung Strom durch die Diode. Grundsätzlich tritt die gesamte angelegte Potentialdifferenz über der implantierten Zone 60 in der Richtung ihres Auftrags auf. Die Höhe der Vorspannung ist ausreichend, um die implantierte Zone 60 von einem, einen hohen Widerstand aufweisenden Zustand in einen, einen niedrigen Widerstand aufweisenden Zustand zu versetzen und dadurch eine Stromkreisbahn zwischen einer Bitleitung, wie zum Beispiel Kontakt 66 oder eine angeschlossene Leitung, sowie eine Wortleitung, wie zum Beispiel Kontakt 66a oder eine angeschlossene Leitung, zu schließen. Ist der Zustand der implantierten Zone 60 einmal geschaltet worden, so ist dieses irreversibel. Das heißt, die implantierte Zone 60 kann durch Anlegen einer anderen Vorspannung nicht in ihren, einen hohen Widerstand aufweisenden Zustand zurückversetzt werden.
  • Die Figuren 11 bis 13 zeigen eine Abänderung der Bearbeitungsfolge, von welcher dann Gebrauch gemacht werden kann, wenn zur Ausbildung der implantierten Zone 60 eine geringere Ionenenergieintensität, wie zum Beispiel 30Kev, angewandt wird. In diesem Fall könnte die imnplantierte Zone 60 zu dünn sein, um eine Ausbildung der in den Figuren 9 und 10 dargestellten, Platinsilizidschicht 62 zu gestatten. Bei diesem Ausführungsbeispiel können die gleichen Verfahrensschritte wie die in Verbindung mit den Figuren 1 bis 7 beschriebenen angewandt werden.
  • Nach erfolgter Wärmebehandlung, welche im Anschluß an die in Figur 7 dargestellte Stufe stattfindet und durch welche die P-Zonen 48 und die N&spplus;-Kontaktzone 54 tiefer in die epitaktische Schicht 36 gelangen, wird die in Figur 7 dargestellte Photolackschicht 50 abgetragen und die Platinsilizdschicht 62 aufgebracht. Die Platinsilizidschicht 62 verbindet sich lediglich mit der N&spplus;-Zone 54 und wird von der dünnen Oxidschicht 38 daran gehindert, sich mit den P-Zonen 48 zu verbinden.
  • Die Verwendung der Platinsilizidschicht 62 erfordert keine zusätzliche Maskierung bzw. Benutzung von Photolack, da das Oxid diese Funktion vorsieht. Ein sich nicht mit dem Halbleiter verbindendes Material verbleibt auf dem Oxid und wird auf einfache Weise durch chemische Ätzung entfernt, ohne dabei das Platinsilizid übermäßig zu beeinträchtigen, da die Legierung nun Teil des Halbleiters ist. Dieses gilt ebenfalls für die in Figur 9 dargestellte Platinsilizidausbildung, wo die Herstellung der Legierung in allen freigelegten Halbleiterzonen erfolgt.
  • Der nächste Schritt, bei welchem eine Photolackmaskierungsschicht 68 verwendet wird, um die N&spplus;-Zone 54 abzuschirmen und die P-Zonen zur Implantation der Argonionen freizulegen, ist in Figur 12 dargestellt. In diesem Falle bewegt sich die Energieintensität jedoch in dem unteren Bereich von 10 Kev, so daß die implantierte Zone 60 nicht so tief ist wie in dem oberen Bereich von 180 Kev.
  • Nach Ausbildung der implantierten Zone 60 erfolgt, wie in Figur 13 dargestellt, die die Metallsperrschicht 64 und Aluminiumschicht 66 und 66a aufweisende, zusätzliche Kontaktmetallisierung. Die zusätzliche Metallisierung im oberen Bereich kann ebenfalls auf konventionelle Weise vorgenommen werden.
  • Figur 14 ist eine graphische Darstellung, welche die Abhängigkeit der Schaltspannung der amorphen Siliciumantisicherung von der zur Herstellung der Antisicherung angewandten Implantatenergie demonstriert. Kurve A zeigt Testergebnisse bei konstanter Dosierung von 5 x 10¹&sup5; Argonionen/cm², während Kurve B Testergebnisse bei konstanter Dosierung von 1 x 10¹&sup5; Argonionen/cm² zeigt. In beiden Fällen wurde der Kontakt zu der Antisicherung, wie in den Figuren 9 und 10 dargestellt, mit Platinsillzid hergestellt. Es ist zu ersehen, daß sich die Schaltspannung mit der Zunahme der Implantatenergie erhöht. Kurve B zeigt zum Beispiel, daß bei einer geringen Implantatenergie von 50 Kev eine Schaltspannung von 7 Volt DC gemessen wurde, während bei einer hohen Implantatenergie von 180 Kev die Schaltspannung 20 Volt DC betrug. Kurve A zeigt, daß bei einer Implantatenergie von 75 Kev die Schaltspannung 12,5 Volt DC und bei einer Implantatenergie von 180 Kev die Schaltspannung 24 Volt DC betrug.
  • Figur 15 ist eine graphische Darstellung, welche die Abhängigkeit der Schaltspannung der amorphen Siliciumantisicherung von der Dosierung der zur Herstellung der Antisicherung verwendeten Argonionen zeigt. Bei diesem Test wurde die Implantatenergie konstant bei 30 Kev gehalten. Der Test zeigt, daß sich die Schaltspannung bei zunehmender Dosierung der Argonionen im Bereich von 5 x 10¹&sup4; auf 1 x 10¹&sup6; Ionen/cm² von 9,5 auf 13,5 Volt DC erhöht.
  • Es ergeben sich aus der Anwendung einer Implantation zur Herstellung einer vertikalen Antischerung verschiedene Vorteile. Ein Vorteil liegt in der Wiederherstellbarkeit und einfachen Herstellung, was auf eine entsprechende Steuerung der Dosierung und Energie moderner, handelsüblicher Ionenimplantate zurückzuführen ist. Weitere Vorteile liegen in der Eliminierung der zum Aufbringen von Filmen erforderlichen Photomaskierungs- und Ätzvorgänge, was in einer erheblichen Vereinfachung des Herstellungsverfahrens resultiert. Iiin anderer Vorteil liegt in der Fähigkeit zur Selbstausrichtung, was die Inanspruchnahme engerer Toleranzen und, infolgedessen, kleinerer Schaltgrößen ermöglicht. Da die implantierte Antisicherung eher innerhalb einer Zone eines Halbleiterkörpers oder Körperabschnittes als auf dem Halbleiterkörper bzw. einem Teil des Körpers oder Körperabschnittes ausgebildet ist, ist sie vor Korrosionsvorgängen und anderen qualitätsbeeinträchtigenden Fakioren, denen eine freiliegende Sicherung bzw. Antisicherung ausgesetzt ist, geschützt.

Claims (16)

1. Halbleiterspeicherstruktur mit: einem, eine Randschicht eines ersten Leitfahigkeitstypes aufweisenden Halbleiterkörper; einer ersten Zone, welche an die Oberfläche grenzt und einen sperrenden Übergang mit einem ausgewählten Teil der Randschicht herstellt; einer zweiten Zone, welche auf der ersten Zone ausgebildet ist; einer vergrabenen Schicht des ersten Leitfähigkeitstypes, welche sich in die Randschicht und unterhalb der zweiten Zone erstreckt, wobei die vergrabene Schicht zur Ausbildung einer, einen geringen Widerstand aufweisenden Bahn hochdotiert ist; wobei die Randschicht, die erste Zone und die vergrabene Schicht kristallin, die zweite Zone dagegen amorph ausgebildet ist, dadurch gekennzeichnet, daß die erste Zone durch eine, in der Randschicht vorgesehene Zone des zweiten Leitfähigkeitstypes gebildet wird, wobei der sperrende Übergang durch den PN-Übergang zwischen der ersten Zone und der Randschicht entsteht, die zweite Zone in der ersten Zone ausgebildet ist und sich bis zu der Oberfläche der Randschicht erstreckt, und daß eine dritte Zone des ersten Leitfähigkeitstypes in einem bestimmten Teil der Randschicht von der ersten und zweiten Zone lateral beabstandet ist, wobei die dritte Zone hochdotiert ist, um eine höhere Leitfähigkeit als die Randschicht aufzuweisen und die vergrabene Schicht des ersten Leitfähigkeitstypes sich sowohl unterhalb der dritten Zone als auch der ersten und zweiten Zone erstreckt.
2. Halbleiterspeicherstruktur nach Anspruch 1, welche ferner eine lokal oxidierte Zone der Randschicht aufweist, welche die dritte Zone von der ersten und zweiten Zone trennt.
3. Halbleiterspeicherstruktur nach Anspruch 1, bei welcher der Halbleiterübergang vollkommen unterhalb der Oberfläche der Randschicht angeordnet ist.
4. Halbleiterspeicherstruktur nach Anspruch 3, bei welcher die Grenzfläche zwischen der ersten und zweiten Zone vollkommen unterhalb der Oberfläche der Randschicht vorgesehen ist.
5. Halbleiterspeicherstruktur nach Anspruch 1, bei welcher die Randschicht aus monokristallinem Silicium besteht.
6. Halbleiterspeicherstruktur nach Anspruch 5, welche weiterhin ein Substrat des zweiten Leitfähigkeitstypes aufweist, auf welchem die Randschicht durch epitaktisches Abscheiden gebildet wird; wobei sich die vergrabene Schicht ebenfalls in das Substrat erstreckt.
7. Halbleiterspeicherstruktur nach Anspruch 6, bei welcher das Substrat einen P-Typ darstellt.
8. Verfahren zur Herstellung einer halbleitenden, programmierbaren ROM-Struktur, welches das Implantieren von Ionen ausreichend hoher Energie und Dichte innerhalb einer Randschicht eines Körperabschnittes aus kristallinem Halbleitermaterial des ersten Leitfähigkeitstypes vorsieht, um die Randschicht lokal in eine amorphe Form umzuwandeln, welche von einem hochohmigen in einen niederohmigen Zustand elektrisch und irreversibel umschaltbar ist, gekennzeichnet durch die folgende Schrittfolge:
(a) lokale Oxidation bestimmter Oberflächenzonen eines Körperabschnittes aus kristallinem Halbleitermaterial des ersten Leitfähigkeitstypes zur Herstellung mehrerer, lateral isolierter Halbleiterzonen in diesem Körperabschnitt;
(b) Einbringen von Dotierstoffen des zweiten Leitfähigkeitstypes in eine erste isolierte Halbleiterzone zur Herstellung einer ersten Zone des zweiten Leitfähigkeitstypes, welche an einer Stelle unterhalb der Oberfläche des Körperabschnittes einen Halbleiterübergang mit diesem Körperabschnitt bildet;
(c) Implantieren von Ionen ausreichend hoher Energie und Dichte in einer Randschicht der ersten Zone zur Umwandlung der Randschicht in eine amorphe Form, d.h. elektrisch und irreversibel umschaltbar von einem hochohmigen in einen niederohmigen Zustand.
9. Verfahren nach Anspruch 8, welches ferner das Einbringen von Dotierstoffen des ersten Leitfähigkeitstypes in einer, an die erste, isolierte Zone angrenzenden, zweiten, isolierten Halbleiterzone vorsieht, um eine, einen geringen Widerstand aufweisende Kontaktzone auf der Oberfläche des Körperabschnittes auszubilden.
10. Verfahren nach Anspruch 9, welches weiterhin die Ausbildung einer, einen geringen Widerstand aufweisenden Halbleiterzone des ersten Leitfähigkeitstypes, welche sich zumindest teilweise innerhalb des Körperabschnittes befindet, von dem Halbleiterübergang beabstandet sowie unterhalb letzterem und der einen geringen Widerstand aufweisenden Kontaktzone angeordnet ist, vorsieht.
11. Verfahren nach Anspruch 8 oder 9, bei welchem die Dotierungsionen gemäß Schritt (c) eine neutrale Leitfähigkeit aufweisende Ionen in dem Halbleiter sind.
12. Verfahren nach Anspruch 8 oder 9, bei welchem die Dotierungsionen gemäß Schritt (c) dem zweiten Leitfähigkeitstyp zugeordnet sind.
13. Verfahren nach Anspruch 8 oder 9, bei welchem der Körperabschnitt aus schwach dotiertem N-Silicium besteht.
14. Verfahren nach Anspruch 3 oder 9, bei welchem die Dotierungsionen gemäß Schritt (c) bei Implantation eine Energie aufweisen, welche sich im wesentlichen im Bereich von 10 Kev bis 180 Kev bewegt.
15. Verfahren nach Anspruch 8 oder 9, bei welchem die Dotierungsionen gemäß Schritt (c) eine Dosierung von 1 x 10¹&sup5; Ionen pro Quadratzentimeter oder eine höhere Dosierung aufweisen.
16. Verfahren nach Anspruch 15, bei welchem die Dotierungsionen gemäß Schritt (c) aus Argon bestehen.
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Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751197A (en) * 1984-07-18 1988-06-14 Texas Instruments Incorporated Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator
US4677739A (en) * 1984-11-29 1987-07-07 Texas Instruments Incorporated High density CMOS integrated circuit manufacturing process
US4635345A (en) * 1985-03-14 1987-01-13 Harris Corporation Method of making an intergrated vertical NPN and vertical oxide fuse programmable memory cell
US4701780A (en) * 1985-03-14 1987-10-20 Harris Corporation Integrated verticle NPN and vertical oxide fuse programmable memory cell
JPS6249651A (ja) * 1985-06-25 1987-03-04 テキサス　インスツルメンツインコ−ポレイテツド アンチヒユ−ズ、その製法、電気的にプログラム可能なメモリ・セル、メモリ・セルをプログラムする方法
US4748490A (en) * 1985-08-01 1988-05-31 Texas Instruments Incorporated Deep polysilicon emitter antifuse memory cell
US4855806A (en) * 1985-08-02 1989-08-08 General Electric Company Thin film transistor with aluminum contacts and nonaluminum metallization
EP0258962A3 (de) * 1986-09-05 1988-08-03 THORN EMI North America Inc. Halbleiteranordnungen mit selektiven Verbindungen und ein Verfahren zu deren Herstellung
US4835118A (en) * 1986-09-08 1989-05-30 Inmos Corporation Non-destructive energy beam activated conductive links
EP0263574A1 (de) * 1986-09-08 1988-04-13 THORN EMI North America Inc. Methode zur Herstellung eines Halbleiterbauelementes und ein solches Bauelement mit zumindest einer selektiv aktivierbaren Leiterbahn
US5367208A (en) * 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4796074A (en) * 1987-04-27 1989-01-03 Instant Circuit Corporation Method of fabricating a high density masked programmable read-only memory
US4882611A (en) * 1988-07-21 1989-11-21 Zoran Corporation Double layer voltage-programmable device and method of manufacturing same
GB2222024B (en) * 1988-08-18 1992-02-19 Stc Plc Improvements in integrated circuits
US4845045A (en) * 1988-09-15 1989-07-04 Zoran Corporation Method of fabricating electrically-programmable element in a semiconductor integrated circuit using a doped plug to extend the depth of a doped region
JP2525672B2 (ja) * 1988-10-14 1996-08-21 セイコーエプソン株式会社 半導体装置
US5299150A (en) * 1989-01-10 1994-03-29 Actel Corporation Circuit for preventing false programming of anti-fuse elements
US5070383A (en) * 1989-01-10 1991-12-03 Zoran Corporation Programmable memory matrix employing voltage-variable resistors
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5780323A (en) * 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5272101A (en) * 1990-04-12 1993-12-21 Actel Corporation Electrically programmable antifuse and fabrication processes
US5126282A (en) * 1990-05-16 1992-06-30 Actel Corporation Methods of reducing anti-fuse resistance during programming
US5159661A (en) * 1990-10-05 1992-10-27 Energy Conversion Devices, Inc. Vertically interconnected parallel distributed processor
US5106773A (en) * 1990-10-09 1992-04-21 Texas Instruments Incorporated Programmable gate array and methods for its fabrication
US5130777A (en) * 1991-01-04 1992-07-14 Actel Corporation Apparatus for improving antifuse programming yield and reducing antifuse programming time
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
US5625220A (en) * 1991-02-19 1997-04-29 Texas Instruments Incorporated Sublithographic antifuse
US5100827A (en) * 1991-02-27 1992-03-31 At&T Bell Laboratories Buried antifuse
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5196724A (en) * 1991-04-26 1993-03-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5701027A (en) * 1991-04-26 1997-12-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5557136A (en) * 1991-04-26 1996-09-17 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5120679A (en) * 1991-06-04 1992-06-09 Vlsi Technology, Inc. Anti-fuse structures and methods for making same
US5242851A (en) * 1991-07-16 1993-09-07 Samsung Semiconductor, Inc. Programmable interconnect device and method of manufacturing same
WO1993005514A1 (en) * 1991-09-04 1993-03-18 Vlsi Technology, Inc. Anti-fuse structures and methods for making same
US5272666A (en) * 1991-10-18 1993-12-21 Lattice Semiconductor Corporation Programmable semiconductor antifuse structure and method of fabricating
US5282158A (en) * 1992-08-21 1994-01-25 Micron Technology, Inc. Transistor antifuse for a programmable ROM
US5315177A (en) * 1993-03-12 1994-05-24 Micron Semiconductor, Inc. One time programmable fully-testable programmable logic device with zero power and anti-fuse cell architecture
US5485031A (en) * 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
JP3682305B2 (ja) * 1993-12-17 2005-08-10 財団法人国際科学振興財団 半導体装置の製造方法
US5726482A (en) * 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5834824A (en) * 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5917229A (en) * 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5648678A (en) * 1994-09-21 1997-07-15 Harris Corporation Programmable element in barrier metal device
US5962815A (en) * 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5661412A (en) * 1995-10-10 1997-08-26 Quicklogic Corporation Reducing programming time of a field programmable gate array employing antifuses
US5767575A (en) * 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5793094A (en) * 1995-12-28 1998-08-11 Vlsi Technology, Inc. Methods for fabricating anti-fuse structures
US5783467A (en) * 1995-12-29 1998-07-21 Vlsi Technology, Inc. Method of making antifuse structures using implantation of both neutral and dopant species
US5811869A (en) * 1996-01-04 1998-09-22 Micron Technology, Inc. Laser antifuse using gate capacitor
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5742555A (en) 1996-08-20 1998-04-21 Micron Technology, Inc. Method of anti-fuse repair
US5899707A (en) * 1996-08-20 1999-05-04 Vlsi Technology, Inc. Method for making doped antifuse structures
US5753540A (en) * 1996-08-20 1998-05-19 Vlsi Technology, Inc. Apparatus and method for programming antifuse structures
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US5905670A (en) * 1997-05-13 1999-05-18 International Business Machines Corp. ROM storage cell and method of fabrication
NO973993L (no) * 1997-09-01 1999-03-02 Opticom As Leseminne og leseminneinnretninger
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6277724B1 (en) * 1999-01-19 2001-08-21 National Semiconductor Corporation Method for forming an array of sidewall-contacted antifuses having diffused bit lines
TW440851B (en) * 1999-09-30 2001-06-16 Macronix Int Co Ltd Fabricating method of binary code pattern for read only memory
US6836000B1 (en) * 2000-03-01 2004-12-28 Micron Technology, Inc. Antifuse structure and method of use
US6492706B1 (en) * 2000-12-13 2002-12-10 Cypress Semiconductor Corp. Programmable pin flag
US6627970B2 (en) * 2000-12-20 2003-09-30 Infineon Technologies Ag Integrated semiconductor circuit, in particular a semiconductor memory circuit, having at least one integrated electrical antifuse structure, and a method of producing the structure
US6552409B2 (en) * 2001-06-05 2003-04-22 Hewlett-Packard Development Company, Lp Techniques for addressing cross-point diode memory arrays
US6440781B1 (en) * 2001-06-06 2002-08-27 National Semiconductor Corporation Method of adding bias-independent aluminum bridged anti-fuses to a tungsten plug process
US6747286B2 (en) * 2001-06-30 2004-06-08 Ovonyx, Inc. Pore structure for programmable device
CN2552866Y (zh) * 2002-05-24 2003-05-28 柯文雄 可压缩垃圾体积的垃圾桶
US6813182B2 (en) * 2002-05-31 2004-11-02 Hewlett-Packard Development Company, L.P. Diode-and-fuse memory elements for a write-once memory comprising an anisotropic semiconductor sheet
US6775171B2 (en) * 2002-11-27 2004-08-10 Novocell Semiconductor, Inc. Method of utilizing voltage gradients to guide dielectric breakdowns for non-volatile memory elements and related embedded memories
US6816427B2 (en) * 2002-11-27 2004-11-09 Novocell Semiconductor, Inc. Method of utilizing a plurality of voltage pulses to program non-volatile memory elements and related embedded memories
US6775197B2 (en) 2002-11-27 2004-08-10 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry and related programming methods and embedded memories
US7486534B2 (en) * 2005-12-08 2009-02-03 Macronix International Co., Ltd. Diode-less array for one-time programmable memory
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US20080029844A1 (en) * 2006-08-03 2008-02-07 Adkisson James W Anti-fuse structure optionally integrated with guard ring structure
US7995384B2 (en) * 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US10861843B2 (en) * 2016-12-21 2020-12-08 Texas Instruments Incorporated Electrostatic discharge protection device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4837232B1 (de) * 1968-12-04 1973-11-09
BE755039A (fr) * 1969-09-15 1971-02-01 Ibm Memoire semi-conductrice permanente
US3855612A (en) * 1972-01-03 1974-12-17 Signetics Corp Schottky barrier diode semiconductor structure and method
US3990098A (en) * 1972-12-22 1976-11-02 E. I. Du Pont De Nemours And Co. Structure capable of forming a diode and associated conductive path
JPS5065332U (de) * 1973-10-13 1975-06-12
JPS5267532A (en) * 1975-12-03 1977-06-04 Nippon Telegr & Teleph Corp <Ntt> Semiconductor memory unit
US4069068A (en) * 1976-07-02 1978-01-17 International Business Machines Corporation Semiconductor fabrication method for improved device yield by minimizing pipes between common conductivity type regions
US4238694A (en) * 1977-05-23 1980-12-09 Bell Telephone Laboratories, Incorporated Healing radiation defects in semiconductors
US4203123A (en) * 1977-12-12 1980-05-13 Burroughs Corporation Thin film memory device employing amorphous semiconductor materials
US4217374A (en) * 1978-03-08 1980-08-12 Energy Conversion Devices, Inc. Amorphous semiconductors equivalent to crystalline semiconductors
US4226898A (en) * 1978-03-16 1980-10-07 Energy Conversion Devices, Inc. Amorphous semiconductors equivalent to crystalline semiconductors produced by a glow discharge process
JPS6047672B2 (ja) * 1978-06-16 1985-10-23 セイコーエプソン株式会社 半導体記憶器
JPS5530831A (en) * 1978-08-25 1980-03-04 Fujitsu Ltd Semiconductor device
IL61671A (en) * 1979-12-13 1984-04-30 Energy Conversion Devices Inc Diode and rom or eeprom devices using it
US4432008A (en) * 1980-07-21 1984-02-14 The Board Of Trustees Of The Leland Stanford Junior University Gold-doped IC resistor region
US4499557A (en) * 1980-10-28 1985-02-12 Energy Conversion Devices, Inc. Programmable cell for use in programmable electronic arrays
US4420766A (en) * 1981-02-09 1983-12-13 Harris Corporation Reversibly programmable polycrystalline silicon memory element
US4442507A (en) * 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
JPS57201061A (en) * 1981-06-05 1982-12-09 Toshiba Corp Manufacture of thin semiconductor film resistor
US4403399A (en) * 1981-09-28 1983-09-13 Harris Corporation Method of fabricating a vertical fuse utilizing epitaxial deposition and special masking

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