DE3432799C2 - - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einem Speicherzellenfeld mit einer Vielzahl von Speicherzellen, einer internen Regenerationsschaltung zum Regenerieren mindestens einer der Speicherzellen, und mit einem Ein­ gangsschaltkreis, der ein Steuersignal aufnimmt, welches benutzt wird zum Steuern des Daten-, Schreib- und Lesebe­ triebes der Speicherzellen.

Ein derartiger Halbleiterspeicher ist bekannt aus der US-PS 42 07 618. Aus dieser Druckschrift ist ein Halblei­ terspeicher mit einer internen Regenerationsschaltung be­ kannt.

Eine solche interne Regenerationsschaltung weist eine Rege­ nerationssynchronisierschaltung auf, einen internen Adres­ senzähler und eine Synchronisierschaltung und wird ge­ steuert durch ein Regenerationssignal, welches an einen Regenerationsanschluß () angelegt wird. Der interne Regenerationsbetrieb wird unterschieden in einen Impuls­ regenerationsbetrieb und einen Selbstregenerationsbetrieb. Wenn das Regenerationssignal den Regenerations-Aktivier­ Pegel annimmt, wird der Inhalt des internen Adressenzählers einem Zeilendekoder als Zeilenadresse zugeführt, so daß eine Zeilenleitung durch den Zeilendekoder ausgewählt wird, um die Speicherzellen zu regenerieren, die mit der ausgewählten Zeilenleitung verbunden sind. Der Inhalt des internen Adressenzählers wird dann um 1 erhöht (oder er­ niedrigt). Zu diesem Zeitpunkt, wenn das Regeneriersignal auf einen Regenerations-Deaktivier-Pegel umgeschaltet wird, wird die darauf folgende Regeneration nicht durchgeführt. Wenn das Regenerationssignal wieder den Regenerations- Aktivier-Pegel annimmt, wird der erhöhte (oder erniedrigte) Inhalt des internen Adressenzählers dem Zeilendekoder als neue Zeilenadresse zugeführt, so daß die mit der nächsten Zeilenleitung verbundenen Speicherzellen regeneriert werden. Der Inhalt des internen Regenerationszählers wird dann erneut um 1 erhöht (oder erniedrigt). So wird der interne Regenerationsbetrieb durchgeführt jedesmal, wenn das Re­ generationssignal den Regenerations-Aktivier-Pegel annimmt. Dies ist der Impulsregenerationsbetrieb.

Wenn andererseits das Regenerationssignal auf dem Re­ generations-Aktivier-Pegel gehalten wird, arbeitet der Synchronisierschaltkreis so, daß er jeweils zu einer vorbestimmten Zykluszeit ein Regenerations-Anforderungs- Signal erzeugt. In Abhängigkeit von dem Regenerations- Anforderungs-Signal führt der Regenerationssynchronisier­ schaltkreis den Inhalt des internen Adressenzählers dem Zeilendekoder als Zeilenadresse zu, um die Speicherzellen zu regenerieren, und der Inhalt des internen Adressen­ zählers wird dann um 1 erhöht (oder erniedrigt). Solange das Regenerationssignal auf dem Regenerations-Aktivier- Pegel gehalten wird, wird das Regenerationsanforderungs­ signal erzeugt, so daß die Zeilenleitungen eine nach der anderen ausgewählt wird, um die Regeneration durchzufüh­ ren. Dies ist der Selbstregenerationsbetrieb.

Der Leistungsverbrauch zum Zeitpunkt der internen Re­ generation hängt ab von der Leistung, die in einer Ein­ gangsstufe verbraucht wird, die mit einem Eingangsanschluß (z. B. -Anschluß) verbunden ist, dem das externe Steuer­ signal zugeführt wird, das sich von dem Strom unterschei­ det, der für die Regeneration der Speicherzellen nötig ist. Ein komplementärer integrierter MOS-Schaltkreis mit P-Kanal und N-Kanal-MOS-Transistoren arbeitet mit geringem Energieverbrauch, und wird deshalb in der Speicheranord­ nung verwendet. Eine Speicheranordnung mit komplementärer MOS-Struktur weist einen komplementären MOS-Inverter als Eingangsstufe auf für die Wellenformung des externen Steuersignals. Der komplementäre MOS-Inverter enthält P-Kanal-und N-Kanal-MOS-Transistoren, die in Reihe zwi­ schen Spannungsversorgungsanschlüssen geschaltet sind, und deren Gates gemeinsam mit einem Signaleingangsanschluß verbunden sind, wobei ein an den internen Schaltkreis geführtes Signal von diesem Knotenpunkt abgezogen wird.

Wenn das Eingangssignal auf hohem Pegel liegt, wird der N-Kanal-MOS-Transistor angeschaltet und der P-Kanal-MOS- Transistor ausgeschaltet. Wenn das Eingangssignal niedri­ gen Pegel annimmt, wird andererseits der P-Kanal-MOS- Transistor angeschaltet und der N-Kanal-MOS-Transistor abgeschaltet. Entsprechend wird der Gleichstrom zwischen den Spannungsversorgungsanschlüssen geringfügig nur dann erzeugt, wenn der Leitungszustand der N-Kanal- und P-Kanal- MOS-Transistoren umgeschaltet wird, und folglich ist der Energieverbrauch ausreichend gering.

Speziell beim Selbstregenerationsbetrieb der Speicher­ anordnung wird das Zeilenadreßstrobesignal, das dem -An­ schluß zugeführt wird, auf Deaktivierungs-Pegel gehalten, um zu verhindern, daß die externen Adressensignale an die Adresseneingangsanschlüsse zugeführt werden. Folglich wird jedes Gate der P-Kanal- und N-Kanal-MOS-Transistoren in der Eingangsstufe, die für den -Anschluß vorgesehen sind, während des Selbstregenerationsbetriebes dem Deak­ tivierungs-Pegel des Zeilenadreßstrobesignals ausgesetzt. Wenn der Deaktivierungs-Pegel effektiv genug ist, um einen der P-Kanal- oder N-Kanal-MOS-Transistoren auszuschalten, tritt nur ein geringer Energieverbrauch in der Eingangs­ stufe auf. Die externen Steuersignale werden häufig durch einen TTL-(Transistor-Transistor-Logik) Schaltkreis er­ zeugt, um eine Vielzahl von Speicheranordnungen zu treiben. In diesem Falle nimmt das externe Steuersignal im TTL-Pegel einen Deaktivierungs-Pegel an, so daß dieser Pegel sowohl den P-Kanal- als auch den N-Kanal-MOS-Transistor anschaltet. Als Folge fließt ein Gleichstrom in der Eingangsstufe wäh­ rend des Selbstregenerationsbetriebs, mit der Folge, daß der Energieverbrauch in der Speicheranordnung erhöht wird.

Aus der US-PS 41 85 321 ist es an sich bekannt, bei einem Halbleiterspeicher zur Reduzierung der Leistungsaufnahme bei einem Eingangsschaltkreis für ein Adressensignal mittels eines Transistors von drei seriengeschalteten Transistoren abhängig von Adressenänderungen ein Abschalten des Eingangsschaltkreises vorzunehmen.

Aus Electronics, 6. 10. 1981, S. 103-105 ist eine Vor­ richtung bekannt, die zur Verminderung der Leistungsauf­ nahme eines CMOS-Schaltkreises mit diesem in Serie geschal­ tete Abschalttransistoren vorsieht.

Der Erfindung liegt die Aufgabe zugrunde, einen Halblei­ terspeicher der eingangs genannten Art mit interner Regene­ rationsschaltung zu schaffen, bei welchem im internen Regenerationsbetrieb die Leistungsaufnahme reduziert ist.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Eingangsschaltkreis einen ersten, zweiten und dritten Transistor aufweist, die mit ihren gesteuerten Strecken in Reihe geschaltet sind, wobei der erste und zweite Transistor angesteuert vom Steuersignal einen Schaltbe­ trieb durchführen und daß der Halbleiterspeicher ferner aufweist eine Deaktivierungsvorrichtung, die in Abhängig­ keit vom Beginn des Betriebes der internen Regenerations­ schaltung den dritten Transistor deaktiviert, um zu verhin­ dern, daß ein Gleichstrom durch den ersten und zweiten Transistor fließt, und eine Vorrichtung zum Aufrechterhal­ ten des deaktivierten Zustandes des dritten Transistors während der gesamten Betriebszeit der internen Regenerations­ schaltung.

Der interne Regenerationsschaltkreis arbeitet nicht während des Speicherbetriebes und deshalb ist der dritte Transistor im aktivierten Zustand. Folglich wird das Steuersignal über den Signaleingangsanschluß an den Ein­ gangsschaltkreis zugeführt, welcher den ersten und zwei­ ten Transistor enthält, so daß ein Datum in die ausgewählte Speicherzelle eingeschrieben wird oder daraus ausgelesen. Wenn der interne Regenerationsschaltkreis arbeitet, um speziell eine Selbstregeneration durchzuführen, wird der dritte Transistor deaktiviert durch den Steuerschaltkreis. Da der dritte Transistor in Reihe mit dem ersten und zwei­ ten Transistor geschaltet ist, wird ein Gleichstrom, der sonst durch den ersten und zweiten Transistor fließen wür­ de, durch den dritten Transistor abgeschnitten. Als Folge wird der Energieverbrauch beim Selbstregenerierbetrieb un­ terdrückt. Es ist vorzuziehen, daß eine Halteschaltung vor­ gesehen ist zum Halten des Ausgangspegels des Eingangs­ schaltkreises, wenn der dritte Transistor deaktiviert ist. Da der Ausgangspegel des Eingangsschaltkreises gehalten wird, kann das Steuersignal, das an den Signaleingangs­ anschluß angelegt wird, jeden hohen oder niedrigen Pegel annehmen und deshalb wird der Freiheitsgrad beim Entwerfen der externen Steuerschaltung vergrößert.

Im folgenden wird die Erfindung anhand von Ausführungs­ beispielen unter Bezugnahme auf die Figuren genauer beschrie­ ben. Es zeigt

Fig. 1 ein Blockschaltbild einer Speicheranordnung ge­ mäß einer Ausführungsform der Erfindung;

Fig. 2 ein Schaltkreisdiagramm eines Teils von Fig. 1;

Fig. 3 den Signalverlauf an jedem Teil von Fig. 3 im Regenerationsbetrieb und

Fig. 4 ein weiteres Schaltkreisdiagramm.

Fig. 1 zeigt eine Speicheranordnung gemäß einer bevor­ zugten Ausführungsform der Erfindung. Die Speicheranordnung ist als integrierter Schaltkreis 1 hergestellt, welcher eine Vielzahl (in dieser Ausführungsform 8) von Adresseneingangs­ anschlüssen 2-1 bis 2-8 aufweist, einen Regenerationsan­ schluß 3 (), einen Zeilenadreßstrobeanschluß 4 (), einen Spaltenadreßstrobeanschluß 5 (), einen Schreib­ aktivieranschluß 6 (), einen Dateneingangsanschluß 7 (D _IN ), einen Datenausgangsanschluß 8 (D _OUT ), einen ersten Span­ nungsanschluß 9 (V _DD ), an welchem eine positive Spannung angelegt wird, und einen zweiten Spannungsanschluß 10 (V _SS ), an welchem Massepotential liegt. Der Aufbau der Speicher­ anordnung wird nun mit dem Datenlese- und Schreibbetrieb und dem Impuls- und Selbstregenerationsbetrieb beschrieben.

Der Datenschreib- oder Lesebetrieb wird gestartet durch Änderung des Zeilenadreßstrobesignals, welches an den -Anschluß 4 angelegt wird, vom hohen Pegel auf nied­ rigen Pegel. Ein RAS-Synchronisierschaltkreis 16 erzeugt ein Adressensperrsignal AL 1 in Form eines Einzelimpulses in Abhängigkeit vom Niedrigpegel-Zeilenadreßstrobesignal. Das Signal AL 1 wird an den Adressenmultiplexer 11 angelegt und so wird ein Adressensignal, das an die Adressenan­ schlüsse 2-1 bis 2-8 angelegt ist, als Zeilenadresse ge­ halten. Ein Signal AXS, das vom RAS-Synchronisierschalt­ kreis 16 erzeugt wird, wird zum Halten des Adressensignals als Zeilenadresse in nicht gezeigten Flip-Flop-Schalt­ kreisen benutzt, welche im Adressenmultiplexer 11 vorge­ sehen sind, und wird auf die Aktivierungspegel geschaltet in Abhängigkeit von der Tatsache, daß die Adressensignale gehalten wurden. Die gehaltenen Zeilenadreßsignale werden an einen Zeilendekoder 12 zugeführt. Der RAS-Synchroni­ sierschaltkreis 16 erzeugt dann zwei Signale XDS und RA zum Aktivieren des Zeilendekoders 12. Der Zeilendekoder 12 wird aktiviert in Abhängigkeit von den Signalen XDS und RA und wählt eine Zeilenleitung (d. h. Wortleitung) in einem Speicherzellenfeld 14 auf in Abhängigkeit vom Adressen­ signal. Das Speicherzellenfeld 14 enthält eine Vielzahl von Zeilenleitungen und Spaltenleitungen und weist ferner eine Vielzahl von Speicherzellen auf, die mit den Schnitt­ punkten der jeweiligen Zeilen- und Spaltenleitungen verbun­ den sind. Jede Speicherzelle besteht aus einem Transistor und einem Speicherkondensator. Entsprechend werden die Daten aller Speicherzellen, die mit der ausgewählten Wort­ leitung verbunden sind, ausgelesen auf einer Vielzahl von Spaltenleitungen (d. h. Bitleitungen). Ein RAS-Synchroni­ sierschaltkreis 16 erzeugt ferner ein Lese-Aktiviersignal SE zum Aktivieren des Lesesignalverstärkers 15. In Abhängig­ keit vom Signal SE verstärkt der Lesesignalverstärker 15 die auf der jeweiligen Bitleitung ausgelesenen Daten und speichert dieselben Daten in die Speicherzellen zurück, die mit der ausgewählten Wortleitung verbunden sind.

Der RAS-Synchronisierschaltkreis 16 liefert ferner ein Signal RAS 1 an den CAS-Synchronisierschaltkreis 17. Der CAS-Synchronisierschaltkreis 17 empfängt außerdem das Si­ gnal AXS vom RAS-Synchronisierschaltkreis 16. Wenn das Zeilenadreßstrobesignal niedrigen Pegel annimmt, werden die Signale RAS 1 und AXS auf aktiven bzw. inaktiven Pegel geändert, wodurch der CAS-Synchronisierschaltkreis 17 in Betriebszustand gebracht wird. In diesem Zustand erzeugt, wenn das Spaltenadreßstrobesignal am -Anschluß 5 auf niedrigem Pegel geändert wird, der CAS-Synchronisierschalt­ kreis 17 ein Signal AL 2. In Abhängigkeit vom Signal AL 2 führt der Adressenmultiplexer 11 die Adressensignale, die den Adresseneingangsanschlüssen 2-1 bis 2-8 zugeführt werden, als Spaltenadresse ein und liefert sie an den Spalten­ dekoder 13. Zu diesem Zeitpunkt hält das Signal AXS einen inaktiven Pegel und die Flip-Flop-Schaltkreise im Adressen­ multiplexer 11 fahren fort, die Zeilenadreßsignale zu halten. Der CAS-Synchronisierschaltkreis 17 erzeugt dann Signale YDS und CA zum Aktivieren des Spaltendekoders 13. In Abhängigkeit von den Signalen YDS und CA wählt der Spaltendekoder 13 eine Spaltenleitung (Bitleitung) aus, entsprechend den zugeführten Spaltenadreßsignalen. Folglich wird eine Speicherzelle aus­ gewählt, welche am Schnittpunkt der durch den Zeilendekoder 12 ausgewählten Wortleitung und der durch den Spaltendekoder 13 ausgewählten Bitleitung liegt. Der CAS-Synchronisierschalt­ kreis 17 erzeugt ferner ein Signal zum Aktivieren eines Schreibsynchronisierschaltkreises 18.

Das dem -Anschluß 6 zugeführte Schreibaktiviersignal steuert, ob das Datum aus der ausgewählten Speicherzelle aus­ gelesen oder in diese Zelle eingeschrieben wird. Wenn der Schreibsynchronisierschaltkreis 18 in Betriebszustand ist und wenn das Schreibaktiviersignal einen hohen Pegel annimmt, bringt der Schaltkreis 18 ein Leseaktiviersignal RE auf ak­ tiven Pegel und das Schreibaktiviersignal WE auf inaktiven Pegel. Ein Datenausgangspuffer 19 wird aktiviert und ein Da­ teneingangspuffer 20 deaktiviert. Als Folge wird das in der ausgewählten Speicherzelle gespeicherte Datum am D _OUT -Aus­ gang 8 ausgegeben. Andererseits, wenn der -Anschluß 6 auf niedrigem Pegel gehalten wird, wird ein Datum, das dem D _IN -An­ schluß 7 zugeführt wird, über den Dateneingangspuffer 20 in die ausgewählte Speicherzeile eingeschrieben.

Der interne Regenerationsschaltkreis wird aktiviert durch Änderung des -Anschlusses 3 auf niedrigen Pegel, wenn der 4 auf hohem Pegel gehalten wird. Genauer gesagt, wenn das an den -Anschluß 3 ange­ legte Regenerationssignal niedrigen Pegel einnimmt, erzeugt der Regenerationssynchronisierschaltkreis 21 ein internes Regenerationssignal . Das Signal wird an den Adressenmultiplexer 11 und den RAS-Syn­ chronisierschaltkreis 16 angelegt. In Abhängigkeit vom Signal überträgt der Adressenmultiplexer 11 seine Eingangssignale von den Adresseneingangsanschlüssen 2-1 bis 2-8 an einen internen Regenerationszähler 22. Fer­ ner wird das Signal AXS auf aktivem Pegel gehalten. Als Folge wird der Inhalt des internen Regenerations­ zählers 22 in den Flip-Flop-Schaltkreisen im Adressen­ multiplexer 11 gehalten und als Zeilenadresse an den Zeilendekoder 12 angelegt, und wird ebenso an den Spaltendekoder 13 als Spaltenadresse angelegt. In Abhängigkeit vom Signal erzeugt der RAS-Synchroni­ sierschaltkreis 16 die Signale XDS und RA zum Akti­ vieren des Zeilendekoders 12 und hält außerdem das Signal RAS 1, das dem CAS-Synchronisierschaltkreis 17 zugeführt wird, auf aktivem Pegel. Es soll festge­ stellt werden, daß der CAS-Synchronisierschaltkreis 17 betriebsbereit ist, wenn die Signale RAS 1 und AXS auf aktivem bzw. inaktivem Pegel gehalten sind. Das Signal AXS wird durch das Signal auf aktivem Pegel gehal­ ten. Folglich wird der CAS-Synchronisierschaltkreis 17 deaktiviert und die Signale YDS, CA und werden nicht erzeugt. Als Folge ist der Spaltendekoder 13 de­ aktiviert. Auch der Schreibsynchronisierschaltkreis 18 ist deaktiviert. Da der Zeilendekoder durch die Signale XDS und HA aktiviert ist, ist eine Wortleitung (Zeilen­ leitung) in Übereinstimmung mit dem Inhalt des inter­ nen Adressenzählers 22 ausgewählt. Der RAS-Synchroni­ sierschaltkreis 16 erzeugt dann ein Leseaktiviersignal SE, so daß die Daten der mit der ausgewählten Wortlei­ tung verbundenen Speicher­ zellen gelesen werden. Das Auslesedatum wird verstärkt durch den Lesesignalverstärker 15 und die gleichen Da­ ten werden rückgespeichert. D. h. die Regeneration wird durchgeführt. Bei Beendigung der Regeneration erzeugt der Regenerationssynchronisierschaltkreis 21 ein Rege­ nerationsendesignal RFEND und deaktiviert das inter­ ne Regenerationssignal . Das Regenerationsendesignal RFEND wird dem internen Adressenzähler 22 zugeführt, um dessen Inhalt um eins zu erhöhen. Wenn gewünscht, kann er auch um eins erniedrigt werden. Das Signal RFEND wird einem Synchronisierschaltkreis 23 als Syn­ chronisierstrobesignal zugeführt. Ein Signal INTRF vom Regenerationssynchronisierschaltkreis 21 wird einem Synchronisierschaltkreis 23 zugeführt, um dessen Be­ trieb zu steuern. Das Signal INTRF wird erzeugt, wäh­ rend der -Anschluß 3 auf niedrigem Pegel gehalten wird. Wenn der Anschluß 3 auf hohen Pegel geändert wird, wird das Signal INTRF deaktiviert. Deshalb wird, wenn der -Anschluß 3 von niedrig auf hoch geän­ dert wird, das Signal INTRF nicht erzeugt, so daß der Synchronisierschaltkreis 23 nicht arbeitet. Folg­ lich wird kein Regenerationsanforderungssignal RSQ erzeugt und der interne Regenerationsschaltkreis stoppt seinen Betrieb nach Regeneration der Speicherzellen, die mit einer Wortleitung verbunden sind. Wenn der -Anschluß 21 wieder auf niedrigen Pegel umgekehrt wird, wird der erhöhte (oder erniedrigte) Inhalt des internen Adressenzählers 22 wieder an den Zeilende­ koder als Zeilenadresse zugeführt. Folglich wird die der vorher ausgewählten Wortleitung vorangehende oder nachgehende Wortleitung ausgewählt, um die Speicher­ zellen zu regenerieren, die mit der ausgewählten Wort­ leitung verbunden sind. Wie oben beschrieben, wird die ausgewählte Wortleitung der Reihe nach geschoben jedes mal wenn der Anschluß 3 auf niedrigen Pegel geändert wird, wodurch der Impulsregenerationsbetrieb durchge­ führt wird.

Wenn der -Anschluß 3 auf niedrigem Pegel gehal­ ten wird, fährt der Schaltkreis 21 fort, das Signal INTRF an den Synchronisierschaltkreis 23 zu liefern. Folglich startet der Synchronisierschaltkreis 23 den Synchronisierbetrieb in Abhängigkeit vom Signal RFEND und unter Benutzung des Ausgangs eines Oszillators 24 wird das Regenerationsanforderungssignal RFQ nach ei­ ner vorbestimmten Zeit erzeugt. Der Oszillator 24 er­ zeugt ein Oszillationssignal, um eine vorbestimmte Vorspannung zu erzeugen, die an ein Substrat (nicht gezeigt) des integrierten Schaltkreises 1 angelegt wird. In Abhängigkeit vom Signal RFQ erzeugt der Re­ generationssynchronisierschaltkreis 21 wieder das Signal , so daß der Inhalt des Zählers 22 an den Zeilendekoder 12 angelegt wird. Nachdem die mit der ausgewählten Wortleitung verbundenen Speicherzellen wie oben beschrieben regeneriert wurden, wird das Signal RFEND erzeugt. Als Folge wird der Inhalt des Zählers 22 weiter um eins erhöht (oder erniedrigt) und der Synchronisierschaltkreis 23 startet den Syn­ chronisierbetrieb. In Abhängigkeit vom Regenerations­ anforderungssignal RFQ wird der weiterhin erhöhte Inhalt des internen Adressenzählers 22 an den Zei­ lendekoder 12 gelegt, um die Regeneration durchzu­ führen. Solange der -Anschluß 3 auf niedrigem Pegel gehalten ist, wird die Regeneration durchge­ führt. D. h. die Speicheranordnung ist in einen Selbst­ regenerationsbetrieb gebracht.

In Abhängigkeit vom Regenerationsanforderungssignal RFQ vom Synchronisierschaltkreis 23 erzeugt der Regene­ rationssynchronisierschaltkreis 21 ferner ein Spannungs­ steuersignal PC. Das Spannungssteuersignal PC wird an eine Signaleingangsstufe des RAS-Synchronisierschalt­ kreises 16 angelegt. Als Folge wird verhindert, daß ein Gleichstrom durch die Signaleingangsstufe des RAS- Synchronisierschaltkreises 16 fließt, so daß der Ener­ gieverbrauch nahezu Null ist. Ferner wird es überflüssig, den -Anschluß 4 auf hohem Pegel zu halten.

Eine genauere Beschreibung soll durchgeführt werden, unter Bezugnahme auf Fig. 2, welche ein Schaltkreis­ diagramm eines Teils des Regenerationssynchronisier­ schaltkreises 21 und der Eingangsstufe der RAS-Synchroni­ sierschaltung 16 zeigt. Wie aus Fig. 2 zu sehen ist, besteht jeder in Fig. 1 gezeigte Schaltkreisblock aus komplementären MOS-Transistoren mit P- und N-Kanal-MOS­ Transistoren.

Der -Anschluß 4 ist verbunden mit den Gates eines P-Kanal-MOS-Transistors Q₁₀ und eines N-Kanal-MOS-Tran­ sistors Q₁₂. Die Transistoren Q₁₀ und Q₁₂ sind in Reihe geschaltet zwischen Versorgungsanschlüssen (V _DD und Masse) aber ein P-Kanal-MOS-Transistor Q₁₁ ist zwischen den Transistoren Q₁₀ und Q₁₂ eingefügt. Ein N-Kanal-MOS- Transistor Q₁₃ ist parallel mit dem Transistor Q₁₂ geschaltet. Das vom Regenerationssynchronisationsschalt­ kreis 21 erzeugte Signal PC wird an die Gates der Tran­ sistoren Q₁₁ und Q₁₃ angelegt. Folglich bilden die Transistoren Q₁₀ und Q₁₃ einen Zwei-Eingangs-NOR-Schalt­ kreis 35, dessen zwei Eingangsenden mit dem Signal PC und dem Zeilenadreß-Strobe-Signal beaufschlagt werden und dessen Ausgangssignal am Knotenpunkt N₃ auftaucht. Der Ausgang am Knotenpunkt N₃ wird an die Gates der P- und N-Kanal-MOS-Transistoren Q₁₆ und Q₁₉ über einen komplementären Inverter angelegt, der aus den P- und N-Kanal-MOS-Transistoren Q₁₄ und Q₁₅ besteht. Ein N-Kanal-MOS-Transistor Q₁₈ ist zwischen die Transistoren Q₁₆ und Q₁₉ geschaltet. Ein P-Kanal-MOS-Transistor Q₁₇ ist parallel zum Transistor Q₁₆ geschaltet. Das Si­ gnal vom Regenerationssynchronisierschaltkreis 21 wird an die Gates Q₁₇ und Q₁₈ angelegt. Das Signal RAS 1 zum Aktivieren des CAS-Synchronisierschaltkreises 17 wird vom Verbindungspunkt der Transistoren Q₁₆ und Q₁₈ abgezogen. Das Signal RAS 1 wird an den RAS-Reihen-Si­ gnalgenerator 30 angelegt und so werden die in Fig. 1 beschriebenen Signale AL, AXS, XDS, RA und SE erzeugt. Der Generator 30 empfängt auch das Signal .

Die Signale und PC werden während des Speicher­ betriebes (d. h. während des Datenschreib- oder Daten­ lesebetriebes) wie im folgenden beschrieben auf hohem bzw. niedrigem Pegel gehalten. Entsprechend werden die Transistoren Q₁ und Q₁₈ leitend gemacht und die Tran­ sistoren Q₁₃ und Q₁₇ nicht-leitend. Wenn der -An­ schluß 4 vom hohen Pegel auf niedrigen Pegel umgekehrt wird, um externe Adressensignale einzuführen, werden die Transistoren Q₁₀ und Q₁₂ an- bzw. ausgeschaltet und der Knotenpunkt N₃ liegt auf hohem Pegel. Entsprechend wer­ den die Transistoren Q₁₅ und Q₁₆ angeschaltet und die Transistoren Q₁₄ und Q₁₉ ausgeschaltet. Das Signal RAS 1 hält einen hohen Pegel. Der CAS-Synchronisier­ schaltkreis 17 wird aktiviert durch das Hochpegelsignal RAS 1, um auf das an den -Anschluß 5 zugeführte Spal­ tenadreß-Strobe-Signal zu reagieren und ferner ändert der RAS-Reihen-Signalgenerator 30 die Signale AL, AXS, XDS, RA und SE auf einen Pegel, der für den Speicher­ betrieb nötig ist, und zwar in vorbestimmter zeitlicher Relation.

Der -Anschluß 3 ist mit den Gates der P- und N-Kanal-MOS-Transistoren Q₁ und Q₂ verbunden. Das Si­ gnal INTRF wird vom Knotenpunkt N₁ zwischen den Tran­ sistoren Q₁ und Q₂ abgezogen und an den Synchronisier­ schaltkreis 23 angelegt. Das Signal INTRF wird ferner an die Gates der P- und N-Kanal-MOS-Transistoren Q₃ und Q₅ angelegt. Ein N-Kanal-MOS-Transistor Q₄ ist zwischen die Transistoren Q₃ und Q₅ geschaltet. Der Transistor Q₄ empfängt an seinem Gate das Regenera­ tionsanforderungssignal RFQ vom Synchronisierschalt­ kreis 23. Der -Anschluß 3 ist ferner verbunden mit einem RFSH-Reihen-Signalgenerator 31. In Abhängig­ keit vom niedrigen Pegel des -Anschlusses 3 er­ zeugt der Generator 31 das Signal RFEND, das an den Synchronisierschaltkreis 23 angelegt wird und das Signal ), das an den RAS-Synchronisierschaltkreis 16 angelegt wird. Der Generator 31 empfängt außerdem das Signal RFQ vom Synchronisierschaltkreis 23.

Ein Knotenpunkt N₂ zwischen den Transistoren Q₂ und Q₄ ist mit den Gates der P- und N-Kanal-MOS-Tran­ sistoren Q₈ und Q₉ verbunden, welche in Reihe ge­ schaltet sind zwischen Spannungsversorgungsanschlüssen, und das Signal PC wird an deren Knotenpunkt erzeugt und an die Eingangsstufe des RAS-Synchronisierschalt­ kreises 16 zugeführt. Das Signal PC wird ferner an die Gates der P- und N-Kanal-MOS-Transistoren Q₆ und Q₇ angelegt. Der Transistor Q₆ ist zwischen den Kno­ tenpunkt N₂ und den Anschluß V _DD geschaltet, und der Transistor Q₇ ist zwischen den Knotenpunkt N₂ und den Verbindungspunkt zwischen den Transistoren Q₄ und Q₅ geschaltet.

Während des Speicherbetriebes ist der -Anschluß 3 auf hohem Pegel gehalten. Deshalb ist der Transistor Q₂ leitfähig gemacht, so daß das Signal INTRF vom Knoten­ punkt N₁ auf niedrigem Pegel liegt. Der Synchronisier­ schaltkreis 23 ist deaktiviert. Der Transistor Q₃ ist in Abhängigkeit vom Niedrigpegelsignal INTRF angeschal­ tet, so daß der Transistor Q₉ auch angeschaltet ist. Als Folge hält das Signal PC einen niedrigen Pegel. Der hohe Pegel des -Anschlusses 3 wirkt auf den RFSH-Reihen-Signalgenerator 31 ein, um ein Hochpegelsi­ gnal RF zu erzeugen.

Der Schaltkreisbetrieb im internen Regenerations­ mode wird unter Bezugnahme auf Fig. 3 beschrieben. In dieser Betriebsart wird das Zeilenadreß-Strobe-Signal, das an den -Anschluß 4 angelegt wird, auf hohen Pegel geändert. Als Folge werden die Transistoren Q₁₂, Q₁₄ und Q₁₉ angeschaltet und das Signal RAS 1 hält einen niedrigen Pegel. Da das Regenerationssignal am - Anschluß 3 auf niedrigen Pegel geändert wird zum Zeit­ punkt T₁, kehrt der RFSH-Reihen-Signalgenerator 31 zum Zeitpunkt T₂ das Signal von hohem auf niedrigen Pegel um. Als Folge wird der Transistor Q₁₇ angeschal­ tet, während der Transistor Q₁₈ abgeschaltet wird, so daß das Signal RAS l auf hohen Pegel umgekehrt wird. Das Signal mit niedrigem Pegel wird ferner an den RAS-Reihen-Signalgenerator 30 angelegt. In Abhängigkeit von den Signalen RAS 1 und , welche auf hohen bzw. niedrigen Pegel umgekehrt sind, kehrt der RAS-Reihen- Signalgenerator 30 die Signale XDS, RA und SE auf ak­ tiven Pegel um, wie in Fig. 1 beschrieben und zwar zu einem vorbestimmten Zeitpunkt. Als Folge wird eine Zeilenleitung in Übereinstimmung mit dem Inhalt des internen Adressenzählers 22 ausgewählt und die Speicher­ zelle, die mit der ausgewählten Zeilenleitung verbun­ den ist, wird regeneriert.

Wenn der -Anschluß 3 von hohem auf niedrigen Pegel umgekehrt wird, wird der Transistor Q₁ ange­ schaltet und der Transistor Q₂ ausgeschaltet. Folg­ lich werden die Transistoren Q₃ und Q₅ nichtleitend bzw. leitend gemacht. Zu diesem Zeitpunkt wird der Transistor Q₄ in nicht-leitendem Zustand gehalten, da der Synchronisierschaltkreis 23 kein Regenerations­ anforderungssignal RFQ erzeugt. Ferner wird der Tran­ sistor Q₆ leitfähig gemacht. Deshalb wird das Poten­ tial am Knotenpunkt N₂ auf hohem Pegel gehalten und das Signal PC auf niedrigem Pegel.

Da das Signal INTRF auf hohen Pegel geändert ist, wird der Synchronisierschaltkreis 23 aktiviert und startet den Synchronisierbetrieb in Abhängigkeit vom Regenerationsendsignal RFEND. Beim Impulsregenerations­ betrieb wird aber das Signal INTRF auf niedrigen Pe­ gel umgekehrt und folglich ist der Synchronisierschalt­ kreis 23 deaktiviert.

Wenn der -Anschluß 3 auf nied­ rigem Pegel gehalten wird, um den Selbstregenerations­ betrieb durchzuführen, startet der Synchronisierschalt­ kreis 23 den Synchronisationsbetrieb in Abhängigkeit vom Regenerationsendsignal RFEND, welches zum Zeit­ punkt T₃ erzeugt wird und erzeugt ein Regenerations­ anforderungssignal RFQ zum Zeitpunkt T₄. Als Folge wird der Transistor Q₄ angeschaltet. Da der Tran­ sistor Q₅ eingeschaltet gehalten wird, wird das Po­ tential am Knotenpunkt N₂ auf niedrigen Pegel umge­ kehrt. Als Ergebnis werden die Transistoren Q₈ und Q₉ leitfähig bzw. nichtleitfähig gemacht und das Spannungssteuersignal PC wird zum Zeitpunkt T₅ auf hohen Pegel umgekehrt.

In Abhängigkeit vom hohen Pegelsignal PC wird der Transistor Q₁₁ nichtleitfähig gemacht. Folglich wird der Gleichstromdurchgang durch die Transistoren Q₁₀ und Q₁₂ abgeschnitten und so wird der Leistungsver­ brauch zu Null gemacht. Der Transistor Q₁₃ wird in Abhängigkeit von Signal PC angeschaltet und deshalb wird das Potential am Knotenpunkt N₃ auf niedrigen Pegel geändert. In diesem Falle werden die Transisto­ ren Q₁₁ und Q₁₃ durch das Signal PC von den Tran­ sistoren Q₈ und Q₉ getrieben, welche den komplemen­ tären MOS-Inverter bilden. D. h., das Signal PC nimmt den hohen Pegel des CMOS-Pegels an. Als Folge werden die Transistoren Q₁₁ und Q₁₃ sauber aus- bzw. ange­ schaltet. Das Niederpegelpotential am Knotenpunkt N₃ ist ebenso ein CMOS-Pegel und deshalb werden die Transistoren Q₁₄ und Q₁₅ ebenso sauber an- und ausge­ schaltet. Da der Transistor Q₁₃ angeschaltet ist, kann das Zeilenadreß-Strobe-Signal, welches dem -Anschluß 4 zugeführt wird, jeden hohen oder nied­ rigen Pegel annehmen. Deshalb kann das externe Syn­ chronisiersteuersystem einfach entworfen werden.

Das Regenerationsanforderungssignal RFQ wird in Impulsform erzeugt und deshalb wird der Transistor Q₄ von an auf aus geändert. Da der Transistor Q₈ in leitfähigem Zustand ist, wird aber der Transistor Q₇ angeschaltet, während der Transistor Q₆ ausgeschal­ tet wird. Deshalb wird der Knotenpunkt N₂ auf niedri­ gem Pegel gehalten und das Signal PC auf hohem Pegel gehalten.

Das Regenerationsanforderungssignal RFQ vom Syn­ chronisierschaltkreis 23 wird auch an den RFSH-Reihen- Signalgenerator 31 angelegt, so daß das Signal zum Zeitpunkt T₆ auf niedrigem Pegel umgekehrt wird. Das Signal RAS 1 wird wiederum auf hohen Pegel umge­ kehrt, so daß die nächste Zeilenleitung ausgewählt wird in Übereinstimmung mit dem erhöhten Inhalt des Adressenzählers 22, um die Speicherzellen zu regene­ rieren, die mit der ausgewählten Reihenleitung ver­ bunden sind.

So lange der -Anschluß 3 auf niedrigem Pegel gehalten ist, nimmt das Signal PC einen hohen Pegel an. Deshalb ist Leistungsaufnahme in der Ein­ gangsstufe des RAS-Synchronisierschaltkreises 16 im wesentlichen Null.

Wenn der -Anschluß 3 von niedrigem auf hohen Pegel umgekehrt wird, um zum Zeitpunkt T₇ den Selbst­ regenerationsbetrieb zu entfernen, wird das Potential am Knotenpunkt N₁ auf niedrigen Pegel geändert. Ent­ sprechend wird das Potential am Knotenpunkt N₂ auf hohen Pegel geändert, so daß die Transistoren Q₉ und Q₆ angeschaltet und die Transistoren Q₈ und Q₇ aus­ geschaltet werden. Als Folge wird das Signal PC zum Zeitpunkt T₈ vom hohen auf niedrigen Pegel umgekehrt. Der Transistor Q₁₁ wird dann angeschaltet und Q₁₃ ausgeschaltet. Der RAS-Synchronisierschaltkreis 16 ist dann bereit für das Einführen des Zeilenadreß-Strobe- Signals. D. h. der Speicher ist in Speicherbetrieb ge­ bracht. Wenn gewünscht, kann der interne Regenera­ tionsbetrieb wiederholt durchgeführt werden.

Wie beschrieben, verringert die Speicheranordnung den Leistungsverbrauch im Selbst­ regenerationsbetrieb, um während des Standby Leistung zu sparen. Ferner kann das externe Steuersignal (d. h. das Zeilenadreß-Strobe-Signal) hohen oder niedrigen Pegel annehmen oder der Anschluß kann in hochimpedan­ ten Zustand sein. Deshalb wird der Freiheitsgrad für das Entwerfen des Synchronisierschaltkreises für ex­ terne Steuersignale erhöht.

Fig. 4 zeigt eine weitere Ausführungsform der Er­ findung, wobei gleiche Bezugszeichen gleiche Teile in Fig. 3 bedeuten, um eine weitere Beschreibung un­ nötig zu machen. Der parallel zum Transistor Q₁₂ ge­ schaltete Transistor Q₁₃ ist hier fortgelassen. Es ist aber ein N-Kanal-MOS-Transistor Q₂₀ zwischen den Transistoren Q₁₄ und Q₁₅ geschaltet und der Ver­ bindungspunkt zwischen den Transistoren Q₁₄ und Q₂₀ ist mit den Gates der Transistoren Q₁₆ und Q₁₉ ver­ bunden. Ein P-Kanal-MOS-Transistor Q₂₁ ist parallel zum Transistor Q₁₄ geschaltet. Die Transistoren Q₂₀ und Q₂₁ empfangen an ihrem Gate ein Signal , das durch Inversion des Signals PC durch einen komplemen­ tären Inverter erhalten wird, welcher aus den P- und N-Kanal-MOS-Transistoren Q₂₂ und Q₂₃ besteht.

Wenn das Signal PC niedrigen Pegel annimmt, werden die Transistoren Q₁₁ und Q₂₀ angeschaltet und Q₂₁ aus­ geschaltet. Entsprechend werden die Transistoren Q₁₀, Q₁₂, Q₁₄ und Q₁₅ durch den Pegel am -Anschluß 4 gesteuert. Wenn das Signal PC auf hohen Pegel umge­ kehrt wird, wird der Transistor Q₁₁ ausgeschaltet und so wird der Gleichstrom durch die Transistoren Q₁₀ und Q₁₂ abgeschnitten. Da der Transistor Q₂₀ abgeschal­ tet ist und Q₂₁ angeschaltet, nimmt das Potential am Verbindungspunkt der Transistoren Q₂₁ und Q₂₀ hohen Pegel an, und ferner wird ein Gleichstromfluß durch die Transistoren Q₁₄ oder Q₂₁ und Q₁₅ ebenso abge­ schnitten.

Es soll verstanden werden, daß die vorliegende Er­ findung nicht auf die oben beschriebenen Ausführungs­ formen beschränkt ist, sondern daß zahlreiche Änderun­ gen und Modifikationen vorgenommen werden können. Z. B. kann die Erfindung angewendet werden auf komplementäre Inverter, die verbunden sind mit den Anschlüssen 5 oder 6 im CAS-Synchronisierschaltkreis 17 und Schreibsynchroni­ sierschaltkreis 18. Die Schaltkreise von Fig. 2 und 4 können ersetzt werden durch andere Transistorschalt­ kreise, die die gleiche Funktion haben. Die vorlie­ gende Erfindung kann außerdem angewendet werden auf eine Speicheranordnung, in welcher Zeilen- und Spal­ tenadressensignale über unabhängige Anschlüsse zuge­ führt werden.

Claims (3)

1. Halbleiterspeicher mit einem Speicherzellenfeld mit einer Vielzahl von Speicherzellen, einer internen Regenerationsschaltung (21-24) zum Regenerieren minde­ stens einer der Speicherzellen, und mit einem Eingangs­ schaltkreis (35), der ein Steuersignal aufnimmt, welches benutzt wird zum Steuern des Daten-, Schreib- und Lesebe­ triebes der Speicherzellen, dadurch gekennzeich­ net, daß der Eingangsschaltkreis (35) einen ersten, zweiten und dritten Transistor (Q₁₀, Q₁₂ und Q₁₁) aufweist, die mit ihren gesteuerten Strecken in Reihe geschaltet sind, wobei der erste und zweite Transistor (Q₁₀ und Q₁₂) ange­ steuert vom Steuersignal einen Schaltbetrieb durchführen und daß der Halbleiterspeicher ferner aufweist eine Deakti­ vierungsvorrichtung (21), die in Abhängigkeit vom Beginn des Betriebes der internen Regenerationsschaltung (21-24) den dritten Transistor (Q₁₁) deaktiviert, um zu verhindern, daß ein Gleichstrom durch den ersten und zweiten Transistor (Q₁₀ und Q₁₂) fließt, und eine Vorrichtung (Q₆-Q₉) zum Aufrechterhalten des deaktivierten Zustandes des dritten Transistors (Q₁₁) während der gesamten Betriebszeit der internen Regenerationsschaltung.

2. Halbleiterspeicher nach Anspruch 1, dadurch ge­ kennzeichnet, daß der erste und dritte Tran­ sistor (Q₁₀ und Q₁₁) von einem Leitfähigkeitstyp sind und der zweite Transistor (Q₁₂) vom entgegengesetzten Leit­ fähigkeitstyp ist, wobei der dritte Transistor (Q₁₁) zwi­ schen dem ersten und zweiten Transistor (Q₁₀ und Q₁₂) liegt.

3. Halbleiterspeicher nach Anspruch 1, dadurch ge­ kennzeichnet, daß die interne Regenerations­ schaltung (21-24) einen Taktgeberschaltkreis (23) auf­ weist, der ein Regenerationsanfragesignal (RFQ) erzeugt zum Bestimmen eines Selbstregenerationszyklus in Abhängigkeit von einem Regenerationssteuersignal (), welches an einem Steueranschluß (3) des Halbleiterspeichers angelegt ist, und daß die Deaktivierungsvorrichtung (21) eine Ein­ richtung (Q₁-Q₅) aufweist, die in Abhängigkeit vom Re­ generationssteuersignal () und dem Regenerationsfrage­ signal (RFQ) ein Leistungssteuersignal (PC; ) erzeugt, welches einen Pegel hat, der den dritten Transistor (Q₁₁) nichtleitend macht.