DE3150840C2 - - Google Patents

Description

Die Erfindung betrifft Lesevertärkerschaltungen nach den Oberbegriffen der nebengeordneten Patentansprüche 1, 2, 3.

Bei einer Leseverstärkerschaltung zur Bewertung der Ausgangspegel eines Festwertspeichers in einem inte­ grierten CMOS-Schaltkreis wird im allgemeinen eine hohe Geschwindigkeit für die Bewertung gefordert. Dabei sind MOS-Transistoren in den (Speicher-)Zellen selektiv in der Weise ausgebildet, daß ein dynamischer Festwertspeicher des UND-Typs entsteht. Bei einem Vor­ aufladevorgang werden negative Ladungen in einem am Ausgang des Festwertspeichers gebildeten Streukonden­ sator gespeichert. In der Lesebetriebsart werden die Ladungen über eine bestimmte Zelle entladen. In diesem Fall wird die Entladung entsprechend dem Vorhandensein oder Nichtvorhandensein des Transistors verhindert bzw. ermöglicht. Wenn eine Entladung ermöglicht wird, steigt der Pegel an der Ausgangsklemme an. Die Zugriffzeit, welche der Ausgangspegel bis zum Erreichen eines vor­ gegebenen Schwellenwertpegels benötigt, ist um so kür­ zer, je kleiner die Streukapazität ist. Bei großer Ka­ pazität des Festwertspeiches wird (auch) die Streu­ kapazität groß, so daß die Zugriffzeit lang wird. Eine bisherige Maßnahme zur Lösung dieses Problems besteht darin, daß ein Festwertspeichers großer Kapazität in mehrere Festwertspeicheranordnungen oder -felder kleiner Kapazität unterteilt wird und die Ausgangssignale die­ ser Festwertspeicherfelder einer Pegelbewertung unter­ worfen werden, worauf anhand der bewerteten Signale das Ausgangssignal mittels einer Logikschaltung er­ zeugt wird. Nachteilig an diesem Vorgehen ist jedoch die vergrößerte Zahl der Schaltungselemente.

Ein Umsetzer für die Ausgangspegelbewertung besteht aus einem CMOS-Schaltkreis. Wenn bei dieser Schaltungs­ konstruktion der Ausgangspegel höher ist als der Schwellenwertpegel einen n-Kanal-Transistors, aber niedriger als derjenige eines p-Kanal-Transistors, schalten beide Transistoren durch, so daß ein Durch­ gangs- oder Durchgriffstrom über die Transistoren abfällt und sich daraus ein unnötiger Stromverbrauch ergibt. Obgleich die Zugriffzeit zum Festwertspeicher durch Herabsetzung des Schwellen­ wertpegels des Umsetzers verkürzt werden kann, be­ steht eine Grenze für eine solche Herabsetzung des Schwellenwertpegels.

Aufgabe der Erfindung ist damit die Schaf­ fung von Leseverstärkerschaltungen der in Rede stehenden Art für einen Festwert­ speicher, bei denen im Vergleich zu den bisherigen Schal­ tungen dieser Art die Zugriffzeit ohne Vergrößerung der Zahl der Schaltungselemente verkürzt ist und die sich für einen integrierten CMOS-Schaltkreis eignen.

Nach der Erfindung wird diese Aufgabe mit den Merkmalen der nebengeordneten Patentansprüche 1, 2, 3 gelöst.

Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläu­ tert. Es zeigt

Fig. 1 ein Schaltbild einer Leseverstärkerschaltung gemäß einer Ausführungsform der Erfindung,

Fig. 2A bis 2C Signalwellenformdiagramme zur Erläute­ rung der Arbeitsweise der Leseverstärkerschal­ tung und

Fig. 3 bis 5 Schaltbilder weiterer Ausführungsformen der Erfindung.

Gemäß Fig. 1 sind dynamische ROM- bzw. Festwertspeicher- Anordnungen bzw. -Felder 10-1, 10-2, . . ., 10-N des UND- typs unter Verwendung von p-Kanal-MOS-Feldeffekttran­ sistoren bzw. -MOSFETs vorgesehen. Die Source-Drain­ strecken der p-MOSFETs in jeder Zeile des Festwertspeicher-Felds sind mit der Source-Drainstrecke eines der Zeilenwähl-MOSFETs 90-1 bis 90-4 in Reihe geschaltet. Die beiden Enden aller Zeilenbauteile jedes Festwertspei­ cherfelds sind zusammengeschaltet. Die gemeinsamen Verbindungspunkte aller Festwertspeicherfelder sind weiterhin am einen Ende zusammengeschaltet und mit einer Stromversorgungsklemme VDD über eine Source- Drainstrecke eines p-MOSFETs 12 verbunden. Die Gate- Elektrode des p-MOSFETS 12 ist an eine Voraufladeklem­ me PC angeschlossen. Die anderen gemeinsamen oder Sammel-Verbindungspunkte aller Festwertspeicher-Felder 10-1, 10-2 . . ., 10-N sind jeweils über die Source-Drainstrec­ ken von Feldwähl-p-MOSFETs 92-1, 92-2, . . . 92-N an Leseverstärker 14-1, 14-2, . . ., 14-N angeschlossen. Die betreffenden Spaltenzellen aller Felder sind gemeinsam an Spalten­ wählklemmen (4 Klemmen von links gemäß Fig. 1) eines Adressendekodierers 16 angeschlossen. Die Gate-Elektro­ den der betreffenden Zeilenwähltransistoren sind an Zeilenwählklemmen (4 Klemmen des Adressendekodierers 16 nach Fig. 1) zusammengeschaltet. Die Gate-Elektroden der Feldwähl­ transistoren in den Festwertspeicher-Feldern sind mit Feldwählklemmen des Adressendekodierers 16 verbunden. Wie erwähnt sind die Spalten- und Zeilenwählleitun­ gen gemeinsam an alle Festwertspeicherfel­ der angeschlossen, um bei der dargestellten Ausführungs­ form die Zahl dieser Leitungen zu verringern. Aus dem­ selben Grund sind die jeweiligen Feldwähltransistoren in den Festwertspeicher-Feldern vorgesehen. Der Adres­ sendekodierer 16 weist Adressensignal-Eingangsklemmen A 1, A 2, . . ., AN auf.

Eine Ausgangsklemme des Festwertspeicherfelds, d. h., eine Drain-Elektrode des Feldwähl-p-MOSFETs ist über eine Source-Drainstrecke eines n-MOSFETs 18 an Masse gelegt, dessen Gate-Elektrode mit der Voraufladeklemme PC verbunden ist. Die Ausgangsklemme des Festwertspei­ cherfelds ist außerdem über die Source-Drainstrecken von P-MOSFETs 20 und 22, die in Reihe geschaltet sind, an eine Plus-Stromversorgungsklemme VDD angeschlossen. Die Gate-Elektrode des p-MOSFETs 20, d. h. eine Aus­ gangsklemme jedes Leseverstärkers, ist mit einer Sammel-Ausgangskleme 24 verbunden und über die Source-Drainstrecke eines n-MOSFETs 26 an Masse gelegt. Die Gate-Elektrode des p-MOSFETs 22 ist mit der Vorlaufladeklemme PC verbunden. Die Gate- Elektrode des n-MOSFETs 26 ist an die Ausgangsklemme des Festwertspeicherfelds 10 angeschlossen. Mit ande­ ren Worten: Die Transistoren 26 der Leseverstärker 14-1, 14-2, . . ., 14-N bilden ein NOR-Glied bzw. -Gatter für die jeweiligen Ausgangssignale der Festwertspeicher­ felder 10-1, 10-2, . . ., 10-N. Die gemeinsame bzw. Sammel-Ausgangsklemme 24 ist mit der Stromversorgungs­ klemme VDD über die Source-Drainstrecke eines p-MOSFETs 28 verbunden, dessen Gate-Elektrode mit einer invertier­ ten bzw. invertierenden Voraufladeklemme verbunden ist.

Die Arbeitsweise der beschriebenen Ausführungsform ist im folgenden anhand der Fig. 2A bis 2C unter Bezugnahme auf Signalwellenformdiagramme für hauptsächliche Teile der Schaltung erläutert. Fig. 2A veranschaulicht ein der Voraufladeklemme PC zugeführtes Voraufladesignal, während Fig. 2B ein Ausgangssignal des Festwertspeicher­ felds in Fig. 2C ein von der Sammel-Ausgangsklemme 24 abgenommenes Ausgangssignal veranschaulichen. Ein invertes Signal des in Fig. 2A dargestellten Vor­ aufladesignals wird der invertierten Voraufladeklemme zugeführt. In Abhängigkeit von einem Adressensignal setzt der Adressendekodierer 16 nur eine der Spalten­ wählklemmen auf den logischen Pegel 1 (hoher Pegel bzw. Pegel H) und die anderen Klemmen auf den logischen Pegel 0 (niedriger Pegel bzw. Pegel L), nur eine der Zeilenwählklemmen auf den niedrigen Pegel und die anderen Klemmen auf den hohen Pegel sowie nur eine der Feldwählklemmen auf den niedrigen Pegel und die anderen dieser Klemmen auf den hohen Pegel. Die Transistoren der an eine gewählte Spalte anschlossenen Festwert­ speicherfelder befinden sich im Sperrzustand, während die Transistoren in den restlichen Spalten durchschal­ ten. Die mit einer gewählten Zeile verbundenen Transisto­ ren schalten durch, während die Transistoren in den restlichen Zeilen sperren. Außerdem befindet sich der Feldwähltransistor eines gewählten Feldes in einem Durchschaltzustand. Auf diese Weise werden eine Spalte und eine Zeile der Festwertspeicherfelder 10-1, 10-2, . . ., 10-N gewählt, und es wird nur eine Zelle adressiert bzw. aufgerufen. Wenn in der aufgerufenen Zelle ein Transistor vorhanden ist, befindet sich das Festwert­ speicherfeld in einem nicht durchgeschalteten Zustand. Wenn dagegen in der andressierten bzw. aufgerufenen Zelle kein Transistor vorliegt, ist das Festwertspeicherfeld durchgeschaltet. Im folgenden sei angenommen, daß die adressierte bzw. aufgerufene Zelle sich im Festwert­ speicherfeld 10-1 befindet.

Wenn hierbei das Voraufladesignal den hohen Pegel gemäß Fig. 2A besitzt, befinden sich der p-MOSFET 12 und der n-MOSFET 18 im Sperrzustand bzw. im Durchschaltzustand. Aus diesem Grund liegt an einem Verbindungspunkt zwi­ schen dem Festwertspeicherfeld 10-1 und dem p-MOSFET 12 ein hoher Pegel an, wobei die Ausgangsklemme des Festwertspeicherfelds 10-1 auf den niedrigen Pegel ge­ mäß Fig. 2B voraufgeladen wird bzw. ist. Zu diesem Zeitpunkt befindet sich der n-MOSFET 26, der mit den weiteren n-MOSFETs 26 ein NOR- Glied bildet, in einem Sperrzustand. Ein invertiertes Voraufladesignal besitzt den niedrigen Pegel, und der p-MOSFET 28 ist durchgeschaltet, wobei die gemeinsame bzw. Sammel-Ausgangsklemme 24 auf den hohen Pegel ge­ mäß Fig. 2C voraufgeladen wird bzw. ist. Der p-MOSFET 20 im Leseverstärker 14-1 befindet sich ebenfalls im Sperrzustand.

Wenn das Voraufladesignal zum Zeitpunkt T 1 gemäß Fig. 2A den niedrigen Pegel besitzt, ist der p-MOSFET 12 durchgeschaltet, während der n-MOSFET 18 sperrt. Der p-MOSFET 28 wird durch das invertierte Voraufladesignal des hohen Pegels in den Sperrzustand versetzt, wobei die Voraufladung zwischen beiden Enden im Festwertspei­ cherfeld 10-1 beendet wird. Wenn sich nach beendeter Voraufladung der Transistor nicht in der adressierten Zelle befindet und das Festwertspeicherfeld 10-1 durch­ geschaltet bzw. leitend ist, wird die im Ausgang des Felds 10-1 gespeicherte negative Ladung über dieses Feld 10-1 entladen. Aus diesem Grund steigt ein Aus­ gangssignal des Festwertspeicherfelds 10-1 auf die in Fig. 2B dargestellte Weise an. Eine Pegeländerung an der Ausgangsklemme wird durch einen an der Ausgangs­ klemme gebildeten Streukondensator bzw. eine Streu­ kapazität beeinflußt. Je größer nämlich die Streukapa­ zität ist, um so langsamer ist die Änderung. Da bei die­ ser Ausführungsform der Festwertspeicher in N/Felder unterteilt ist, beträgt die Streukapazität 1/N im Ver­ gleich zu einem (bisherigen) Festwertspeicher mit der­ selben Zellenzahl. Die negative Ladung wird daher schnell abgeleitet.

Wenn das Ausgangssignal des Festwertspeicherfeldes 10-1 eine Schwellenwertspannung Vthn (durch die gestrichelte Linie in Fig. 2B angegeben) des n-MOSFETs zum Zeitpunkt T 2 übersteigt, schaltet der n-MOSFET 26 durch. Eine positive Ladung, die in der Sammel-Ausgangsklemme 24 voraufgeladen ist, wird über den n-MOSFET 26 entladen, so daß der Pegel der Ausgangsklemme 24 gemäß Fig. 2C abfällt. Wenn der Pegel der Ausgangsklemme 24 weiter unter eine Schwellenwertspannung Vthp (in gestrichel­ ter Linie in Fig. 2C eingezeichnet) des p-MOSFETs ab­ fällt, schaltet der p-MOSFET 20 durch. Der p-MOSFET 20 bildet daher eine positive Rückkopplungsschleife für den n-MOSFET 26, wobei das Ausgangssignal an der Sammel- Ausgangsklemme 24 gemäß Fig. 2C plötzlich auf den niedri­ gen Pegel (Pegel L) übergeht. Zu diesem Zeitpunkt wird der Ausgang des Festwertspeicherfelds 10-1 gemäß Fig. 2B durch die Stromversorgungsklemme VDD über die p-MOS­ FETs 20 und 22 schnell aufgeladen.

Wenn der Transistor in der adressierten Zelle vorhanden ist, ist das Festwertspeicherfeld 10-1 nicht leitend, und das Ausgangssignal des Festwertspeicherfelds 10-1 sowie das Ausgangssignal an der Sammel-Ausgangsklemme 24 befinden sich weiterhin auf dem niedrigen bzw. dem hohen Pegel, auch wenn die Voraufladung abgeschlossen ist.

Bei der beschriebenen Ausführungsform wird die Schwellen­ wertspannung jedes Leseverstärkers 14-1, 14-2 . . ., 14-N im wesentlichen durch die Schwellenwertspannung Vthn des n-MOSFETs gesetzt bzw. bestimmt, so daß das Ausgangssignal des Festwertspeichers nach beendeter Aufladung schnell ausgelesen wird. Außerdem tritt in keinem Fall ein Durchgangs- bzw. Durchgriffstrom auf, wobei das Ausgangssignal des Festwertspeichers durch die positive Rückkopplungsschleife ausgelesen bzw. ab­ gegriffen wird. Darüber hinaus ist die logische Tor­ funktion (NOR-Gatterfunktion) zum Zusammenfassen der Ausgangssignale der Festwertspeicherfelder zu einem einzigen Signal im Leseverstärker selbst enthalten. Auch wenn sich die Kapazität des Festwertspeichers er­ höht, besteht keine Notwendigkeit für eine entsprechen­ de Vergrößerung der Zahl der Bauteile eines die Ausgangs­ signale zusammenfassenden Gatters.

Im folgenden ist eine andere Ausführungsform einer er­ findungsgemäßen Leseverstärkerschaltung anhand von Fig. 3 erläutert, in welcher den vorher beschriebenen Bau­ teilen entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet sind. Bei dieser Ausführungsform sind die Zeilenwählleitungen der Festwertspeicherfel­ der 10-1, 10-2 . . ., 10-N einzeln an den Adressendeko­ dierer 16 angeschlossen, so daß die Notwendigkeit für die Feldwähltransistoren entfällt. Aus diesem Grund ist bei der zuerst beschriebenen Ausführungsform das Fest­ wertspeicherfeld leitend, das nach beendeter Aufladung keine adressierte Zelle enthält. Bei der Ausführungs­ form gemäß Fig. 3 ist ebenfalls das keine adressierte Zelle enthaltende Festwertspeicherfeld leitend. Zu die­ sem Zweck beinhaltet die zweite Ausführungsform eine logische Multiplikation. Insbesondere sind dabei Aus­ gangsklemmen der Festwertspeicherfelder jeweils an die Gate-Elektroden von n-MOSFETs 32 angeschlossen, und die Source-Drainstrecken aller n-MOSFETs 32 sind in Reihe zwischen eine Sammel-Ausgangs­ klemme 24 und die Masseklemme geschaltet. Die n-MOSFETs 32 bilden ein NAND-Glied für ein Ausgangssignal der Festwertspeicherfelder, und sie entsprechen den n-MOS­ FETs 26 gemäß Fig. 1.

Zur Erläuterung der Arbeitsweise sei angenommen, daß eine Zelle des Festwertspeicherfeldes 10-1 adressiert ist und sich in dieser Zelle kein Transistor befindet. Alle Festwertspeicherfelder sind bei Beendigung der Voraufladung durchgeschaltet bzw. leitend, und die Spannungen an den Ausgangsklemmen dieser Felder be­ ginnen vom niedrigen Pegel (Pegel L) aus anzusteigen. Wenn die Ausgangspegel der Festwertspeicherfelder die Schwellenwertspannung Vthn des mit den weiteren n-MOSFETs 32 das NAND-Glied bilden­ den n-MOSFETs 32 übersteigen, sind alle n-MOSFETs 32 durchgeschaltet, und der Pegel an der auf den hohen Pegel (Pegel H) voraufgeladenen Sammel-Ausgangsklemme 24 fällt ab. Wenn der Pegel der Sammel-Ausgangsklemme 24 unterhalb der Schwellenwertspannung Vthp des p- MOSFETs 20 liegt, ist auch der p-MOSFET 20 durchgeschal­ tet, um als positive Rückkopplungsschleife für den n- MOSFET 32 zu dienen. Infolgedessen geht der Pegel an der gemeinsamen bzw. Sammel-Ausgangsklemme 24 schnell auf den niedrigen Pegel über, so daß kein Durchgangs- bzw. Durchgriffstrom erzeugt wird.

Wenn sich in der adressierten Zelle der Transistor be­ findet, sind die Festwertspeicherfelder, mit Ausnahme des Festwertspeicherfeldes 10-1, leitend, und auch wenn (dabei) die n-MOSFETs 32 in den Leseverstärkern der anderen Felder durchgeschaltet sind, ist der n-MOSFET 32 im Leseverstärker 14-1 nicht durchgeschaltet, so daß die n-MOSFETs 32 insgesamt nicht durchgeschaltet bzw. leitend sind. Infolgedessen erniedrigt sich der Pegel an der Sammel-Ausgangsklemme 24 nicht, sondern bleibt auf dem hohen Pegel.

Der Zugriff zum Festwertspeicher mit großer Kapazität kann somit in kurzer Zeit und ohne Erhöhung des Strom­ verbrauchs oder Vergrößerung der Zahl der Elemente er­ folgen.

Fig. 4 veranschaulicht eine dritte Ausführungsform einer erfindungsgemäßen Leseverstärkerschaltung, bei welcher eine Source-Drainstrecke eines n-MOSFETs 42 - anstelle des p-MOSFETs 22 bei der Ausführungsform gemäß Fig. 1 - zwischen einen n-MOSFET 26 und eine Masseklemme geschal­ tet und die Gate-Elektrode des n-MOSFETs 42 mit einer invertierten bzw. invertierenden Voraufladeklemme verbunden ist. Die Ausführungsform nach Fig. 4 unter­ scheidet sich in diesen Punkten von der zuerst beschrie­ benen Ausführungsform. Insbesondere dient eine Reihen­ schaltung aus den n-MOSFETs 42 und 26 in jedem Lesever­ stärker als NAND-Glied, und alle NAND-Glieder sind in ODER-Verknüpfung geschaltet. Die Arbeitsweise ist im wesentlichen dieselbe wie bei der zuerst beschriebenen Ausführungsform, so daß auf eine nähere Erläuterung verzichtet werden kann.

Die in Fig. 5 dargestellte vierte Ausführungsform ist eine Abwandlung der Ausführungsform nach Fig. 3. Im Gegensatz zu letzterer ist eine Source-Drainstrecke eines n-MOSFETs 52 zwischen in Reihe geschaltete n- MOSFETs 32 und eine Masseklemme - anstelle des p-MOS­ FETS 22 jedes Leseverstärkers bei der Ausführungsform nach Fig. 3 - eingeschaltet, während die Gate-Elektrode des n-MOSFETs 52 mit einer invertierten bzw. invertie­ renden Voraufladeklemme verbunden ist. Bei dieser Ausführungsform bilden die n-MOSFETs 32 und der n-MOS­ FETs 52 ein NAND-Glied. Die Arbeitsweise dieser Ausfüh­ rungsform entspricht im wesentlichen derjenigen der Ausführungsform nach Fig. 3, so daß auf eine nähere Erläuterung verzichtet werden kann.

Mit der Erfindung werden also Leseverstärkerschal­ tungen geschaffen, die einen niedrigen Stromverbrauch und eine kleine Zahl von Elementen bzw. Bauteilen sowie eine kurze Zugriffzeit besitzen.

Claims (7)

1. Leseverstärkerschaltung für einen Festwertspeicher mit mehreren Festwert­ speicherfeldern (10-1, 10-2, . . ., 10-N) mit jeweils einem einzigen Ausgangsanschluß in einem komplementären integrierten Metalloxid-Halbleiterschaltkreis, mit mehreren an die jeweiligen Ausgangsanschlüsse der Festwertspeicherfelder (10-1, 10-2, . . ., 10-N) angeschlossenen Eingangsanschlüssen und einem einzigen Ausgangsanschluß (24), mit einem ersten und zweiten Stromversorgungsanschluß (Masse, VDD), gekennzeichnet durch

• - einen ersten und einen zweiten Taktanschluß (PC, ), die mit komplementären Signalen gespeist sind,
• - mehrere erste Transistoren (18) eines ersten Kanaltyps, die jeweils zwischen den ersten Stromversorgungsan­ schluß und einen zugeordneten Eingangsanschluß geschal­ tet und jeweils mit einem Steueranschluß an den ersten Taktanschluß (PC) angeschlossen sind,
• - mehrere zweite Transistoren (20) eines zweiten Kanal­ typs, die jeweils zwischen den zweiten Stromversorgungs­ anschluß und einen zugeordneten Eingangsanschluß geschaltet und jeweils mit einem Steueranschluß an den Ausgangsanschluß (24) angeschlossen sind,
• - mehrere dritte Transistoren (26, 32) des ersten Kanaltyps, die zwischen den Ausgangsanschluß (24) und den ersten Stromversorgungsanschluß geschaltet und jeweils mit einem Steueranschluß an einen zugeordneten Eingangsanschluß angeschlossen sind,
• - mehrere vierte Transistoren (22), die zwischen den zweiten Stromversorgungsanschluß (VDD) und einen entsprechenden zweiten Transistor (20) geschaltet und mit ihrem Steueranschluß an den ersten Taktanschluß (PC) angeschlossen sind, und
• - einen fünften Transistor (28) des zweiten Kanaltyps, der zwischen den Ausgangsanschluß (24) und den zweiten Stromversorgungsanschluß geschaltet und mit einem Steueranschluß an den zweiten Taktanschluß angeschlossen ist (Fig. 1, 3).

2. Leseverstärkerschaltung für einen Festwertspeicher mit mehreren Festwert­ speicherfeldern (10-1, 10-2, . . ., 10-N) mit jeweils einem einzigen Ausgangsanschluß in einem komplementären integrierten Metalloxid-Halbleiterschaltkreis, mit mehreren an die jeweiligen Ausgangsanschlüsse der Festwertspeicherfelder (10-1, 10-2, . . ., 10-N) angeschlossenen Eingangsanschlüssen und einem einzigen Ausgangsanschluß (24), mit einem ersten und einem zweiten Stromversorgungsanschluß (Masse, VDD), gekennzeichnet durch

• - einen ersten und zweiten Taktanschluß (PC, ), die mit komplementären Signalen gespeist sind,
• - mehrere erste Transistoren (18) eines ersten Kanaltyps, die jeweils zwischen den ersten Stromversorgungsan­ schluß und einen zugeordneten Eingangsanschluß geschal­ tet und jeweils mit einem Steueranschluß an den ersten Taktanschluß (PC) angeschlossen sind,
• - mehrere zweite Transistoren (20) eines zweiten Kanal­ typs, die jeweils zwischen den zweiten Stromversorgungs­ anschluß und einen zugeordneten Eingangsanschluß geschaltet und jeweils mit einem Steueranschluß an den Ausgangsanschluß (24) angeschlossen sind,
• - mehrere dritte Transistoren (26) des ersten Kanal­ typs, die zwischen den Ausgangsanschluß (24) und den ersten Stromversorgungsanschluß geschaltet und jeweils mit einem Steueranschluß an einen zugeord­ neten Eingangsanschluß angeschlossen sind,
• - mehrere vierte Transistoren (42), die zwischen den ersten Stromversorungsanschluß und einen entspre­ chenden dritten Transistor (26) geschaltet und mit ihrem Steueranschluß an den zweiten Taktanschluß angeschlossen sind, und
• - einen fünften Transistor (28) des zweiten Kanaltyps, der zwischen den Ausgangsanschluß (24) und den zweiten Stromversorgungsanschluß geschaltet und mit einem Steueranschluß an den zweiten Taktanschluß angeschlossen ist (Fig. 4).

3. Leseverstärkerschaltung für einen Festwertspeicher mit mehreren Festwert­ speicherfeldern (10-1, 10-2, . . , 10-N) mit jeweils einem einzigen Ausgangsanschluß in einem komplementären integrierten Metalloxid-Halbleiterschaltkreis, mit mehreren an die jeweiligen Ausgangsanschlüsse der Festwertspeicherfelder (10-1, 10-2, . . ., 10-N) angeschlossen Eingangsanschlüssen und einem einzigen Ausgangsanschluß (24), mit einem ersten und einem zweiten Stromversorgungsanschluß (Masse, VDD), gekennzeichnet durch

• - einen ersten und einen zweiten Taktanschluß die mit komplementären Signalen gespeist sind,
• - mehrere erste Transistoren (18) eines ersten Kanaltyps, die jeweils zwischen den ersten Stromversorgungsan­ schluß und einen zugeordneten Eingangsanschluß geschal­ tet und jeweils mit einem Steueranschluß an den ersten Taktanschluß (PC) angeschlossen sind,
• - mehrere zweite Transistoren (20) eines zweiten Kanaltyps, die jeweils zwischen den zweiten Strom­ versorgungsanschluß und einen zugeordneten Eingangs­ anschluß geschaltet und jeweils mit einem Steuer­ anschluß an den Ausgangsanschluß (24) angeschlossen sind,
• - mehrere dritte Transistoren (32) des ersten Kanal­ typs, die zwischen den Ausgangsanschluß (24) und den ersten Stromversorgungsanschluß geschaltet und jeweils mit einem Steueranschluß an einen zugeord­ neten Eingangsanschluß angeschlossen sind,
• - einen vierten Transistor (52), der zwischen den ersten Stromversorgungsanschluß (Masse) und einen entsprechenden dritten Transistor (32) geschaltet und mit seinem Steueranschluß an den zweiten Takt­ anschluß angeschlossen ist, und
• - einen fünften Transistor (28) des zweiten Kanaltyps, der zwischen den Ausgangsanschluß (24) und den zwei­ ten Stromversorgungsanschluß geschaltet und mit einem Steueranschluß an den zweiten Taktanschluß angeschlossen ist (Fig. 5).

4. Leseverstärkerschaltung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die vierten Transistoren (42) jeweils aus einem Transistor des ersten Kanaltyps bestehen (Fig. 4).

5. Leseverstärkerschaltung nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß die dritten Transistoren (32) in Reihe zwischen den ersten und zweiten Strom­ versorgunganschluß (Masse, VDD) geschaltet sind und daß einer der Verbindungspunkte in der Reihenschal­ tung aus den dritten Transistoren (32) mit dem Aus­ gangsanschluß (24) verbunden ist (Fig. 3, 5).

6. Leseverstärkerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die vierten Transistoren (22) jeweils aus einem Transistor des zweiten Kanaltyps bestehen (Fig. 1, 3).

7. Leseverstärkerschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der erste Stromversorgungsanschluß ein Masseanschluß und der zweite Stromversorgungsanschluß ein Plusanschluß ist, daß der erste Taktan­ schluß (PC) in einer Voraufladebetriebsart mit einem Taktsignal entsprechend einer logischen "1" und in anderen Betriebsarten mit einem Signal entsprechend einer logischen "0" gespeist ist, daß die Transi­ storen (18, 26, 32, 42, 52) des ersten Kanaltyps p-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren sind und daß die Transistoren (20, 22, 28) des zwei­ ten Kanaltyps n-Kanal-Metalloxidhalbleiter-Feld­ effekttransistoren sind (Fig. 1, 3-5).