DE3150840A1

DE3150840A1 - Leseverstaerkerschaltung fuer einen festwertspeicher

Info

Publication number: DE3150840A1
Application number: DE19813150840
Authority: DE
Inventors: Yukihiro Yokohama Saeki; Hiroaki Suzuki; Yasoji Yokosuka Kanagawa Suzuki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-01-12
Filing date: 1981-12-22
Publication date: 1982-07-22
Also published as: US4439697A; JPS57117188A; DE3150840C2

Description

Henkel Kern» Frier &«fini»l Patentanwälte Registered Representatives

before the

European Patent Office

Tokyo Shibaura Denki Kabushiki Kaisha Kawasaki, Japan

MöhlstraBe37 D-8000 München 80

Tel: 089/982085-87 Telex: 0529802 hnkl d Telegramme: ellipsoid

ESK-56P7O4-2

22. Dezember 1981

Leseverstärkerschaltung für einen Festwertspeicher

3150340

Die Erfindung betrifft eine Leseverstärkerschaltung für einen Festwertspeicher (ROM) in einem komplementären integrierten Metalloxidhalbleiter-Schaltkreis (CMOS).

Bei einer Leseverstärkerschaltung zur Bewertung der Ausgangspegel eines Festwertspeichers in einem integrierten CMOS-Schaltkreis wird im allgemeinen eine hohe Geschwindigkeit für die Bewertung (judging) gefordert. Dabei sind MOS-Transistoren in den (Speicher-)Zellen selektiv in der Weise ausgebildet, daß ein dynamischer Festwertspeicher des ÜND-Typs entsteht. Bei einem Vorauf ladevor gang werden negative Ladungen in einem am Ausgang des Festwertspeichers gebildeten Streukondensator gespeichert. In der Lesebetriebsart werden die Ladungen über eine bestimmte Zelle entladen. In diesem Fall wird die Entladung entsprechend dem Vorhandensein oder NichtVorhandensein des Transistors verhindert bzw. ermöglicht. Wenn eine Entladung ermöglicht wird, steigt der Pegel an der Ausgangsklemme an. Die Zugriffzeit, welche der Ausgangspegel bis zum Erreichen eines vorgegebenen Schwellenwertpegels benötigt, ist um so kürzer, je kleiner die Streukapazität ist. Bei großer Kapazität des Festwertspeichers wird (auch) die Streukapazität groß, so daß die Zugriffzeit lang wird. Eine bisherige Maßnahme zur Lösung dieses Problems besteht darin, daß ein Festwertspeicher großer Kapazität in mehrere Festwertspeicheranordnungen oder -felder kleiner

° - Kapazität unterteilt wird und die Ausgangssignale dieser Festwertspeicherfelder einer Pegelbewertung unterworfen werden, worauf anhand der bewerteten Signale das Ausgangssignal mittels einer Logikschaltung erzeugt wird. Nachteilig an diesem Vorgehen ist jedoch

-35 £_ie vergrößerte Zahl der Schaltungselemente.

-XL-

Ein Umsetzer für die Ausgangspegeibewertung besteht aus einem CMOS-Schaltkreis. Wenn Bei dieser Schaltungs-

konstruktion der Ausgangspegel hölfer ist als der Schwellenwertpegel eines η -Kanal-fTransistors, aber niedriger als derjenige eines p-Kälnal-Transistors, schalten beide Transistoren durch| so daß ein Durchgangs- oder Durchgriffstrom (through current) über die Transistoren abfällt und sich daraus ein unnötiger Stromverbrauch ergibt. Obgleich die Zugriffzeit zum Festwertspeicher durch Herabsetzung des Schwellenwertpegels des Umsetzers verkürzt!werden kann, besteht eine Grenze für eine solche!Herabsetzung des Schwellenwertpegels. |

j Aufgabe der Erfindung ist damit insbesondere die Schaf-

fung einer Leseverstärker schaltung für einen Festwertspeicher, bei der im Vergleich zufden bisherigen Schaltungen dieser Art die Zugriffzeit föhne Vergrößerung der Zahl der Schaltungselemente verkürzt ist und die sich für einen integrierten CMOS-fchaltkreis eignet.

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Diese Aufgabe wird bei einer Lesef-erstärkerschaltung

I für eine Anzahl von Festwertspeic&eranordnungen bzw. -feldern mit jeweils einer einzigen Ausgangsklemme in einem komplementären integrierten!Metalloxid-Halbleiterschaltkreis, mit mehreren an die !jeweiligen Ausgangsklemmen der Festwertspeicherfelder angeschlossenen Eingangsklemmen und einer einzigen Ausgangsklemmen

on I

^ou erfindungsgemäß gelöst durch zwei! Stromversorgungsklemmen, durch zwei Zeitsteuer- bzw. t?aktklemmen (PC, PC) , die mit komplementären Signalen gespeist werden, durch

mehrere erste Transistoren eines| ersten Kanaltyps, die jeweils zwischen die erste Stfromversorgungsklemme und eine zugeordnete Eingangsklemme geschaltet und jeweils mit einer Steuerklemme an dHe erste Taktklemme (PC)

ti - ·

angeschlossen sind, durch mehrere zweite Transistoren eines zweiten Kanaltyps, die jeweils zwischen die zweite Stromversorgungsklemme und eine zugeordnete Eingangsklemme geschaltet und jeweils mit einer Steuerklemme an die Ausgingsklemme angeschlossen sind, durch mehrere dritte^Transistoren des ersten Kanaltyps, die zwischen di# Ausgangsklemme und die erste Stromversorg ungskleiiune geschaltet und jeweils mit einer Stouerklemme an eine zugeordnete Eingangsklemme angeschlossen sind, durchjmehrere vierte Transistoren, die über einen entsprechenden bzw. zugeordneten der zweiten und dritten Transistoren zwischen erste und zweite Stromversorgungsklemme geschaltet und jeweils mit einer Steuerklemme an jede der ersten und zweiten Taktklemmen angeschlossen? sind, und durch einen fünften Transistor des zweiten«Kanaltyps, der zwischen die Ausgangsklemme und die zweite Stromversorgungsklemme geschaltet und mit einer S'iteuerklemme an die zweite Taktklemme (PC) angeschlossen ist.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
1

Fig. 1 ein Schaltbild einer Leseverstärkerschaltung gemäß einer Ausführungsform der Erfindung,

Fig. 2A bis; 2C Signalwellenformdiagramme zur Erläute- SQ rung der Arbeitsweise der Leseverstärkerschal-

tuing und

Fig. 3 bis :5 Schaltbilder weiterer Ausführungsformen

dejr Erfindung.

"35 : '

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Gem'iß Fig. 1 sind dynamische ROM-jfbzw. Festwertspeicher-Anordnungen bzw. -Felder 10-1, 10-12, ..., 10-N des UND-Typs unter Verwendung von p-Kanal^MOS-Feldeffekttransistoren bzw.-MOSFETs vorgesehen. |Die Source-Drainstrecken der p-MOSFETs in jeder Rjihe oder Zeile des Festwertspeicher-Felds sind mit dejr Source-Drainstrecke eines Zeilenwähl-p-MOSFETs in ReiHe geschaltet. Die beiden Enden aller Zeilenbauteile !jedes Festwertspeicherfelds sind zusammengeschaltetJ Die gemeinsamen Verbindungspunkte aller Festwertsgeicherfeider sind weiterhin am einen Ende zusammengefschaltet und mit einer Stromversorgungsklemme VDD iiber eine Source-Drainstrecke eines p-MOSFETs 12 verbunden. Die Gate-

Elektrode des p-MOSFETs 12 ist an feine Voraufladeklem-

me PC angeschlossen. Die anderen gemeinsamen oder Sammel-Verbindungspunkte aller Festwertspeicher-Felder 10-1, 10-2, ..., 10-N sind jeweilJ über die Source-Drainstrecken von Feldwähl-p-MOSFEjTs an Leseverstärker

14-1, 14-2, ..., 14-N angeschlossen. Die betreffenden Spaltenzellen aller Felder sind gemeinsam an Spaltenwählklemmen (4 Klemmen von links gemäß Fig. T) eines Adressendekodierers 16 angeschlossen. Die Gate-Elektro-

f den der betreffenden Zeilenwähltränsistoren sind an Zeilenwählklemmen (4 Klemmen im Mittelteil von Fig. 1)

f.

zusammengeschaltet. Die Gate-Elektroden der Feldwähltransistoren in den Festwertspeicljer-Feldern sind mit Feldwählklemmen des Adressendekodierers 16 verbunden. Wie erwähnt, sind die Spalten- unl Zeilenwählleitun-

i

gen gemeinsam (in common) an alle|Festwertspeicherfelder angeschlossen, um bei der dargestellten Ausführungsform die Zahl dieser Leitungen zu§verringern. Aus demselben Grund sind die jeweiligen feldwähltransistoren in den Festwertspeicher-Feldern vorgesehen. Der Adressendekodierer 16 weist Adressensifnal-Eingangsklemmen A1, A2, ..., AN auf. I

Eine Ausgangsklemme des Festwertspeicherfelds, d.h., eine Drain-Elektrode des Feldwähl-p-MOSFETs ist über eine Source-Drainstrecke eines n-MOSFETs 18 an Masse gelegt, dessen Gate-Elektrode mit der Voraufladeklemme PC verbunden ist. Die Ausgangsklemme des Festwertspeicherfelds ist außerdem über die Source-Drainstrecken von p-MOSFETs 20 und 22, die in Reihe geschaltet sind, an eine Plus-Stromversorgungsklemme VDD angeschlossen.

Eine Gate-Elektrode des p-MOSFETs 20, d.h. eine Ausgangsklemme jedes Leseverstärkers, ist mit einer gemeinsamen bzw. Sammel-Ausgangsklemme 24 verbunden und über eine Source-Drainstrecke eines n-MOSFETs 26 an Masse gelegt. Die Gate-Elektrode des p-MOSFETs 22 ist mit der Voraufladeklemme PC verbunden. Die Gate-Elektrode des n-MOSFETs 26 ist an eine Ausgangsklemme des Festwertspeicherfelds 10 angeschlossen. Mit anderen Worten: Die Transistoren 26 der Leseverstärker 14-1, 14-2, ..., 14-N bilden ein NOR-Glied bzw. -Gatter für die jeweiligen Ausgangssignale der Festwertspeicherfelder 10-1, 10-2, ..., 10-N. Die gemeinsame bzw. Sammel-Ausgangsklemme 24 ist mit der Stromversorgungsklemme VDD über die Source-Drainstrecke eines p-MOSFETs 28 verbunden, dessen Gate-Elektrode mit einer invertierten bzw. invertierenden Voraufladeklemme PC verbunden ist.

Die Arbeitsweise der beschriebenen Ausführungsform ist im folgenden anhand der Fig. 2A bis 2C unter Bezugnahme auf Signalwellenformdiagrainme für hauptsächliche Teile der Schaltung erläutert. Fig. 2A veranschaulicht ein der Voraufladeklemme PC zugeführtes Voraufladesignal, während Fig. 2B ein Ausgangssignal des Festwertspeicherfelds und Fig. 2C ein von der Sammel-Ausgangsklemme - 35 24 abgenommenes Ausgangssignal veranschaulichen. Ein invertiertes Signal des in Fig. 2A dargestellten Vor-

aufladesignals wird der invertierten Voraufladeklemme PC zugeführt. In Abhängigkeit von einem Adressensignal setzt der Adressendekodierer 16 nur eine der Spaltenwählklemmen auf den logischen Pegel 1 (hoher Pegel bzw. Pegel H) und die anderen Klemmen auf den logischen Pegel O (niedriger Pegel bzw. Pegel L), nur eine der Zeilenwählklemmen auf den niedrigen Pegel und die anderen Klemmen auf den hohen Pegel sowie nur eine der Feldwählklemmen auf den niedrigen Pegel und die anderen dieser Klemmen auf den hohen Pegel. Die Transistoren der an eine gewählte Spalte angeschlossenen Festwertspeicherfelder befinden sich im Sperrzustand, während die Transistoren in den restlichen Spalten durchschallt ten. Die mit einer gewählten Zeile verbundenen Transistoren schalten durch, während die Transistoren in den restlichen Zeilen sperren. Außerdem befindet sich der Feldwähltransistor eines gewählten Feldes in einem Durchschaltzustand. Auf diese Weise werden eine Spalte ²^ und eine Zeile der Festwertspeicherfelder 10-1, 10-2, ..., 10-N gewählt, und es wird nur eine Zelle adressiert bzw. aufgerufen. Wenn in der aufgerufenen Zelle ein Transistor vorhanden ist, befindet sich das Festwertspeicherfeld in einem nicht durchgeschalteten Zustand. Wenn dagegen in der adressierten bzw. aufgerufenen Zelle kein Transistor vorliegt, ist das Festwertspeicherfeld durchgeschaltet. Im folgenden sei angenommen, daß die adressierte bzw. aufgerufene Zelle sich im Festwert—

speicherfeld 10-1 befindet.
30

Wenn hierbei das Voraufladesignal den hohen Pegel gemäß Fig. 2A besitzt, befinden sich der p-MOSFET 12 und der n-MOSFET 18 im Sperrzustand bzw. im Durchschaltzustand. Aus diesem Grund liegt an einem Verbindungspunkt zwisehen dem Festwertspeicherfeld 10-1 und dem p-MOSFET 12 ein hoher Pegel an, wobei die Ausgangsklemme des

3 1 b O 3 4

Festwertspeicherfelds 10-1 auf den niedrigen Pegel gemäß Fig. 2B voraufgeladen wird bzw. ist. Zu diesem Zeitpunkt befindet sich der n-MOSFET 26, der ein NOR-Glied bildet, in einem Sperrzustand. Ein invertiertes Voraufladesignal besitzt den niedrigen Pegel, und der p-MOSFET 28 ist durchgeschaltet, wobei die gemeinsame bzw. Sammel-Ausgangsklemme 24 auf den hohen Pegel gemäß Fig. 2C voraufgeladen wird bzw. ist. Der p-MOSFET 20 im Leseverstärker 14-1 befindet sich ebenfalls im Sperrzustand.

Wenn das Voraufladesignal zum Zeitpunkt T1 gemäß Fig. 2A den niedrigen Pegel besitzt, ist der p-MOSFET 12 durchgeschaltet, während der n-MOSFET 18 sperrt. Der p-MOSFET 28 wird durch das invertierte Voraufladesignal des hohen Pegel,s in den Sperrzustand versetzt, wobei die Voraufladung zwischen beiden Enden im Festwertspeicherfeld 10-1 beendet wird. Wenn sich nach beendeter Voraufladung der Transistor nicht in der adressierten Zelle befindet und das Festwertspeicherfeld 10-1 durchgeschaltet bzw. leitend ist, wird die im Ausgang des Felds 10-1 gespeicherte negative Ladung über dieses Feld 10-1 entladen. Aus diesem Grund steigt ein Ausgangssignal des Festwertspeicherfelds 10-1 auf die in Fig. 2B dargestellte Weise an. Eine Pegeländerung an der Ausgangsklemme wird durch einen an der Ausgangsklemme gebildeten Streukondensator bzw. eine Streukapazität beeinflußt. Je größer nämlich die Streukapazität ist, um so langsamer ist die Änderung. Da bei dieser Ausführungsform der Festwertspeicher in N-Felder unterteilt ist, beträgt die Streukapazität 1/N im Vergleich zu einem (bisherigen) Festwertspeicher mit derselben Zellenzahl. Die negative Ladung wird daher schnell entladen.

Wenn das Ausgangssignal des Festwertspeicherfeldes 10-1 eine Schwellenwertspannung Vthn (durch die gestrichelte Linie in Fig. 2B angegeben) des n-MOSFETs zum Zeitpunkt T2 übersteigt, schaltet der n-MOSFET 26 durch. Eine positive Ladung, die in der Sammel-Ausgangsklemme 24 voraufgeladen ist, wird über den n-MOSFET 26 entladen, so daß der Pegel der Ausgangsklemme 24 gemäß Fig. 2C abfällt. Wenn der Pegel der Ausgangsklemme 24 weiter unter eine Schwellenwertspannung Vthp (in gestrichelter Linie in Fig. 2C eingezeichnet) des p-MOSFETs abfällt, schaltet der p-MOSFET 20 durch. Der p-MOSFET 20 bildet daher eine positive Rückkopplungsschleife für den n-MOSFET 26, wobei das Ausgangssignal an der Sammel-Ausgangsklemme 24 gemäß Fig. 2C plötzlich auf den niedrigen Pegel (Pegel L) übergeht. Zu diesem Zeitpunkt wird der Ausgang des Festwertspeicherfelds 10-1 gemäß Fig. 2B durch die Stromversorgungsklemme VDD über die p-MOS-FETs 20 und 22 schnell aufgeladen.

Wenn der Transistor in der adressierten Zelle vorhanden ist, ist das Festwertspeicherfeld; 10-1 nicht leitend, und das Ausgangssignal des Festwertspeicherfelds 10-1 sowie das Ausgangssignal an der Sammel-Ausgangsklemme 24 befinden sich weiterhin auf dem niedrigen bzw. dem hohen Pegel, auch wenn die Voraufladung abgeschlossen ist.

Bei der beschriebenen Ausführungsform wird die Schwellenwertspannung jedes Leseverstärkers 14-1, 14-2, ..., 1.4-N im wesentlichen durch die Schwellenwertspannung Vthn des n-MOSFETs gesetzt bzw. bestimmt, so daß das Ausgangssignal des Festwertspeichers nach beendeter Aufladung schnell ausgelesen wird. Außerdem tritt in keinem Fall ein Durchgangs- bzw. Durchgriffstrom auf, wobei das Ausgangssignal des Festwertspeichers durch

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die positive Rückkopplungsschleife ausgelesen bzw. abgegriffen wird. Darüber hinaus ist die logische Torfunktion (NOR-Gatterfunktion) zum Zusammenfassen der Ausgangssignale der Festwertspeicherfelder zu einem einzigen Signal im Leseverstärker selbst enthalten. Auch wenn sich die Kapazität des Festwertspeichers erhöht, besteht keine Notwendigkeit für eine entsprechende Vergrößerung der Zahl der Bauteile.

Im folgenden ist eine andere Ausführungsform der erfindungsgemäßen Leseverstärkerschaltung anhand von Fig. 3 erläutert, in welcher den vorher beschriebenen Bauteilen entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet sind. Bei dieser Ausführungsform sind die Zeilenwählleitungen der Festwertspeicherfelder 10-1, 10-2, ..., 10-N einzeln an den Adressendekodierer 16 angeschlossen, so daß die Notwendigkeit für die Feldwähltransistoren entfällt. Aus diesem Grund ist bei der zuerst beschriebenen Ausführungsform das Festwertspeicherfeld leitend, das nach beendeter Aufladung keine adressierte Zelle enthält. Bei der Ausführungsform gemäß Fig. 3 ist ebenfalls das keine adressierte Zelle enthaltende Festwertspeicherfeld leitend. Zu diesem Zweck beinhaltet die zweite Ausführungsform eine logische Multiplikation. Insbesondere sind dabei Ausgangsklemmen der Festwertspeicherfelder jeweils an die Gate-Elektroden von n-MOSFETs 32 angeschlossen, und die Source-Drainstrecken aller n-MOSFETs 32 sind in Reihe zwischen eine gemeinsame bzw. Sammel-Ausgangsklemme 24 und die Masseklemme geschaltet. Die n-MOSFETs 32 bilden ein NAND-Glied für ein Ausgangssignal der -Festwertspeicherfelder, und sie entsprechen den n-MOSFETs 26 gemäß Fig. 1.

Zur Erläuterung der Arbeitsweise sei angenommen, daß eine Zelle des Festwertspeicherfeldes 10-1 adressiert ist und sich in dieser Zelle kein Transistor befindet. Alle Festwertspeicherfelder sind bei Beendigung der Voraufladung durchgeschaltet bzw. leitend, und die Spannungen an den Ausgangsklemmen dieser Felder beginnen vom niedrigen Pegel (Pegel L) aus anzusteigen. Wenn die Ausgangspegel der Festwertspeicherfelder die Schwellenwertspannung Vthn des das NAND-Glied bildenden n-MOSFETs 32 übersteigen, sind alle n-MOSFETs 32 durchgeschaltet, und der Pegel an der auf den hohen Pegel (Pegel H) voraufgeladenen Sammel-Ausgangsklemme 24 fällt ab. Wenn der Pegel der Sammel-Ausgangsklemme 24 unterhalb der Schwellenwertspannung Vthp des p-MOSFETs 20 liegt, ist auch der p-MOSFET 20 durchgeschaltet, um als positive Rückkopplungsschleife für den n-MOSFET 32 zu dienen. Infolgedessen geht der Pegel an der gemeinsamen bzw. Sammel-Ausgangsklemme 24 schnell auf den niedrigen Pegel über, so daß kein Durchgangsbzw. Durchgriffstrom-erzeugt wird.

Wenn sich in der adressierten Zelle der Transistor befindet, sind die Festwertspeicherfelder, mit Ausnahme des Festwertspeicherfeldes 10-1, leitend, und auch wenn (dabei) die n-MOSFETs 32 in den Leseverstärkern der anderen Felder durchgeschaltet sind, ist der n-MOSFET 32 im Leseverstärker 14-1 nicht durchgeschaltet, so daß die NAND-Glieder insgesamt nicht durchgeschaltet bzw. leitend sind. Infolgedessen erniedrigt sich der Pegel an der Sammel-Ausgangsklemme 24 nicht, sondern bleibt auf dem hohen Pegel.

Der Zugriff zum Festwertspeicher mit großer Kapazität "35 kann somit in kurzer Zeit und ohne Erhöhung des Stromverbrauchs oder. Vergrößerung der Zahl der Elemente erfolgen.

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Fig. 4 veranschaulicht eine dritte Ausführungsform der erfindungsg^mäßen Leseverstärkerschaltung, bei welcher eine Source-fDrainstrecke eines n-MOSFETs 42 - anstelle des P-MOSFE¹Is 22 bei der Ausführungsform gemäß Fig. 1 zwischen eiifen n-MOSFET 26 und eine Masseklemme geschaltet und die |Gate-Elektrode des n-MOSFETs 42 mit einer invertierte^ bzw. invertierenden Voraufladeklemme (PC)

1
verbunden ift. Die Ausführungsform nach Fig. 4 unterscheidet si(|h in diesen Punkten von der zuerst beschriebenen Ausführungsform. Insbesondere dient eine Reihen-

schaltung ai|s den n-MÖSFETs 42 und 26 in jedem Leseverstärker alsINAND-Glied, und alle NAND-Glieder sind in ODER-Verknüpfung geschaltet. Die Arbeitsweise ist im wesentlichen dieselbe wie bei der zuerst beschriebenen Ausführungsform, so daß auf eine nähere Erläuterung verzichtet ^erden kann.

Die in Fig.15 dargestellte vierte Ausführungsform ist eine Abwandlung der Ausführungsform nach Fig. 3. Im Gegensatz zfir letzterer ist eine Source-Drainstrecke eines n-MOSfETs 52 zwischen in Reihe geschaltete n-MOSFETs 32 find eine Masseklemme - anstelle des p-MOS-

I
FETs 22 jedlps Leseverstärkers bei der Ausführungsform nach Fig. 3| - eingeschaltet, während die Gate-Elektrode des n-MOSFEfs 52 mit einer invertierten bzw. invertie-

I

renden Vorafifladeklemme PC verbunden ist. Bei dieser

Ausführungsform bilden die n-MOSFETs 32 und der n-MOSFET 52 ein flAND-Glied. Die Arbeitsweise dieser Ausführungsform entspricht im wesentlichen derjenigen der Ausführungsfrorm nach Fig. 3, so daß auf eine nähere Erläuterung! verzichtet werden kann.

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Mit der Erfindung wird also eine Leseverstärkerschal-

"35 tung geschaffen, die einen niedrigen Stromverbrauch und eine kleine Zahl von Elementen bzw. Bauteilen sowie

eine kurze Zugriffzeit besitzt. Selbstverständlich sind dem Fachmann verschiedene weitere Änderungen und Abwandlungen möglich, ohne daß vom Rahmen der Erfindung abgewichen wird.

Claims

ο,

I Patentansprüche

Leseverstärkeischaltung für eine Anzahl von Festwertspeiche.ranordfiungen bzw. -feldern mit jeweils einer einzigen Ausgi&ngsklemme in einem komplementären integrierten Metal-loxid-HalbleiterschaltkreiSjmit mehreren an die jeweiligen Ausgangsklemmen der Festwertspeicher-

felder angeschlossenen Eingangsklemmen und einer einzigen Ausgangjsklemme (24), gekennzeichnet di|^rcn zwei Stromversorgung ski emnen, durch zwei Zeitsteuer- bzw. Taktklemmen (PC, PC), die mit komplementären Signalen gespeist werden, durch mehrere erste Transistoren (18) eines ersten Kanaltyps, die jeweils ^wischen die erste Stromversorgungsklemme und eine zugforndete Eingangsklemme geschaltet und jeweils mit einer Steuerklemme an die erste Taktklemme (PC) angeschlossen sind, durch mehrere zweite Transistoren (20| eines zweiten Kanaltyps, die jeweils i

zwischen diej zweite Stromversorgungsklemme und eine zugeordnete Eifngangsklemme geschaltet und jeweils mit einer Steuerfklemme an die Ausgangsklemmc (24) angcschlossen s^nd, durch mehrere dritte Transistoren (26, 32) des ersifen Kanaltyps, die zwischen die Ausgangsklemme (24) !und die erste Stromversorgungsklemme geschaltet un<t jeweils mit einer Steuerklemme an eine zugeordnete Eingangsklemme angeschlossen sind, durch mehrere vielte Transistoren (22, 42, 52), die über einen entsprechenden bzw. zugeordneten der zweiten und dritten Transistoren (20, 26, 32) zwischen erste und zweite Stromversorgungsklemme geschaltet und jeweils mit einer Steuerklemme an jede der ersten und zweiten TaktklemmenJ (PC, PC) angeschlossen sind, und durch einen fünften Transistor (28) des zweiten Kanaltyps, der zwischejn die Ausgangsklemme (24) und die zweite Stromversor|jungsklemme geschaltet und mit einer Steuer-

klemme an die zweite Taktklemme (PC) angeschlossen ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet,

daß die dritten Transistoren (26) in Parallelschaltung zwischen der Ausgangsklemme (24) und der ersten Stromversorgungsklemme angeordnet sind.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die vierten Transistoren jeweils aus einem Transistor (22) des zweiten Kanaltyps bestehen, der zwischen den zweiten Transistor (20) und die zweite Stromversorgungsklemme geschaltet und mit einer Steuerklemme an die erste Taktklemme (PC) angeschlossen ist.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die vierten Transistoren jeweils aus einem Transistor (42) des ersten Kanaltyps bestehen, der zwischen den dritten Transistor (26) und die erste Stromversorgungsklemme geschaltet und mit einer Steuerklemme an die zweite Taktklemme (PC) angeschlossen ist.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die dritten Transistoren (32) in Reihe zwischen erste und zweite Stromversorgungsklemme geschaltet sind und daß einer der Verbindungspunkte in der Reihenschaltung aus den dritten Transistoren (32) mit der Ausgangsklemme (24) verbunden ist.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die vierten Transistoren jeweils aus einem Transistor (22) des zweiten Kanaltyps bestehen, der zwischen den zweiten Transistor (20) und die zweite Stromversorgungsklemme geschaltet und mit einer Steuerklemme mit der ersten Taktklemme (PC) verbunden ist.

31G03

7. Schaltung nach Anspruch 5, dadurch gekennzeichnet,

daß die vielten Transistoren jeweils aus einem Transistor (52)sdes ersten Kanaltyps bestehen, der zwisehen die Reihenschaltung aus den dritten Transistoren (32) und αϊφ erste Stromversorgungsklemme geschaltet und mit einer Steuerklemme an die zweite Taktklemme (PC) angeschlossen ist.

8. Schaltung n|.ch einem der Ansprüche 3, 4, 6 und 7, dadurch gekennzeichnet, daß erste und zweite Stromversorgungskle|mie eine Masseklemme bzw. eine Plusklemme sind, daß die erste Taktklemme (PC) in einer Voraufladebetriebsart (precharge mode) mit einem Signal entsprechend elLner logischen "1" und in anderen Betriebsarten mit e|Lnem Signal entsprechend einer logischen "0

i
gespeist wilrd, daß die Transistoren (18, 26, 32, 42,

52) des ersten Kanaltyps p-Kanal-Metalloxidhalbleiter-Peldeffekttfransistoren sind und daß die Transistoren (20, 22, 28| des zweiten Kanaltyps n-Kanal-Metalloxidhalbleiter-treldeffekttransistoren sind.

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