DE3109031A1 - "halbleiterspeicherelement und daraus hergestellte anordnung" - Google Patents

"halbleiterspeicherelement und daraus hergestellte anordnung"

Info

Publication number
DE3109031A1
DE3109031A1 DE19813109031 DE3109031A DE3109031A1 DE 3109031 A1 DE3109031 A1 DE 3109031A1 DE 19813109031 DE19813109031 DE 19813109031 DE 3109031 A DE3109031 A DE 3109031A DE 3109031 A1 DE3109031 A1 DE 3109031A1
Authority
DE
Germany
Prior art keywords
memory element
zone
semiconductor memory
diffused
diffused zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19813109031
Other languages
English (en)
Inventor
Phillip Plympton Devon Rutter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Plessey Overseas Ltd
Original Assignee
Plessey Overseas Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Plessey Overseas Ltd filed Critical Plessey Overseas Ltd
Publication of DE3109031A1 publication Critical patent/DE3109031A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Description

: Rarentariwälte
Dipl.-Ing Dipl.-Chum. Dipl -Ing 'S 1 Π Q Π *5
E. Prinz - Dr. G. Hauser - G. Leiser ύ IU3Uli '
E r iistjei ger st r as se 19
8 München 60
It.
10. März 1981
PLESSEY OVERSEAS LIMITED
Vicarage Lane
Ilford, Essex /Großbritannien
Unser Zeichen: P 24 44
Halbleiterspeicherelement und daraus hergestellte Anordnung
Die Erfindung bezieht sich auf ein Halbleiterspeicherelement und auf eine daraus hergestellte Anordnung.
Halbleiterspeicherelemente sind bekannt,und jedes Element kann einen Feldeffekttransistor aufweisen, der eine Gate- v.ono mit einstellbarem Schwellenwert hat. Der Schwellenwert des Transistors wird auf einen oder auf einen anderen Zustand eingestellt, indem geeignete Spannungen an die Vorrichtung angelegt werden, um ein Datenbit zu speichern. Ein Signalwert "1" würde durch einen Schwellenzustand dargestellt, während ein Signalwert "0" durch den anderen Zustand dargestellt würde. Die gespeicherten Daten können gelasen werden, indem der Schwellenzustand der Transistoren abgefühlt wird.
130052/0740
Ein typischer bekannter Feldeffekttransistor mit einstellbarem Schwellenwert ist die MNOS (Metall-Nitrid-Oxid-Halbleiter) -Vorrichtung. Eine solche Vorrichtung hat Source- und Drainzonen, die in ein Halbleitersubstrat diffundiert sind, und eine Gatezone, die zwischen der Source- und der Drainzone angeordnet ist, wobei die Gatezone eine dünne Schicht aus Halbleiteroxid hat, die dem Substrat überlagert ist, eine Nitridschicht, die dem Oxid überlagert ist, und schließlich eine Metallgateelektrode, die auf der Nitridschicht gebildet ist. Das Halbleitersubstrat ist gewöhnlich Silicium, und die Oxid- und Nitridschichten sind Siliciumoxid bzw. -nitrid.
Digitale Information wird normalerweise in einem oder in mehreren Datenwörtern gespeichert, wobei jedes Wort mehrere Bits enthält. Bei Verwendung von MNOS-Transistoren wird ein Speicherwort durch eine Zeile von MNOS-Transistoren gebildet, wobei jeder Transistor ein Speicherbit bildet.
Wenn MNOS-Transistoren in Zeilen von Datenwörtern organisiert werden, muß darauf geachtet werden, daß die Transistoren in einem Wort einander nicht stören, d.h., daß das Beschreiben eines Transistors zum Ändern seines Schwellenzustandes nichteinen benachbarten Transistor nachteilig beeinflußt, dessen Zustand nicht zu ändern ist. Die Art und Weise, auf die das erfolgt, hängt von dem Typ der MNOS-Vorrichtung ab, die jeden Speichertransistor bildet.
Zwei bekannte Formen des MNOS-Transistorspeicherelements sind (a) das source-drain-geschützte und (b) das sourcedrain-nichtgeschützte Element.
130052/0740
In dem source-drain-geschützten Transistor erstreckt sich die Silicium-Nitrid-Schicht nicht über die Übergangsgrenze zwischen dem Substrat und entweder der Source- oder Drainelektrode. Jede Ubergangsgrenze ist von Gateoxid bedeckt, und jeder Transistor ist auf natürliche Weise durch dieses Oxid von Schreib- oder Lesesignalen, die an die Source- oder Drainelektrode seines Nachbarn angelegt werden, isoliert.
Zum Löschen von solchen geschützten Transistoren ist eine zusätzliche Klemme erforderlich, die effektiv mit dem Substrat verbunden ist, was erforderlich macht, daß die Transistoren in isolierten Stegen in einer Epitaxialschicht gebildet werden. Das Löschen erfolgt dann durch geeignetes Vorspannen des Epitaxialsteges gegenüber einer an Masse liegenden Gateelektrode.
Der source-drain-geschützte Transistor hat eine große Packungsdichte, und große Matrizen können hergestellt werden. Ein Nachteil besteht jedoch darin, daß die Transistoren mit relativ hohen Stromstärken betrieben werden müssen. Die Epitaxialisolierprozeduren erfordern eine komplexe Technologie, und außerdem haben die Transistoren relativ große Kapazitäten und Leckströme.
In dem nichtisolierten MNOS-Transistor erstreckt sich die Nitridschicht vollständig zwischen dem Source- und dem Drainboreich und überlappt die Übergangsgrenzen.
Ein solcher Transistor wird beschrieben, d.h. in einen solchen Transistor wird eingeschrieben, indem eine geeignete Vorspannung an die Gateelektrode angelegt wird (negativ
130052/0740
_ 7 —
für p-Kanal-Vorrichtungen), während die Source- und die Drainelektrode an Masse liegen. Das Löschen erfolgt durch starkes Rückwärtsvorspannen der Source- und der Drainelektrode gegenüber einer an Masse liegenden Gateelektrode.
Die nichtgeschützten Transistoren erfordern keine komplexe Technologie. Isolierte Epitaxialstege sind nicht erforderlich, weil sich aber die Nitridschicht nun über die Source- und Drainübergangsgrenzen erstreckt, ist es erforderlich, die Source- und Drainelektroden von benachbarten Transistoren durch zusätzliche MOS-Transistoren zu isolieren.
Obgleich die source-drain-nichtgeschützten Transistoren niedrigere Betriebsströme als die geschützten Transistoren erfordern, verringert die Notwendigkeit des Vorsehens von zusätzlichen isolierenden MOS-Transistoren stark die Packungsdichte und damit die Größe der Matrizen, die hergestellt werden können.
Aufgabe der Erfindung ist es, ein Halbleiterspeicherelement zu schaffen, dessen Packungsdichte der der source-draingeschützten Vorrichtung gleicht, ohne daß die Verwendung von Epitaxialstegisoliertechniken erforderlich ist.
Die Erfindung schafft ein Halbleiterspeicherelement mit einem Halbleitersubstrat, das eine Zone eines ersten Leitungstyps hat, die mit einer diffundierten Zone entgegengesetzten Leitungstyps versehen ist; mit einer dielektrischen Ladungshaftschicht, die einem Oberflächenteil jeweils der diffundierten Zone und der Zone des ersten Leitungstyps überlagert ist; und mit einer Gateelektrode, die der dielektrischen Ladungshaftschicht überlagert ist, wobei die diffundierte Zone eine derartige Oberflächen-
130052/0740
dotierungskonzentration hat, daß der Oberflächenteil der diffundierten Zone im Leitungstyp invertiert, wenn eine vorbestiminte Ladungsmenge geeigneter Polarität in der dielektrischen Ladungshaftschicht eingefangen wird und sich die Konzentration der Ladung entgegengesetzter Polarität, die an die invertierte Zone angezogen wird, der Entartung nähert.
Typischerweise ist die Oberflächendotierungskonzentration
18 —3
der diffundierten Zone größer als 10 cm
Die dielektrische Ladungshaftschicht kann jedem Oberflächenteil über eine dielektrische Zwischenschicht überlagert sein.
Das Substratmaterial kann Silicium sein, und die dielektrische Ladungshaftschicht und die dielektrische Zwischenschicht können Siliciumnitrid bzw. Siliciumoxid sein.
Die diffundierte Zone kann als ein Kreisring in dem Substrat angeordnet sein, wobei die dielektrische Ladungshaftschicht schicht innerhalb des Kreisringes gebildet wird, sich nach außen erstreckt und die diffundierte Zone überlagert.
Ein Feldeffekttransistor kann dem Speicherelement zugeordnet sein, wobei der Transistor eine erste Elektrode hat, die mit einem ersten elektrischen Signalweg verbunden ist, eine zweite Elektrode, die mit der diffundierten Zone verbunden ist, und eine Gateelektrode, die mit einem zweiten elektrischen Signalweg verbunden ist, wobei ein weiterer elektrischer Signalweg vorgesehen ist, der mit der Gateelektrode des Speicherelements verbunden ist.
130052/0740
Es kann eine Anzahl von Speicherelementen vorgesehen sein, von denen jedes einen zugeordneten Feldeffekttransistor hat; die erste Elektrode jedes Feldeffekttransistors ist mit einem ersten elektrischen Signalweg verbunden, die zweite Elektrode ist mit der diffundierten Zone des Speicherelements verbunden, der er zugeordnet ist, und die Gateelektrode ist mit einem zweiten elektrischen Weg verbunden, der sämtlichen Feldeffekttransistoren gemeinsam ist, wobei die Gateelektroden der Speicherelemente mit einem weiteren elektrischen Signalweg verbunden sind, der sämtlichen Speicherelementen gemeinsam ist.
Mehrere Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Es zeigen
die Fig. 1a und 1b alternative Ausführungsformen eines
Halbleiterspeicherelements nach der Erfindung,
die Fig. 2a und 2b das Speicherelement der Fig. 1a bzw.
1b, und zwar jeweils mit einem zugeordneten Feldeffekttransistor für Lese-, Schreib- und Löschzwecke,
Fig. 3 die sich aus der Fabrikation ergebende
Ladungsstruktur des Speicherelements von Fig. 1,
Fig. 4 die "beschriebene" Ladungsstruktur des
Speicherelements von Fig. 1,'
130052/0740
Fig. 5 ein Bandstrukturdiagrairan für die be
schriebene Struktur von Fig. 4,
Fig. 6 schematisch den Fluß von Tunnelstrom
während des Lesens eines beschriebenen
Elements der in Fig. 4 dargestellten
Art,
die Fig. 7a und 7b alternative Methoden des Löschens eines
beschriebenen Elements,
Fig. 8 Strom-Spannungskennlinien für das Spei
cherelement in verschiedenen Zuständen,
Fig. 9 mehrere Speicherelemente nach der Erfin
dung, die zu einer Speichermatrix verbunden sind, und
Fig. 10 eine Speicherflipflopschaltung zur Ver
wendung beim Lesen eines Speicherelements nach der Erfindung.
Fig. 1a zeigt ein Halbleiterspeicherelement nach der Erfindung, das ein insgesamt mit 1 bezeichnetes n-Siliciumhalbleitersubstrat aufweist, welches eine Oberfläche 2 hat, in die eine p-Zone 3 diffundiert ist. Die diffundierte Zone 3 hat einen Grenzrand 4, der sich bis zu der Oberfläche 2 des Substrats 1 erstreckt.
Ii ine dünne Schicht 5 aus Siliciumoxid ist auf der Oberfläche 2 so gebildet, daß sie einem Teil der Oberfläche 2 des trat s 1 und einem Oberflächenteil der diffundierten
130052/0740
Zone 3 überlagert ist. Das Oxid überquert daher die Grenzzone 4 zwischen den diffundierten Zonen 3 und dem übrigen Teil des Substrats 1 . Eine Schicht 6 aus Siliciumnitrid, bei welchem es sich um ein dielektrisches Ladungseinfangmaterial handelt, ist auf der Oxidschicht 5 gebildet und ist daher auch Oberflächenteilen sowohl der p-diffundierten Zone 3 als auch des n-Substrats 1 überlagert. Verbleibende Oberflächenteile der p-diffundierten Zone 3 und des n-Substrats 1 sind durch eine dicke Siliciumoxidschicht 7 geschützt.
Elektrischer Kontakt wird mit der Siliciumnitridschicht 6 mit Hilfe einer Äluminiumkontaktschicht 8 hergestellt, die sich außerdem teilweise über die dicke Oxidschicht 7 erstreckt. Die diffundierte Zone 3, die Oxidschicht 5 und die Nitridschicht 6 sowie die Aluminiumschicht 8 werden durch bekannte Halbleiterverarbeitungstechniken gebildet, zu denen die photolithographische Maskier- und Ätztechnik gehört.
Im Betrieb des Speicherelements kann eine in bezug auf die diffundierte Zone 3 negative Spannung an die Aluminiumgateelektrode 8 angelegt werden, wobei ein geeigneter Wert 40 V ist. Das Anlegen dieses negativen Potentials an die Gateelektrode 8 bewirkt, daß eine beträchtliche Menge an positiver Ladung an Ladungshaftstellen in der dielektrischen Siliciumnitridschicht 6 eingefangen wird. Dieser Vorgang gleicht dem in bekanntenMMOS-Transistorspeicherelementen, aber bei der Erfindung hat die diffundierte Zone 3 eine derartige Oberflächendotierungskonzentration, daß die in der Nitridschicht 6 eingefangene Ladung eine ausreichend große Anzahl von Ladungen entgegengesetzter Polarität auf die Oberfläche der p-diffundierten Zone 3 aufbringt, so daß diese Oberflächenzone invertiert und η-leitend wird und einen
13 0052/0740
pn-Ubergang an der Oberfläche der diffundierten Zone 3 bildet.
Zum Hervorrufen dieser Inversion muß die Dotierungskonzentration an der Oberfläche der diffundierten Zone 3 so sein, daß sich die Konzentration der angezogenen Ladung der Entartung nähert. Zum Erzielen dieses Vorganges ist eine
1 8
typische Dotierungskonzentration von größer als 10 Ladungsträger pro Kubikzentimeter erforderlich. In diesem Zustand wird das Speicherelement als "beschrieben" bezeichnet, und der Zustand bleibt aufgrund des Festhaltens der eingefangenen Ladung in der Nitridschicht 6 nach dem Beseitigen der anfänglichen negativen Spannung, die an die Gateelektrode 8 angelegt wird, erhalten.
In Fig. 1b, in der gleiche Teile wie in Fig. 1a gleiche Bezugszahlen tragen, besteht der einzige wesentliche Unterschied darin, daß die diffundierte Zone 3 nun in Form eines Kreisringes vorgesehen ist, wobei die Siliciumnitridschicht 6 nun so vorgesehen ist, daß sie der Oberfläche 2 im Mittelpunkt des Kreisringes überlagert ist und sich so weit erstreckt, daß sie die Oberfläche der p-diffundierten Zone 3 überlappt.
Für den Zugriff auf das Speicherelement für Schreib-, Lese- und Löschzwecke kann dem Speicherelement ein Feldeffekttransistor zugeordnet werden, der als Zugriffstransistor bezeichnet wird. Das ist für die Ausführungsformen der Fig. 1a und 1b in den Fig. 2a bzw. 2b dargestellt.
In Fig. 2 tragen gleiche Teile wie in Fig. 1 gleiche Bezugszahlen. In Fig. 2a ist die diffundierte Zone 3 als ein rechleckigor Boroich in dem Substrat 1 vorgesehen,
130052/0740
und die Siliciumnitridschicht 6 ist als eine T-förmige Schicht vorgesehen, wobei ein Arm des T so angeordnet ist, daß er mittig und in Längsrichtung längs der rechteckigen diffundierten Zone 3 liegt, während sich der andere T-Arm so erstreckt, daß er den Substratbereich 1 überlappt. Die Aluminiumgateelektrode 8 ist als eine gestrichelte Linie dargestellt, die sich um die T-förmige Siliciumnitridschicht 6 erstreckt.
Der Drainbereidides zugeordneten Feldeffekttransistors, bei welchem es sich in diesem Fall um eine MNOS-Vorrichtung handelt, ist zum Teil durch die diffundierte Zone 3 gebildet, die nicht durch die Siliciumnitridschicht 6 überlappt ist. Eine weitere p-diffundierte Zone 9 ist als Sourceelektrode des Zugriffstransistors vorgesehen, und eine Schicht 10 aus Siliciumoxid erstreckt sich zwischen den p-diffundierten Zonen 8 und 9, um eine Gatezone für den Zugriffstransistor zu bilden.
Die gestriche3.te Linie 11 ist ein Aluminiumbereich, der die Siliciumoxidschicht 10 berührt, um eine Gateelektrode für den Zugriffstransistor zu bilden.
Der Sourcediffusionsbereich 9 ist mit einem elektrischen Kontaktbereich versehen, der mit einem Signalweg verbunden ist, welcher als eine Bitleitung bezeichnet wird, während die Gateelektrode 11 mit einem elektrischen Signalweg verbunden ist, der als eine Zugriffsleitung bezeichnet wird. Die Bitleitung und die Zugriffsleitung bilden den ersten bzw. den zweiten elektrischen Signalweg.
Fig. 2b ist ohne weiteres verständlich und stimmt mit Fig. 2a in jeder Hinsicht überein, mit der Ausnahme, daß die
130052/0740
diffundierte Zone 3 nun als ein rechteckiger Ringbereich vorgesehen ist und daß die Siliciumnitridschicht 6 im Mittelpunkt dieses Ringbereiches angeordnet ist.
Die Fig. 3a und 4 zeigen Ladungsstrukturen für das Speicherelement, wie es aus der Fabrikation kommt, d.h. nach der Fertigung, aber vor dem Einschreiben in das Element, bzw. das beschriebene Element.
In Fig. 3 enthält die Vorrichtung, so wie sie hergestellt worden ist, eine kleine Menge an eingefangener positiver Ladung 12 innerhalb der Siliciumnitridschicht 6, die aber nicht ausreichend ist, um irgendeine Inversion der Oberfläche der p-diffundierten Zone 3 hervorzurufen. Die physikalische Grenze innerhalb des Substrats 1 der diffundierten Zone 3 ist an der Stelle 4 dargestellt, und auf jeder Seite dieser Grenze erstreckt sich eine Verarmungszone, deren Rand in der diffundierten Zone 3 durch die gestrichelte Linie 13 angedeutet ist. Der Verarmungsrand in dem Substrat 1 ist durch die ausgezogene Linie 14 angedeutet. Dort, wo die Verarmungszonengrenze 14 sich der Oberfläche 2 des Substrats 1 nähert, ist die Oberflächenbreite 15 der Verarmungszone etwas eingeschnürt, was in Fig.3 zu erkennen ist.
In Fig. 4 ist das Speicherelement im beschriebenen Zustand, in welchem sich eine große Menge an eingefangener positiver Ladung innerhalb der dielektrischen Siliciumnitridschicht 6 befindet. Diese eingefangene Ladung ist, wie oben erwähnt, im Hinblick auf die Oberflächendotierungskonzentration innerhalb der diffundierten Zone 3 ausreichend , um zu bewirken, daß sich eine n-Inversionsschicht 16 an der Oberfläche der p-diffundierten Zone 3 bildet.
130052/0740
Diese invertierte Zone 16 bildet eine pn-Diode mit der
p-diffundierten Zone 3, und eine weitere Verarmunqs-
zone, die eine Grenze 17 hat, wird an diesem pn-übergang gebildet.
Fig. 5 zeigt ein Bandstrukturdiagramm für die pn-Diode, die durch die diffundierte Zone 3 und die Oberflächeninversionszone 16 in einem beschriebenen Speicherelement gebildet wird.
Das Band 18 stellt das Donatorband für die p-dif fundierte Zone 3 dar, während das Band 19 das Donatorband für die invertierte Zone 16 darstellt. Das Band 20 stellt das Akzeptorband für die diffundierte Zone 3 dar, während das Band 21 das Akzeptorband für die invertierte Zone 16 darstellt.
Unter der Bedingung einer kleinen Vorspannung in Sperrrichtung an der pn-Diode, die nach der Inversion gebildet ist, kann ein Tunnelstrom durch die Verarmungszone fließen, bevor der Durchbruch in der Diode erfolgt, was durch die Pfeile 22 dargestellt ist.
Der Tunnelstromfluß ist schematisch für die in Fig. 6 gezeigte Speicherelementstruktur dargestellt, und dieser Fluß geht, wie zu erkennen ist, von der diffundierten Zone 3 über die Verarmungszone in die invertierte Zone 16 sowie in das Substrat 1.
Zum Lesen einer beschriebenen Vorrichtung wird der Tunnelstromfluß vor dem Lawinendurchbruch unter der Bedingung einer kleinen Vorspannung in Sperrichtung abgefühlt.
Zum Löschen einer beschrieben Vorrichtung ist es notwendig,
130052/07A0
die Ladung zu zerstreuen, die in der Siliciumnitridschicht Gingefangen und gespeichert ist, was in den Diagrammen der Fig.7a und 7b dargestellt ist, die alternative Möglichkeiten dieses Löschens zeigen.
Bei der ersten Methode, die in Fig. 7a dargestellt ist, wird eine große negative Spannung von typischerweise 40 V an die diffundierte Zone 3 in bezug auf die Gateelektrode 8 und das Substrat 1 angelegt. Das hat zur Folge, daß sich die Grenze 14 der Verarmungszone innerhalb des Substrats nach außen an der Stelle 23 ausweitet und dadurch bewirkt, daß die in der Siliciumnitridschicht 6 eingefangene Ladung sich ebenfalls nach außen bewegt und sich in das Substrat 1 zerstreut.
In Fig. 7b ist eine positive Spannung von typischerweise 40 V an die Gateelektrode 8 der Siliciumnitridschicht 6 angelegt, was eine gleichmäßige Ausbreitung des Verarmungszonenrandes 14 bewirkt, was an der Stelle 24 dargestellt ist, und eine entsprechende gleichmäßige Ausbreitung der in der dielektrischen Siliciumnitridschicht 6 gespeicherten Ladung. Diese Ladung zerstreut sich wiederum in das Substrat 1 .
Fig. 8 zeigt Kennlinien des Speicherelemente, die den Stromfluß von der diffundierten Zone 3 zu dem Substrat 1 in Abhängigkeit von dem Wert der an die diffundierte Zone angelegten Spannung für jeden der drei Zustände des Speicherelements veranschaulichen, wobei diese Zustände der beschriebene Zustand (Kennlinie a), der sich bei der Fabrikation ergebende Zustand (Kennlinie b) und der gelöschte Zustand (Kennlinie c) sind.
130052/0740
Um das Speicherelement praktisch für die Speicherung von Daten zu benutzen, ist es üblich, mehrere Speicherelemente und zugeordnete Zugriffstransistoren in einer Matrix zu verwenden, und ein Teil einer solchen Matrix ist in Fig. 9 gezeigt.
Gemäß Fig.9 ist die Gateelektrode 8 jedes Speicherelements der Matrix mit einer gemeinsamen Gateleitung 27 verbunden. Der jedem Speicherelement zugeordnete Feldeffekttransistor hat eine Drainelektrode 25, die mit der diffundierten Zone 3 dieses Speicherelements verbunden ist, und eine Sourceelektrode 9, die mit einer zugeordneten Bitleitung 28 verbunden ist. Jeder Feldeffektzugriffstransistor hat außerdem eine Gateelektrode 26, die mit einer gemeinsamen Zugriffsleitung 29 verbunden ist.
Zum Betreiben der Matrix können geeignete Potentiale an die Bitleitungen 28 in Abhängigkeit von dem gewünschten zu speichernden Datenmuster angelegt werden, und zwar zusammen mit einem geeigneten Potential an der Gateleitung 27. Das Anlegen eines Signals an die Zugriffsleitung 29 macht den jedem Speicherelement zugeordneten Feldeffekttransistor leitend, und das Speicherelement wird in den passenden Zustand versetzt.
Zum Einschreiben in ein Speicherelement wird die passende Bitleitung 28 auf Massepotential gehalten, während eine negative Spannung an die Gateelektrode 8 des Speicherelements über die Gateleitung 27 angelegt wird. Das an die Bitleitung 28 angelegte Massepotential wird mit der diffundierten Zone 3 verbunden, wenn der zugeordnete Feldeffektzugriff stransistor durch ein Signal auf der Zugriffsleitung 29 leitend gemacht wird.
130052/0740
Zum Löschen eines Speicherelemente wird die Gateleitung auf Massepotential gehalten, während ein negatives Potential an die diffundierte Zone 3 von der geeigneten Bitleitung 28 aus angelegt wird, wenn der zugeordnete Zugriff stransistor mittels eines Signals auf der Zugriffsleitung 29 leitend gemacht wird.
Jedes Speicherelement wird, wie oben erläutert, gelesen, indem der Tunnelstrom abgefühlt wird, der durch die invertierte Zone in das Substrat fließt, und in der Ausführungsform von Fig. 9 wird das erreicht, indem jeder Feldeffektzugriff stransistor mit Hilfe eines Signals auf der Zugriffsleitung 29 leitend gemacht und der Strom abgefühlt wird, der in der Bitleitung 28 fließt, wobei die Größe dieses Stromsfestlegt, ob das Speicherelement im beschriebenen oder im gelöschten Zustand ist. Der Strom kann mit Hilfe einer einfachen Speicherflipflopschaltung der in Fig. 10 dargestellten Art abgefühlt werden.
Die in Fig. 10 gezeigte Speicherflipflopschaltung enthält vier Feldeffekttransistoren 30, 31, 32 und 33. Die Transistoren 30 und 31 haben Sourceelektroden 34 bzw. 35, die miteinander und mit einer Klemme 36, welche auf Massepotential gehalten wird, verbunden sind. Der Transistor 30 hat eine Drainelektrode 37, die mit der Sourceelektrode 38 des Transistors 32 verbunden ist, und in gleicher Weise hat der Transistor 31 eine Drainelektrode 39, die mit der Sourceelektrode 40 des Transistors 33 verbunden ist. Die Transistoren 30 und 31 haben außerdem Gateelektroden, die miteinander und mit einem an eine Signalleitung 48 angelegten Bezugspotential verbunden sind. Die Transistoren 32 und 33 haben Drainelektroden 41 bzw. 42, die miteinander und mit einer Klemme 43 verbunden sind, welche auf einem
130052/0740
Bezugspotential gehalten wird, das typischerweise das des Substrats des Speicherelements ist.
Der Transistor 32 hat außerdem eine Gateelektrode 44, die kreuzweise mit der Drainelektrode 39 des Transistors 31 verbunden ist, während in gleicher Weise der Transistor eine Gateelektrode 45 hat, die kreuzweise mit der Drainelektrode 37 des Transistors 30 verbunden ist. Ein Bezugspotential wird an eine Klemme 46 angelegt, die mit der Drainelektrode des Transistors 37 verbunden ist, während die Bitleitung 28 eines Speicherelements mit einer Klemme 47 verbunden ist, die ihrerseits mit der Drainelektrode des Transistors 31 verbunden ist.
Im Betrieb ist bei auf Massepotential gehaltener Gateleitung 27 jede Bitleitung 28 mit einer Klemme 47 einer Speicherflipflopschaltung verbunden. Beim Anlegen eines geeigneten Signals an die Zugriffsleitung 29 zum Leitendmachen jedes Zugriffstransistors wird der Strom in jeder Bitleitung 28 fließen, wobei die Größe des Stroms von dem Zustand des betreffenden Speicherelements abhängig ist. Ein Potential wird an jede Klemme 47 angelegt, das von dem Zustand des Speicherelements abhängig ist, mit dem diese Klemme verbunden ist. Der Wert dieses Potentials im Vergleich zu dem an die Klemme 46 angelegten Bezugspotential wird bewirken, daß die Speicherflipflopschaltung in den einen oder in den anderen von zwei Zuständen versetzt wird, wobei der gespeicherte Zustand dadurch anzeigt, ob das Speicherelement beschrieben oder gelöscht ist.
Der Strom, der zum Vorspannen der Spexcherflipflopschaltung in den einen oder anderen Zustand erforderlich ist, liegt typischerweise in der Größenordnung 5μΑ, und 10 Lesezyklen
130052/0740
können ausgeführt werden, ohne daß die Lesekenndaten des Speicherelements nennenswert gestört werden.
Die Verwendung des Speicherelements nach der Erfindung ermöglicht, in großen Speichermatrizen Packungsdichten zu erzielen, die mit denjenigen in dem Fall der bekannten epitaxialisolierten MNOS-Speichertransistoren vergleichbar sind, welche oben beschrieben sind, während die diesen Transistoren eigenen Nachteile vermieden werden.
Die Erfindung ist zwar in p-Kanal-Technologie unter Verwendung eines η-Substrats beschrieben worden, sie ist jedoch in gleicher Weise bei der n-Kanal-Technologie anwendbar. In diesem Fall wäre es selbstverständlich erforderlich, die verschiedenen Potentiale umzukehren, die für den Betrieb in jedem Fall erforderlich sind.
130052/0740

Claims (1)

  1. - - -Patentanwälte- -' Dipl -Ing Dipl -Ing Dipl -ChciTi. G. Leiser E. Prinz Dr. G. Hauser t r η & Ij «· ι g ο ι s I r a B s e 1c) 8 München 60
    10. März 1981
    PLESSEY OVERSEAS LIMITED
    Vicarage Lane
    Ilford, Essex /Großbritannien
    Unser Zeichen: P 2444
    Patentansprüche:
    Halbleiterspeicherelement, gekennzeichnet durch ein Halbleitersubstrat (1) mit einer Zone eines ersten Leitungstyps / die mit einer diffundierten Zone (3) entgegengesetzten Leitungstyps versehen ist; durch eine dielektrische Ladungshaftschicht (6), die einem Oberflächenteil jeweils der diffundierten Zone (3) und der Zone des ersten Leitungstyps überlagert ist; und durch eine Gateelektrode (8), die der dielektrischen Ladungshaftschicht (6) überlagert ist, wobei die diffundierte Zone (3) eine derartige Oberflächendotierungskonzentration hat, daß der Oberflächenteil der diffundierten Zone im Leitungstyp invertiert, wenn eine vorbestimmte Ladungsmenge geeigneter Polarität in der dielektrischen Ladungshaftschicht eingefangen ist und die Konzentration an Ladung entgegengesetzten Typs, die an die invertierte Zone angezogen wird, sich der Entartung nähert.
    2. Halbleiterspeicherelement nach Anspruch 1, dadurch gekennzeichnet, daß die Oberflächendotierungskonzentration
    18 —3 der diffundierten Zone (3) größer als 10 cm ist.
    130052/0740
    3. Halbleiterspeicherelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die dielektrische Ladungshaflschicht (6) jedem Oberflächenteil über eine dielektrische Zwischenschicht (5 ) überlagert ist.
    4. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Substratmaterial Silicium ist.
    5. Halbleiterspeicherelement nach Anspruch 4, dadurch gekennzeichnet, daß die dielektrische Ladungshaftschicht (6) und die dielektrische Zwischenschicht (5 ) Siliciumnitrid bzw. Siliciumoxid sind.
    6. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die diffundierte Zone (3) als ein Kreisring in dem Substrat (1) angeordnet ist,, wobei die dielektrische Ladungshaftschicht (6) innerhalb des Kreisringes gebildet ist, sich nach außen erstreckt und der diffundierten Zone überlagert ist.
    7. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die diffundierte Zone (3) als ein rechteckiger Bereich in dem Substrat (1) ausgebildet ist und daß die dielektrische Ladungshaftschicht (6) als T-förmige Schicht vorgesehen ist, wobei ein T-Arm so angeordnet ist, daß er mittig und in Längsrichtung längs der rechteckigen diffundierten Zone (3) liegt, während sich der andere T-Arm so erstreckt, daß er das Substrat (1) überlappt.
    8. Halbleiterspeicherelement nach Anspruch 6, dadurch gekennzeichnet, daß die diffundierte Zone (3) als ein rechteckiger Ringbereich vorgesehen ist, wobei die dielektrische Ladungshaftschicht (6) im Mittelpunkt dieses Ring-
    130052/0740
    bereiches angeordnet ist.
    9. Halbleiterspeicherelementanordnung, gekennzeichnet durch ein Halbleiterspeicherelement nach einem der Ansprüche 1 bis 8 und durch einen Feldeffekttransistor, der dem Speicherelement zugeordnet ist und eine mit einem ersten elektrischen Signalweg (28) verbundene erste Elektrode (9) hat, eine mit der diffundierten Zone (3) des Speicherelements verbundene zweite Elektrode (25) und eine mit einem zweiten elektrischen Signalweg (29) verbundene Gateelektrode (26), wobei ein weiterer elektrischer Signalweg (27) vorgesehen ist, der mit der Gateelektrode (8) des Speicherelements verbunden ist.
    10. Halbleiterspeicherelementanordnung nach Anspruch 9, gekennzeichnet durch mehrere Speicherelemente, die jeweils einen zugeordneten Feldeffekttransistor haben, wobei die erste Elektrode (9) jedes Feldeffekttransitors mit einem ersten elektrischen Signalweg (28) verbunden ist, wobei die zweite Elektrode (25) mit der diffundierten Zone (3) des Speicherelements verbunden ist, dem er zugeordnet ist, und wobei die Gateelektrode (26) mit einem zweiten elektrischen Signalweg verbunden ist, der sämtlichen FeIdeffekttransitoren gemeinsam ist, während die Gateelektroden (8) der Speicherelemente mit einem weiteren elektrischen Signalweg (27) verbunden sind, der sämtlichen Speicherelementen gemeinsam ist.
    130052/0740
DE19813109031 1980-03-19 1981-03-10 "halbleiterspeicherelement und daraus hergestellte anordnung" Ceased DE3109031A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB8009224A GB2072417B (en) 1980-03-19 1980-03-19 Semiconductor memory element

Publications (1)

Publication Number Publication Date
DE3109031A1 true DE3109031A1 (de) 1981-12-24

Family

ID=10512197

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19813109031 Ceased DE3109031A1 (de) 1980-03-19 1981-03-10 "halbleiterspeicherelement und daraus hergestellte anordnung"

Country Status (3)

Country Link
JP (1) JPS56148793A (de)
DE (1) DE3109031A1 (de)
GB (1) GB2072417B (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2420370A1 (de) * 1974-04-26 1975-11-06 Siemens Ag Speicherschaltung mit mnos-elementen
DE2450116B1 (de) * 1974-10-22 1976-01-22 Siemens Ag, 1000 Berlin Und 8000 Muenchen Dynamisches Ein-Transistor-Speicherelement für nichtflüchtige Speicher und Verfahren zu seinem Betrieb

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5721796B2 (de) * 1974-01-29 1982-05-10

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2420370A1 (de) * 1974-04-26 1975-11-06 Siemens Ag Speicherschaltung mit mnos-elementen
DE2450116B1 (de) * 1974-10-22 1976-01-22 Siemens Ag, 1000 Berlin Und 8000 Muenchen Dynamisches Ein-Transistor-Speicherelement für nichtflüchtige Speicher und Verfahren zu seinem Betrieb

Also Published As

Publication number Publication date
GB2072417B (en) 1983-12-14
GB2072417A (en) 1981-09-30
JPS56148793A (en) 1981-11-18

Similar Documents

Publication Publication Date Title
DE3203516C2 (de)
DE3037315C2 (de)
EP0045469B1 (de) Nichtflüchtige, programmierbare integrierte Halbleiterspeicherzelle
DE2838937A1 (de) Rom-speicheranordnung mit feldeffekttransistoren
DE2409472C3 (de) Elektrisch löschbares Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht-FET
DE2632036C2 (de) Integrierte Speicherschaltung mit Feldeffekttransistoren
DE2802141C2 (de) Halbleiteranordnung
DE3131302A1 (de) "nichtfluechtiges statisches speicherelement (ram) mit direktem zugriff"
DE3009719C2 (de)
DE2659296A1 (de) Halbleiterspeichervorrichtung
DE3736387A1 (de) Nicht-fluechtige halbleiterspeichervorrichtung
DE3002493A1 (de) Substratgekoppelte speicherzelle mit einem floating-gate und verfahren zum betrieb dieser zelle
DE2838907A1 (de) Verfahren zum programmieren einer igfet-speicherzelle
DE2311994C3 (de) Latenzbildspeicher
DE3034551A1 (de) Arbeitsspeicher und verfahren zu seinem betreiben
DE2751592C2 (de) Halbleiter-Speicherschaltung
DE3002492C2 (de)
DE2755953A1 (de) Speicher mit beliebigem zugriff mit sperrschichtfeldeffekttransistoren
DE102004047610B4 (de) Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor
DE2614698A1 (de) Halbleiterspeicher
DE2363089A1 (de) Speicherzelle mit feldeffekttransistoren
DE2904812A1 (de) Halbleiteranordnung
DE2818783A1 (de) Datenspeicherzelle
DE2424858A1 (de) Integrierte treiberschaltung
DE19958144A1 (de) Programmierbare Zwischenverbindungszelle zum wahlweisen Verbinden von Schaltkreisknoten in einem integrierten Schaltkreis

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: PRINZ, E., DIPL.-ING. LEISER, G., DIPL.-ING., PAT.

8131 Rejection