DE3039009A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung

Info

Publication number
DE3039009A1
DE3039009A1 DE19803039009 DE3039009A DE3039009A1 DE 3039009 A1 DE3039009 A1 DE 3039009A1 DE 19803039009 DE19803039009 DE 19803039009 DE 3039009 A DE3039009 A DE 3039009A DE 3039009 A1 DE3039009 A1 DE 3039009A1
Authority
DE
Germany
Prior art keywords
zone
foreign atom
zones
impurity
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19803039009
Other languages
English (en)
Other versions
DE3039009C2 (de
Inventor
Masharu Fujidawa Kanagawa Aoyama
Iro Yokohama Kanagawa Ohshima
Seiji Yokohama Kanagawa Yasuda
Toshio Yokosuka Kanagawa Yonezawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3039009A1 publication Critical patent/DE3039009A1/de
Application granted granted Critical
Publication of DE3039009C2 publication Critical patent/DE3039009C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

-A-
TOKYO SHIBAURA DENKI KABUSHIKI KAISHA
KAWASAKI,'JAPAN · - ■
SI-55P&43-3
HALBLEITERVORRICHTUNG UND VERFAHREN ZU IHRER HERSTELLUNG
Die Erfindung betrifft eine Halbleitervorrichtung, insbesondere einen Feldeffekttransistor, und ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung.
•Bei einem bisherigen Sperrschicht-Feldeffekttransistor (J- oder PN-FET) wird ein hoher Spannungswiderstand beispielsweise mit der Konstruktion gemäß Fig. 1 erzielt, bei der eine p-Typ-Sourcezone T 2 und eine p-Typ-Drainzone 13, beide mit höher Fremdatom-Konzentration, in einem n-Typ-Siliziumsubstrat 11 ausgebildet sind. Zwischen Sourcezone 12 und Drainzone 13 ist ein p-Kanalbereich 14 niedriger Konzentration ausgebildet, während im Kanalbereich 14 eine n-Typ-Gatezone 15 hoher Konzentration vorgesehen ist. Die n-Gatezone 15 verhindert dabei eine unmittelbare Berührung zwischen p-Sourcezone 12 und p-Drainzone 13, so daß der Spannungswiderstand
130019/07 0 8
am pn-übergang durch die Konzentration im p-Kanalbereich 14 bestimmt wird.
Bei einem Transistor des vorstehend beschriebenen Aufbaus beinhaltet jedoch der den Spannungswiderstand . bestimmende Faktor neben der Konzentration des Kanalbereichs 14 auch die Form (Krümmung) der Gatezone 15. Wenn die Ubergangstiefe der Gatezone 15 flach ist, wird der Krümmungsradius ■ kleiner, so daß sich das elektrische Feld in diesem Teil konzentriert. Der Spannungswiderstand wird' daher eher durch ^iie Krümmung als durch die Konzentration des Kanalbereichs 14 bestimmt und daher (im genannten Fäll) verschlechtert. Zur Gewährleistung eines hohen Spannungswiderstands bei dieser herkömmlichen Konstruktion ist es nötig, sowohl den Kanalbereich 14 als auch die Gatezone 15 tief auszubilden,um den Krümmungsradius zu vergrößern und die Abstände zwischen'Gatezone T5, Sourcezone 12 und Drainzone 13 zu vergrößern. Bei der Herstellung eines solchen Transistors muß die Hochtemperatur-Diffusion über eine lange Zeitspanne hinweg durchgeführt werden, so daß die gleichzeitige Ausbildung mit anderen integrierten Bipolar-Schaltkreisen unmöglich wird. Zudem können die Elemente nicht kleiner ausgelegt werden, weil zwischen Gatezone 15, Sourcezone 12 und Drainzone 13 große Abstände -eingehalten werden müssen.
Die Erfindung bezweckt nun die Ausschaltung der vorstehend geschilderten Probleme. Aufgabe der Erfindung ist somit insbesondere die Schaffung.einer verbesserten Halbleitervorrichtung und eines Verfahrens zu ihrer Herstellung mit dem Ziel, den Spannungswiderstand zu erhöhen, die Schaltkreiselemente zu verkleinern und die gleichzeitige Ausbildung allgemeiner integrierter Bipolar-Schaltkreise bzw. -Schaltkreiselemente zu ermöglichen.
Diese Aufgabe wird bei einer Halbleitervorrichtung
130019/0708
erfindungsgemäß gelöst durch ein Halbleiter-Substrat eines Leit(ungs)typs, zwei in der Substratoberfläche einander gegenüberstehend und voneinander getrennt ausgebildete Fremdatombereiche bzw. -zonen eines dem Leit(ungs)typs des Substrats entgegengesetzten Leit(üngs)-typs, eine zwischen erster und zweiter Fremdatomzone ausgebildete dritte Fremdatomzone, welche denselben Leit(ungs)typ wie die erste und zweite Fremdatomzoner aber eine niedrigere Fremdatomkon>zentration als diese Zonen besitzt, mindestens eine Isolierzone, die mit geringerer Tiefe als die dritte Fremdatomzone längsden Grenzflächen, zwischen erster bzw. zweiter Fremdatomzone und dritter Fremdatomzone ausgebildet ist, und durch eine vierte Fremdatomzone,eines dem. Leit(ungs)- ! typ der dritten Fremdatomzone entgegengesetzten LeIt-(ungs)typs, die zwischen den beiden Isolierzonen, falls vorhanden, bzw. zwischen der Isolierzone und erster' oder zweiter Freindatomzone, falls nur eine Isolierzöne vorgesehen ist, ausgebildet ist. ■ ■ ■■·? ■
Diese Halbleitervorrichtung kennzeichnet sich auch dadurch, daß ers.te und zweite Fremdatomzone die Sourcezone bzw. ndie Drainzone.eines Feldeffekttransistors bilden und daß die vierte- Fremdatomzone die Gatezone des Feldeffekttransistors ist.
Mit der Erfindung wird auch ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung geschaffen, das dadurch gekennzeichnet ist, daß zwei Fremdatombereiche bzw- -zonen eines dem Leittungs)typ eines■Halbleiter-Substrats entgegengesetzten Leit(ungs)typs einander gegenüberstehend und voneinander getrennt in: der Fläche des Substrats ausgebildet werden., daß zwischen erster= und zweiter Fremdatomzone eine dritte Fremdatomzone desselben Leittyps, wie ihn diese Zonen aufweisen, aber mit niedrigerer Fremdatomkonzentration als bei diesen Zonen ausgebildet wird, daß mindestens eine Isolierzone mit einer geringeren Tiefe als die dritte Fremdatomzone längs der Grenzflächen zwischen erster bzw. zweiter Fremdatomzone und dritter Fremdatom-
130019/070 8
zone ausgebildet wird und daß eine vierte Fremdatomzone eines dem Leit (ungs)typ der dritten Fremdatomzone entgegengesetzten Leit (ungs)typs in der dritten Fremdatomzone mit einer geringeren Tiefe, als sie die Isolierzone(n) aufweist (aufweisen), ausgebildet wird.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert- Es zeigen:
Fig. 1 eine in vergrößertem Maßstab gehaltene Schnittansicht einer bekannten-Halbleitervorrichtung,
Fig. 2 eine Fig. 1 ähnelnde Darstellung einer Halbleitervorrichtung mit Merkmalen nach der Erfindung,
Fig.3A bis 3C in vergrößertem Maßstab gehaltene Schnittansichten, die ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß Fig. 2 veranschaulichen.
Fig. 4 eine in vergrößertem Maßstab gehaltene Schnittansicht eines integrierten Schaltkreises, der die Halbleitervorrichtung nach Fig. 2 sowie einen bipolaren Transistor enthält, und
Fig. 5 eine Fig. 2 ähnelnde Darstellung einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der Erfindung.
Fig. 1 ist eingangs bereits erläutert worden.
Gemäß Fig. 2 sind in der Hauptfläche eines n-Typ-Siliziumsubstrats 21 eine p-Sourcezone 22 und eine p-Drainzone jeweils hoher Fremdatomkonzentration ausgebildet. Zwischen Source- und Drainzone 22 bzw. 23 ist ein p-Kanalbereich niedriger Konzentration und desselben Leit(ungs)typs, wie
130019/0708
ihn diese beiden Zonen aufweisen, angeordnet. An den Grenzflächen des Kanalbereichs 24 mit Source- und Drainzone bzw. 23 sind Isolierzonen 25a und 25b aus SiOp (Siliziumdioxidschichten) vorgesehen. Eine n-Gatezone 26 hoher Konzentration ist an einer von den Isolierzonen 25a und 25b sowie vom Kanalbereich 24 umschlossenen Stelle in der Weise ausgebildet, daß sie Übergänge bzw. Sperrschichten mit den Isolierzonen 25a, 25b und dem Kanalbereich 24 festlegt... Der übergang zwischen der Gatezone 26 und dem Kanalbereich 24, nämlich ein pn-übergang, stellt einen Planarübergang dar. Das elektrische Feld wird somit nicht am pn-übergang tonzentriert, so daß der Spannungswiderstand nicht schlechter wird. Infolgedessen ist es nicht nötig,den Kanalbereich 24 und die Gatezone 26 tief auszubilden oder die Abstände zwischen Gate-, Source- und Drainzone 26, 22 bzw. 23 zu vergrößern. Die Elemente können somit insgesamt kleiner ausgebildet werden.
Im folgenden ist ein Verfahren zur Herstellung der vorstehend beschriebenen Halbleitervorrichtung im einzelnen
erläutert. Nach dem an sich bekannten Ionenimplantationsbzw, -spickverfahren wird gemäß Fig. 3A ein p-Typ-Fremdatom, wie Bor (B), in hoher Konzentration in die eine Hauptfläche des n-Siliziumsubstrats 21 implantiert, um die Source- und die Drainzone 22 bzw. 23 zu formen. Zur Ausbildung des Kanalbereichs 24 wird ein p-Fremdatom,wie Bor (B), nach dem Ionenspickverfahren in niedriger Konzentration zwischen Source- und Drainzone 22 bzw. 23 implantiert. Dabei ist es ausreichend, wenn die übergangstiefe des Kanalbereichs 24, der Sourcezone 22 und der Drainzone 23 der Basistiefe eines allgemeinen bzw. üblichen bipolaren Schaltkreiselements entspricht (2,5 - 3,0 (im) . Auf der Oberfläche des Substrats 21 wird durch chemisches Aufdampfen eine SiO»-Schicht 27 vorgesehen, auf welcher eine Oxidationsschutzschicht 28, etwa aus Si3N4 (Siliziumnitrid), ausgebildet wird. Die den Grenzflächen zwischen Kanalbereich 24 einerseits und Source- und Drainzone 22 bzw. 23 andererseits entsprechenden Teile der Si-^-Schicht 28 werden gemäß
130019/0708
Fig. 3B selektiv freigelegt bzw. abgetragen. Sodann werden unter Heranziehung der SigN.-Schicht 28 als Maske diese Teile der Grenzflächen in einer oxidierenden Atmosphäre unter Druck oxidiert, um die Isolierzonen 25a und 25b auszubilden. Bei
dieser unter Druck erfolgenden Oxidation kann beispielsweise Wasserstoff mit einer Temperatur von 10000C bei einem Druck von 9 bar verbrannt werden, so daß sich die 1,5 μτη dicken Isolierzonen 25a und 25b in etwa 60 min bilden. Da sich die übergan/g.stiefe, der Schichtwiderstand usw. des bereits ausgebildeten Kanalbereichs 24 sowie der geformten Source-{und der Drainzonen 22 bzw. .23 während dieser Oxidation unter Druck nicht verändern, kann die Durchgreifspannung (Vp) des Feldeffekttransistors mit ausgezeichneter Wiederholbarkeit auf eine vorgegebene Größe eingestellt werden. Wenn das Verfahren bei einem allgemeinen bzw. normalen npn-Transistor durchgeführt wird, unterliegen die Kennlinien dieses Elements, wie Stromverstärkungsfaktor (hf ), keinen Abweichungen; sie lassen sich vielmehr auf ausgezeichnete Werte aussteuern. Anschließend werden gemäß Fig. 3C die Si-N.-Schicht 28 abgetragen und der zwischen den Isolierzonen 25a, 25b befindliche Teil der SiO--Schicht 27 freigelegt, worauf ein n-Fremdatom, wie Phosphor (P), in hoher Konzentration durch den freigelegten Teil hindurch eindiffundiert wird, um die Gatezone 26 herzustellen. Als Schutz für die Oberfläche wird durch chemisches Aufdampfen ' eine PSG- bzw. Phosphorsilikatglas-Schicht 29 aufgebracht.
Auf die beschriebene Weise wird ein Sperrs chicht-Feldeffekttransistor mit hohem Spannungswiderstand und kleineren (Schaltkreis-^Elementen erhalten, wobei dieser Feldeffekttransistor auch gleichzeitig mit allgemeinen integrierten Bipolar-Schaltkreisen ausgebildet werden kann. Gemäß Fig. 4 ist beispielsweise ein allgemeiner bipolarer npn-Transistor 33 unter Zwischenfügung eines Isolier-Trennbands oder -bereichs 32 (gleichzeitig) auf einem P-Siliziumsubstrat 31 ausgebildet worden. In diesem Fall ist es möglich, gleichzeitig n-Fremdatome für die Gatezone 26 des Sperrschicht-Feldeffekttransistors und für eine Emitterzone 34
130019/0708
des npn-Transistors 33 einzudiffundieren. Die Sperr-r1 schicht- bzw. Übergangstiefe der Gatezone 26 darf dabei die Tiefe der Isolierzonen 25a und 25b nicht übersteigen.
Obgleich' die Isolierzonen 25a und 25b bei der beschriebenen Ausführungsform vor der Ausbildung der Gatezone 26 ausgebildet werden, können sie wahlweise auch nach der Ausbildung aller anderen Elemente hergestellt werden.
Fig. 5 zeigt einen Feldeffekttransistor gemäß einer anderen Ausführungsform der Erfindung, wobei die den Teilen von Fig. 2 entsprechenden Teile mit denselben Bezugsziffern wie vorher bezeichnet sind. Der Feldeffekttransistor gemäß Fig. 5 entspricht mit Ausnahme der weggelassenen Isolierzöne 25b dem Transistor nach Fig. 2
Beim Feldeffekttransistor gemäß Fig. 5 ist der Spannungswider stand im selben Maße verbessert wie bei der Anordnung nach Fig. 2. Die Konstruktion gemäß Fig. 5 ist vorteilhafter für kleinere Transistoren, weil die Abmessungen des Feldeffekttransistors infolge der Weglassung der Isolierzone 25b um die von letzterer benötigte Fläche verkleinert werden können.
130019/0708
Leerseite

Claims (5)

  1. PATENTANSPRÜCHE
    /i/ Halbleitervorrichtung, gekennzeichnet durch ein Halbleiter-Substrat (21) eines Leit(ungs)typs, zwei in der Substratoberfläche einander gegenüberstehend und voneinander getrennt ausgebildete Fremdatomberetche bzw. -zonen (22,23) eines dem Leit (ungs) typs des Substrats entgegengesetzten Leit (ungs) typs, eine zwischen erster und zweiter Fremdatomzone ausgebildete dritte Fremdatomzone (24), welche denselben Leit(ungs)typ wie die erste und zweite Fremdatomzone, aber eine niedrigere Fremdatomkonzentration als diese Zonen besitzt, mindestens
    130019/0708
    eine Isolierzone {25a, 25b), die mit geringerer Tiefe als die dritte Fremdatomzone längs den Grenzflächen zwischen erster bzw. zweiter Fremdatomzone und dritter Fremdatomzone ausgebildet ist, und durch eine vierte Fremdatomzone (26) eines dem Leit(ungs)typ der dritten Fremdatomzone entgegengesetzten Leit{ungs)typs, die zwischen den beiden Isolierzonen, falls vorhanden, bzw. zwischen der Isolierzone und erster oder zweiter Fremdatomzone, falls nur eine Isolierzone vorgesehen ist, ausgebildet ist.
  2. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß erste und zweite Fremdatomzone die Sourcezone bzw. die Drainzone eines Feldeffekttransistors bilden.·'und daß die vierte Fremdatomzone die Gatezone des Feldeffekttransistors ist.
  3. 3. Verfahren zur Herstellung einer Halbleitervorrichtung,
    nach Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß zwei Fremdatombereiche bzw. -zonen eines dem Leit(ungs)typ eines Halbleiter—Substrats entgegengesetzten Leit(ungs)typs einander gegenüberstehend und voneinander getrennt in der Fläche des Substrats ausgebildet werden, daß zwischen erster und zweiter Fremdatomzone eine dritte Fremdatomzone desselben Leit {ungs) tyos,wie ihn diese Zonen aufweisen, aber mit niedrigerer Fremdatomkonzentration als bei diesen Zonen ausgebildet wird, daß mindestens eine Isolierzone mit einer geringeren Tiefe als die dritte Fremdatomzone längs der Grenzflächen zwischen erster bzw. zweiter Fremdatomzone und dritter Fremdatomzone ausgebildet wird und daß eine vierte Fremdatomzone eines dem Leit(ungs)typ der dritten Fremdatomzone entgegengesetzten Leit(ungs)typs in der dritten Fremdatomzone
    130019/0708
    mit einer geringeren Tiefe, als sie die Isolierzone (n> aufweist (aufweisen), ausgebildet wird,
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß erste und zweite Fremdatomzone die Sourcezone bzw. die Drainzone eines Feldeffekttransistors bilden und daß die vierte Fremdatomzone die Gatezone des Feldeffekttransistors darstellt»
  5. 5. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet,' daß zwischen Sourcezone und Gatezone eine (einzige) Isolierzone ausgebildet ist.
    130019/0708
DE19803039009 1979-10-18 1980-10-15 Sperrschicht-Feldeffekttransistor Expired DE3039009C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13439679A JPS5658259A (en) 1979-10-18 1979-10-18 Semiconductor device and production thereof

Publications (2)

Publication Number Publication Date
DE3039009A1 true DE3039009A1 (de) 1981-05-07
DE3039009C2 DE3039009C2 (de) 1985-12-19

Family

ID=15127414

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803039009 Expired DE3039009C2 (de) 1979-10-18 1980-10-15 Sperrschicht-Feldeffekttransistor

Country Status (3)

Country Link
JP (1) JPS5658259A (de)
DE (1) DE3039009C2 (de)
GB (1) GB2063561B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2586860A1 (fr) * 1985-08-28 1987-03-06 Sgs Microelettronica Spa Dispositif semi-conducteur mos a structure d'isolement perfectionnee et son procede de preparation.
DE3620686C2 (de) * 1986-06-20 1999-07-22 Daimler Chrysler Ag Strukturierter Halbleiterkörper

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2070858B (en) * 1980-03-03 1985-02-06 Raytheon Co Shallow channel field effect transistor
US4523368A (en) * 1980-03-03 1985-06-18 Raytheon Company Semiconductor devices and manufacturing methods
JPH0234938A (ja) * 1988-07-25 1990-02-05 Matsushita Electron Corp 半導体装置
EP2369960B1 (de) 2008-12-12 2018-03-07 Kids II, Inc. Elektromagnetische schaukel
CN103972302A (zh) * 2014-05-26 2014-08-06 电子科技大学 一种jfet器件及其制造方法
CN103972295A (zh) * 2014-05-30 2014-08-06 电子科技大学 一种jfet器件及其制造方法
CN204318176U (zh) 2014-08-08 2015-05-13 儿童二代公司 用于儿童弹跳装置及婴儿支撑装置的控制设备

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5729065B2 (de) * 1973-10-01 1982-06-21
JPS5364480A (en) * 1976-11-22 1978-06-08 Toshiba Corp Field effect semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Patents Abstracts of Japan, Kokai-No. 53-136486 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2586860A1 (fr) * 1985-08-28 1987-03-06 Sgs Microelettronica Spa Dispositif semi-conducteur mos a structure d'isolement perfectionnee et son procede de preparation.
DE3620686C2 (de) * 1986-06-20 1999-07-22 Daimler Chrysler Ag Strukturierter Halbleiterkörper

Also Published As

Publication number Publication date
JPS5658259A (en) 1981-05-21
GB2063561A (en) 1981-06-03
DE3039009C2 (de) 1985-12-19
GB2063561B (en) 1983-10-12

Similar Documents

Publication Publication Date Title
DE2242026A1 (de) Mis-feldeffekttransistor
DE2133184A1 (de) Verfahren zum Herstellen von Halbleiterbauteilen
DE1614852C3 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem NPN-Transistor, einem PNP-Transistor und weiteren Schaltungselementen
DE2704647A1 (de) Widerstand mit gesteuert einstellbarer groesse
DE2422912A1 (de) Integrierter halbleiterkreis
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE1948921A1 (de) Halbleiterbauelement,insbesondere monolithischer integrierter Schaltkreis und Verfahren zu seiner Herstellung
DE3039009A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2643016A1 (de) Verfahren zur herstellung eines integrierten halbleiterkreises
DE2155816A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit mindestens einem Feldeffekttransistor mit isolierter Torelektrode, und durch dieses Verfahren hergestellte Halbleiteranordnung
DE3022122C2 (de)
DE2904480B2 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrem Herstellen
DE2256447A1 (de) Integrierte halbleiteranordnung und verfahren zur herstellung
DE2914636A1 (de) Halbleiterbauelement und verfahren zur herstellung
DE2219696C3 (de) Verfarhen zum Herstellen einer monolithisch integrierten Halbleiteranordnung
DE2247911C2 (de) Monolithisch integrierte Schaltungsanordnung
DE2419817A1 (de) Verfahren zur herstellung bipolarer transistoren
DE2246147B2 (de) Verfahren zur Herstellung integrierter Halbleiteranordnungen
EP0179099B1 (de) Monolithisch integrierte planare halbleiteranordnung und verfahren zu deren herstellung
EP0270703A1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
EP0103653A1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
DE3414772C2 (de)
DE2245368A1 (de) Halbleitertechnisches herstellungsverfahren
DE3129487C2 (de)
DE2657822C2 (de)

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

D2 Grant after examination
8381 Inventor (new situation)

Free format text: OHSHIMA, IIRO, YOKOHAMA, KANAGAWA, JP AOYAMA, MASAHARU, FUJIDAWA, KANAGAWA, JP YASUDA, SEIJI, YOKOHAMA, KANAGAWA, JP YONEZAWA, TOSHIO, YOKOSUKA, KANAGAWA, JP

8364 No opposition during term of opposition
8381 Inventor (new situation)

Free format text: OHSHIMA, JIRO, YOKOHAMA, KANAGAWA, JP AOYAMA, MASAHARU, FUJIDAWA, KANAGAWA, JP YASUDA, SEIJI, YOKOHAMA, KANAGAWA, JP YONEZAWA, TOSHIO, YOKOSUKA, KANAGAWA, JP

8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8339 Ceased/non-payment of the annual fee