DE2739276B2 - Integrierter dynamischer Halbleiterspeicher - Google Patents

Description

rungsbeispiels wird die Erfindung näher erläutert. Es zeigt

F i g. 1 das Schaltbild einer Speichermatrix und

F i g. 2 eine Einzelheit der Speichermatrix der Fig. 1.

Der integrierte dynamische Halbleiterspeicher (Fig. 1) enthält eine Speichermatrix m!i den Speicherelementen 1 und 2. Der eine Anschluß jedes der Speicherelemente 1 und 2 ist an die entsprechende Auswahlschiene 3 in einer Speichermatrixzeile 4 gelebt. In jeder Spalte 5 sind zwei parallele Ziffernschienen 6 und 7 vorhanden, wobei der andere Anschluß des Speicherelementes 1 der Ziffernschiene 6 und der andere Anschluß des Speicherelementes 2 an die Ziffernschiene 7 gelegt sind, somit also längs der Spalte 5 die Elemente 1 und 2 an diese Ziffernschienen 6 und 7 ι > paarweise angeschlossen sind, z. B. alle ungeraden Elementpaare an die Schiene 6 und alle geraden Paare an die Schiene 7.

Jedes Speicherelement 1 und 2 enthält einen Schalttransistor 8 und einen Informationspotential-Speicherkondensator S.

Der Speicher hat für jede Spalte 5 der Speichermatrix einen eigenen Verstärker 10, bei welchem der eine Informationsanschluß an die Ziffernschiene 6 der Spalte 5 und der andere Informationsanschluß an d^e :^r; Ziffernschiene 7 der Spalte 5 gelegt sind.

Sämtliche Auswahlschienen 3 sind an einen Decodierer 11 der Matrixzeilen 4 angeschlossen.

Sämtliche Ziffernschienen 6 und 7 sind über Auswahlschalter 12 der Spalten 5, die durch einen i< > Decodierer 13 der Speichermatrixspalten 5 gesteuer*. werden, an die Ein- und Ausgabeschienen 14 für die Zifferninformation angeschlossen. Jeder Auswahlschalter der Matrixspalten 5 enthält zwei Transistoren 15 und 16.

Die Ein- und Ausgabeschienen 14 sind an die Anschlüsse der Ein- und Ausgabeeinheit 17 für die Zifferninformation gelegt. Es ist ein Aiisführungsbeispiel möglich, bei dem die Einheit 17 nur mit einer der Zahlenschienen 6 und 7 der Spalte 5 verbunden sein "> kann. Hierbei ist nur eine Schiene 14 erforderlich, während jeder Auswahlschalter 12 der Spalte 5 einen der Transistoren 15 und 16 enthält.

Die Steuereinheit 18 ist mit ihren Ausgängen an die Steuereingänge des Decodierers 11 der Speichermatrixzeilen 4, des Decodierers 13 der Speichermatrixspalten 5, der Differentialverstärker 10 und der Ein- und Ausgabeeinheit 17 gelegt. Es ist ein Ausführungibeispiel möglich, bei dem die Elemente 1 und 2 der verschiedenen Gruppen an jede Schiene 6 und 7 längs ^r>n der Spalte 5 abwechselnd angeschlossen werden, z. B. alle ungeraden Elemente an die Schiene 6 und alle geraden Elemente an die Schiene 7 (s. F i g. 2 und 3).

Die Differentialverstärker 10 der Spalten kön.ien im allgemeinen an einer beliebigen Steiie der Spalte v> angeordnet sein.

So ist z. B. in Fig. 2 die Anordnung der Verstärker abwechselnd an verschiedenen Enden de^r Spalten dargestellt.

Der Speicher ist nach der n-kanaliger. MOS-Technologie mit zwei Niveaus des Polykristallinsiliziums ausgeführt, wobei die Auswahlschienen 3 aus Polykristallinsilizium des zweiten Niveaus und die Ziffernschienen 6 und 7 aus Aluminium hergestellt sind.

Der integrierte dynamische Halbleiterspeicher funktioniert wie folgt.

Vor dem nächstfolgenden Speicherzugriff liegt an allen Ausgängen der Decodierer 11 und 13 ein Nullpotential an, so daß die Transistoren 8 der Speicherelemente 1 und 2 und die Transistoren 15 und 16 der Auswahlschalter 12 der Spalten 5 gesperrt sind. Die Potentiale an den Ziffernschienen 6 und 7 sämtlicher Spalten 5 der Speichermatrix sind untereinander gleich und haben einen Wert, der in der Mitte zwischen O-Niveau und dem L-Niveau liegt.

Bei einem Speicherzugriff im Lesebetrieb werden die Schalttransistoren 8 der Speicherelemente 1 und 2 der gewählten Zeile geöffnet, und zwischen den Zahlenschienen 6 und 7 der Spalten 5 stellen sich Informationspotentialdifferenzen ein.

Auf ein Signal von der Steuereinheit 18 werden die Differentialverstärker 10 der Spalten 5 in den aktiven Zustand gebracht und dann in einen der stabilen Zustände, die durch das Vorzeichen der Informationspotentialdifferenz zwischen den Ziffernschienen 6 und 7 bestimmt werden, eingestellt.

Da die Ziffernschienen 6 und 7, die Zweige des Differentialverstärkers 10 sind, in einer minimalen Entfernung voneinander liegen, sind deren parasitäre elektrische Kapazitäten identisch und die Bedingungen für die Einwirkung von Störungen auf die Schienen 6 und 7 gleich.

Hierbei wird stark die parasitäre Potentialdifferenz zwischen den Zweigen des Differentialverstärkers 10 vermindert, was seine Empfindlichkeit gegen die Informationspotentialditferenz erhöht.

Das vom Differentialverstärker 10 verstärkte Signal wird auf ein Signal vom Decodierer 13 der Spalten 5 über die Transistoren 15 und 16 des Schalters 12 der gewählten Spalte 5 und die Schienen 14 auf die Eingänge der Ein- und Ausgabeeinheit 17 gegeben.

Bei dem erfindungsgemäßen integrierten dynamischen Halbleiterspeicher ist die Möglichkeit gegeber,, die Informationspotentiale und somit die Abmessungen der Speicherkondensatoren 9 für diese Potentiale zu vermindern, d. h. die Fläche der Speicherelemente 1 und 2 zu reduzieren.

Dieser Vorteil kann sowohl zur Erhöhung der Zahl der Speicherelemente 1 und 2 als auch zur Verminderung der Abmessungen der Speichermatrix benutzt werden, was ir, beiden Fällen zur Senkung Jer Kosten eines Informationsbits führt.

Die Empfindiichkeitserhöhung ermöglicht es außerdem, den Arbeitstemperaturbereich zu erweitern und die Zuverlässigkeit des integrierten dynamischen Halbleiterspeichers zu erhöhen.

Hierzu 2 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Integrierter dynamischer Halbleiterspeicher, der eine Matrix mit Speicherelementen, bei jedem von welchen der eine Anschluß mit der entsprechenden Auswahlschiene für die Matrixzeile verbunden ist, während der andere Anschluß der Speicherelemente an die entsprechende Ziffernschiene für die Matrixspalte angeschlossen ist, Differentialverstärker für jede Matrixspalte, an deren Anschlüsse die Ziffernschienen einer Spalte angeschlossen sind, wobei sämtliche Auswahlschienen der Speichermatrix an den Matrixzeilendecodierer gelegt sind, während die Ziffernscliienen der Matrix über Spaltenauswahlschalter, die durch den Spaltendecodierer gesteuert werden, elektrisch mit den an die Ein- und Ausgabeeinheit gelegten Ein- und Ausgabeschienen verbunden sind, und eine Steuereinheit enthält, deren Ausgänge mit den Steuereingängen jeweils der Spaltendifferentialverstärker, der Zeilen- und Spaltendecodierer und der Ein- und Ausgabeeinheit verbunden sind, dadurch gekennzeichnet, daß die zwei Ziffernschienen (6, 7) jeder Spalte (5), die an einen Differentialverstärker (13) angeschlossen sind, parallel zueinander verlaufend ausgebildet sind, so daß jede von ihnen sich mit allen Auswahlschienen (3) der Speichermatrix kreuzt, und daß die Speicherelemente (1, 2) an den Kreuzungspunkten der Auswahlschienen (3) einzeln abwechselnd (Fig. 2) bzw. paarweise abwechselnd (Fig. 1) mit der einen (6) und der anderen (7) der beiden Ziffernschienen, die eine Spalte (5) bilden, ausgeführt sind.

   Die Erfindung bezieht sich allgemein auf integrierte Schaltungen auf der Grundlage vcn MOS-Strukturen (Metall-Oxyd-Halbleiter) und betrifft insbesondere einen integrierten dynamischen Halbleiterspeicher, der als Informationsspeichermittel in Einrichtungen und Systemen der Rechentechnik und Automatik verwendet werden kann.

   Es ist ein integrierter dynamischer Halbleiterspeicher bekannt, der eine Speichermatrix mit Speicherelementen, bei jedem von welchen der eine Anschluß mit der entsprechenden Auswahlschicne in der Matrixzeile und der andere Anschluß mit der entsprechenden Ziffernschiene in der Matrixspalte verbunden sind, enthält. In jeder Matrixspalte ist ein eigener Differentialverstärker enthalten, dessen Signalausgänge an die Ziffernschiene der Matrixspalte angeschlossen sind, wobei sämtliche Auswahlschienen der Speichermatrix an einen Matrixzeilendecodierer angeschlossen sind, während sämtliche Ziffernschienen der Speichermatrix über Spaltenauswahlschalter, die von dem Matrixspaltendecodierer gesteuert werden, elektrisch mit den Ein- und Ausgabeschienen, die an die Ein- und Ausgabeeinheit gelegt sind, verbunden sind. Die Ausgänge der Steuerschaltung des Speichers stehen jeweils mit den Steuereingängen der Spaltendifferentialverstärker, den Zeilen- und Spaltendecodierern und der Ein- und Ausgabeeinheit in Verbindung. Zwischen zwei Matrixspaltenziffernschienen befindet sich in der Mitte ein Abschnitt, der diese Spalten in zwei gleiche Teile einteilt, zwischen welchen ein entsprechender Lesedifferentialverstärker liegt, bei dem jeder Signalausgang

   an die entsprechende Ziffernschiene gelegt ist. Jedes Speicherelement besteht aus einem Schalttransistor und einem Informationspotentialspeicherkondensator, die auf der Grundlage von MOS-Strukturen ausgeführt sind (s. beispielsweise die sowjetische Zeitschrift »Elektronika«Nr. 19,1973, S. 43-51).

   Die Anmeldung geht somit aus von einem integrierten dynamischen Halbleiterspeicher, der eine Matrix mit Speicherelementen, bei jedem von welchen der eine Anschluß mit der entsprechenden Auswahlschiene für die Matrixzeile verbunden ist, während der andere Anschluß der Speicherelemente an die entsprechende Ziffernschiene für die Matrixspalte angeschlossen ist, Differentialverstärker für jede Matrixspalte, an deren Anschlüsse die Ziffernschienen einer Spalte angeschlossen sind, wobei sämtliche Auswahlschienen der Speichermatrix an den Matrixzeilendecodierer gelegt sind, während die Ziffernschienen der Matrix über Spaltenauswahlschalter, die durch den Spaltendecodierer gesteuert werden, elektrisch mit den an die Ein- und Ausgabeeinheit gelegten Ein- und Ausgabeschienen verbunden sind, und eine Steuereinheit, deren Ausgänge mit den Steuereingängen jeweils der Spaltendifferentialverstärker, der Zeilen- und Spaltendecodierer und der Ein- und Ausgabeeinheit verbunden sind, enthält.

   Die Teile der Spaltenziffernschiene befinden sich zu beiden Seiten vom Differentialverstärker in einem beträchtlichen Abstand, bei dem es unter Berücksichtigung der Inhomogenität der elektrophysikalischen Parameter der Halbleiterstruktur, sowie der Besonderheiten der Herstellungstechnologie der MOS-Strukturen schwierig ist, eine gute Identität der Parameter (der parasitären elektrischen Kapazitäten) der Ziffernschienen, die die Spalten des Materials bilden und die Zweige des Differentialverstärkers sind, zu erhalten.

   Während der Einführung des Differentialverstärkers in den aktiven Zustand !ritt ein Übergangsvorgang auf, der von einer Änderung der Potentiale in den Zweigen des Differentialverstärkers begleitet wird.

   Sind die parasitären Kapazitäten der Teile der Ziffernschiene der Spalte verschieden, so ist auch die erwähnte Änderung der Potentiale in den Zweigen des Differentialverstärkers nicht gleich, was zur Entstehung einer parasitären Potentialdifferenz und somit zur Verschlechterung der Empfindlichkeit des Differentialverstärkers gegen Informationspotentialdifferenzen in seinen Zweigen führt.

   Außerdem führen zu einer Verschlechterung der Empfindlichkeit die verschiedenen Bedingungen für die Einwirkung der Störungen auf die voneinander entfernten Ziffernschienen, die /u einer Spalte gehören.

   Der Erfindung liegt die Aufgabe zugrunde, einen integrierten dynamischen Halbleiterspeicher zu schaffen, dessen konstruktive Ausführung und schaltungsmäßige Lösung der Speichermatrix es gestatten, identische Parameter der Differentialverstärkerzweige und gleiche Bedingungen für die Einwirkung der Störungen auf die Zweige jedes Differentialverstärkers zu sichern, wodurch es möglich ist, die Empfindlichkeit der erwähnten Verstärker gegen Potentialinformationsdifferenzen zu erhöhen.

   Diese Aufgabe wird bei dem gittungsgemäßen Halbleiterspeicher erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 beschriebenen Maßnahmen gelöst.

   Eine bevorzugte Weiterbildung der Erfindung ist Gegenstand des Patentanspruchs 2.

   Anhand des in der Zeichnung dargestellten Ausfüh-