DE2632448A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung

Info

Publication number
DE2632448A1
DE2632448A1 DE19762632448 DE2632448A DE2632448A1 DE 2632448 A1 DE2632448 A1 DE 2632448A1 DE 19762632448 DE19762632448 DE 19762632448 DE 2632448 A DE2632448 A DE 2632448A DE 2632448 A1 DE2632448 A1 DE 2632448A1
Authority
DE
Germany
Prior art keywords
transistor
protective layer
semiconductor substrate
current
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19762632448
Other languages
English (en)
Other versions
DE2632448B2 (de
Inventor
Kazuo Satou
Mitsuhiko Ueno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP50088066A external-priority patent/JPS5211876A/ja
Priority claimed from JP50088065A external-priority patent/JPS6048912B2/ja
Priority claimed from JP50088064A external-priority patent/JPS5211874A/ja
Priority claimed from JP50087395A external-priority patent/JPS6031108B2/ja
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE2632448A1 publication Critical patent/DE2632448A1/de
Publication of DE2632448B2 publication Critical patent/DE2632448B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

TOKYO SHIBAURA ELECTRIC CO., LTD.
72 Horikawa-cho, Saiwai-ku,
Kawasaki-shi
JAPAN
I 9. JuIi m
HALBLEITERVORRICHTUNG UND VERFAHREN ZU IHRER
HERSTELLUNG
Die Erfindung betrifft eine Halbleitervorrichtung, insbesondere eine komplementäre MOSFET-Vorrichtung, im folgenden als CMOS-Vorrichtung bezeichnet, bei welcher die Erzeugung eines abnormalen Stroms durch parasitäre bipolare Transistoren verhindert wird, sowie ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung.
Es sind bereits verschiedene durch CMOS-Vorrichtungen gebildete Schaltkreise bekannt. Ein typisches Beispiel hierfür ist eine CMOS-Umsetzerschaltung, die bekanntlich durch einen p-Kanal-MOS-Transistor und einen n-Kanal-MOS-Transistor gebildet wird. » Die Schwellenwertspannung des einen dieser MOS-Transistoren besitzt dabei gegenüber dem anderen MOS-Transistor die entgegengesetzte Charakteristik bzw. Kennlinie. Aus diesem Grund wird im allgemeinen in Abhängigkeit von einer Eingangsinformation nur einer der beiden MOS-Transistoren durchgeschaltet, so daß mit Ausnahme der Übergangsperiode des Eingangsinformationsimpulses kein Strom zwischen den Stromversorgungen oder -klemmen der .CMOS-Umsetzerschaltung fließt. Infolgedessen wird, außer während der Übergangsperiode des Impulses, kein Arbeitsstrom verbraucht, und die beiden MOS-Transistoren werden jeweils nur kurzzeitig durchgeschaltet, so daß nur ein kurzzeitiger
60 98 8 3/099k
Übergangsstrom hervorgerufen wird, ein Streustrbm am pn-übergang auftritt und ein Strom infolge von Aufladung oder Entladung eines Speicherkondensators an der Ausgangsklemme der CMOS-Umsetzerschaltung fließt.
Bei der plötzlichen oder impulsförmigen Anlegung eines Störsignals an Ausgang oder Eingang einer solchen CMOS-Schaltung fließt jedoch ein abnormal hoher Gleichstrom von dem Mehrfachen von 10 mA bis zu mehreren hundert inA zwischen Plus- und Minusstromklemme der CMOS-Schaltung. Auch nach Beseitigung des Störsignals kann das regelmäßige Fließen eines solchen abnormalen Stroms beobachtet werden. Dieser regelmäßige, abnormal große Stromfluß führt zeitweilig zu einem Durchschmelzen und somit zu einer Unterbrechung des Anschlußes der CMOS-Schaltung. Der dem Störsignal entsprechende Impuls besitzt beide Polaritäten, nämlich positiv und negativ, und er bewirkt die Entstehung eines abnormalen Stroms. Zur Beseitigung dieses abnormalen Stroms ist es erforderlich, entweder die Stromversorgungsspannung unter einen bestimmten Wert zu vermindern oder die CMOS-Schaltung von der Stromversorgung zu trennen.
Aufgabe der Erfindung ist damit die Schaffung einer CMOS-Vorrichtung, bei welcher die Entstehung eines abnormal großen Stroms durch Störimpulse und somit auch ein solcher Stromfluß verhindert wird.
Bei dieser CMOS-Vorrichtung soll außerdem der Schaltungsanschluß auch beim Anliegen eines Störimpulses stets vor einem Durchschmelzen und einer Unterbrechung geschützt sein.
Weiterhin soll diese CMOS-Vorrichtung auch beim Anliegen eines impulsforimigen Störsignals mit niedrigem Stromverbrauch weiterarbeiten.
609883/0994
» "3 —
Diese Aufgabe wird durch eine Halbleitervorrichtung gelöst, die ein Halbleitersubstrat des einen Leittyps, eine "im Substrat ausgebildete Senken- oder Schutzschicht (well layer) des entgegengesetzten Leittyps, einen im Halbleitersubstrat ausgebildeten MOS-Transistor des einen Kanaltyps und einen in der Schutzschicht ausgebildeten MOS-Transistor des entgegengesetzten Kanaltyps aufweist, wobei ein parasitärer Quertransistor, dessen Emitter-, Basis- und Kollektorbereiche durch den Source-Elektrodenbereich des MOS-Transistors des einen Kanaltyps, das Halbleitersubstrat bzw. die Schutzschicht gebildet sind, sowie ein parasitärer Vertikaltransistor vorgesehen sind, dessen Emitter-, Basis- und Kollektorbereiche durch den Source-Elektrodenbereich des MOS-Transistors des entgegengesetzten Kanaltyps, die Schutzschicht und das Halbleitersubstrat gebildet sind, so daß eine CMOS-Vorrichtung gebildet wird, bei welcher das Produkt aus dem Stromverstärkungsfaktor P2 ^es Vertikaltransistors kleiner ist als 1.
Außerdem wird mit der Erfindung ein Verfahren zur Herstellung einer CMOS-Vorrichtung geschaffen, das dadurch gekennzeichnet
daß
ist/ ein Halbleitersubstrat des einen Leittyps gebildet wird, daß durch Diffusion eine Schutzschicht (well layer) des entgegengesetzten Leittyps im Halbleitersubstrat ausgebildet wird, daß in letzterem ein MOS-Transistor des einen Kanaltyps ausgebildet wird, daß in der Schutzschicht ein weiterer MOS-Transistor des entgegengesetzten Kanaltyps vorgesehen wird und daß das Produkt aus dem Stromverstärkungsfaktor ß- eines parasitären Quertransistors, dessen Emitter-, Basis- und Kollektorbereiche durch den Source-Elektrodenbereich des MOS-Transistors des einen Kanaltyps, das Halbleitersubstrat bzw. die Schutzschicht gebildet werden, und dem Stromverstärkungsfaktor ß- eines parasitären Vertikaltransistors, dessen Emitter-, Basis- und Kollektorbereiche durch den Source-Elektrodenbereich des MOS-Transistors des entgegengesetzten Kanaltyps, die Schutzschicht
809883/0994
und das Halbleitersubstrat gebildet werden, auf kleiner als 1 eingestellt wird.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Schaltbild eines durch CMOS-Elernente gebildeten Umsetzers,
Fig. 2 eine schematische Schnitt-Seitenansicht einer Ausführungsform der Halbleitervorrichtung zur Erläuterung der Erfindung,
Figl 3 ein Aquivalentschaltbild für eine Thyristorschaltung in Form einer CMOS-HalbleiterSchaltungsvorrichtung,
eine graphische Darstellung der Abhängigkeit des Stromverstärkungsfaktors eines Quertransistors mit n-Substrat als Basis von seiner Basisbreite,
Fig'- 5 eine graphische Darstellung der Abhängigkeit des Strom-Verstärkungsfaktors eines Vertikaltransistors mit p-Schutzschicht als Basis von seiner Basisbreite,
Figl 6 eine graphische Darstellung der Abhängigkeit des Bereichs, in welchem ein Einklinken (latch up) erfolgt, von den Basisbreiten eines parasitären Quertransistors und eines parasitären Vertikaltransistors,
Fig. 7 einen Querschnitt durch eine Ausführungsform der Halbleitervorrichtung gemäß der Erfindung, die eine auf der Rückseite des Substrats angeordnete Goldschicht aufweist, und
zwischen
Fig. 8 eine graphische Darstellung der Beziehung/dem Verstärkungsfaktor und der Golddotierung im Halbleitersubstrat. 609883/09su
Die in Fig. 1 veranschaulichte CMOS-Umsetzerschaltung besteht aus einem p-Kanal-MOS-Transistor Q1 und einem n-Kanal-MOS-Transistor Q2 · Die Source-Elektrode des MOS-Transistors Q1 ist an eine positive bzw. Plus-Stromklemme VDD angeschlossen, während seine Drain-Elektrode gemeinsam mit der Drain-Elektrode des MOS-Transistors Qp mit der Ausgangsklemme verbunden ist. Die Source-Elektrode des MOS-Transistors Q2 ist mit der negativen bzw. Minus-Stromklemme Voc verbunden. Die Gate-Elektroden der MOS-Transistoren Q1 und Q2 sind miteinander gekoppelt, so daß sie die Eingangskiemme der CMOS-Umsetzerschaltung bilden.
Fig. 2 veranschaulicht eine Ausführungsform der erfindungsgemäßen Halbleitervorrichtung, bei welcher die CMOS-Umsetzerschaltung gemäß Fig. 1 in einer Halbleiterscheibe ausgebildet ist. Die Ausführungsform gemäß Fig. 1 verwendet ein n-Siliziumsubstrat 1 mit einem n-Fremdatom, z.B. Phosphor, das in einer Konzentration von etwa 1 χ 10 Atome/cm eindotiert ist. Von der Oberfläche des n-Siliziumsubstrats 1 aus ist ein p-Fremdatom, z.B.
1 fi 3
Bor, in einer Konzentration von etwa 2 χ 10 Atome/cm in einen Teil des Substrats 1 eindiffundiert, wodurch eine p-Schutzschicht (well layer) 2 gebildet wird.
19 Weiterhin ist Bor in einer Konzentration von etwa 10 Atome/cm in das n-Substrat 1, die p-Schutzschicht 2 und die Übergangs- bzw. Sperrschichtränder zwischen Substrat 1 und Schutzschicht 2 eindiffundiert, wodurch im Substrat 1 gleichzeitig ein P -Source-Elektrodenbereich 3 und ein P -Drain-Elektrodenbereich 4 gebildet werden, die einen p-MOS-Transistor Q1, einen Kopplungs-· bereich^^P -Leittyp in der p-Schutzschicht sowie P Schutzringe 5 in den Übergangsrändern zwischen n-Substrat 1 und p-Schutzschicht 2 bilden. Ebenso ist
20 Phosphor in einer Konzentration von etwa 10 Atome/cm in die p-Schutzschicht 2 und das η-Substrat i eindiffundiert,
609883/0994
so daß gleichzeitig ein N -Source-Elektrodenbereich 7 und ein N -Drain-Elektrodenbereich 8 ausgebildet werden, die einen η-Kanal MOS-Transistor Q2 in der Schutzschicht 2 und einen Kopplungsbereich 9 vom N -Leittyp im n-Substrat 1 darstellen. Bei dieser Konstruktion wird auf der Gesamtoberfläche des Substrats 1 eine Feld-Siliziumoxydschicht ausgebildet.
Zur Ausbildung der Gate-Elektrodenbereiche der MOS-Transitoren Q^ und Q2 wird anschließend das Substrat 1 einer Photoätzung unterworfen, durch die Löcher im Feldoxydfilm 10 ausgebildet werden. An den Böden dieser Löcher werden Gate-Oxydfilme 11 und 12 mit einer Dicke von 1500 £ durch Oxydieren der Löcher bei hoher Temperatur ausgebildet. Zur Herstellung der Schaltkreisverbindung gemäß Fig. 1 werden sodann Kontaktbohrungen vorbestimmter Größe im Siliziumoxydfilm 10 ausgeführt, und eine leitfähige Schicht /z.B. Aluminium wird auf die Gesamtfläche des Substrats 1 aufgedampft. Die leitfähige Schicht wird sodann nach einem vorbestimmten Muster geschnitten, so
daß der P -Typ-Drain-Elektrodenbereich 4 und der N -Drain-Elektrodenbereich 8 miteinander verbunden und die Gate-Bereiche (bzw. Oxydfilme) 11 und 12 zusammengeschaltet werden. Die Drain-Elektrodenbereiche 4 und 8 bilden dabei eine Ausgangsklemme, während die Gate-Elektrodenbereiche 11 und 12 eine Eingangsklemme bilden. Gleichzeitig werden der leitfähige P -Kopplungsbereich 6 und der leitfähige N -Kopplungsbereich 9 mit der negativen Stromversorgung Vcc (Masse) bzw. mit der positiven Stromversorgung V
üb L)D
verbunden. Erforderlichenfalls kann weiterhin durch chemisches epitaxiales Aufwachsen eine Siliziumoxydschicht mit Ausnahme der gewünschten Abschnitte auf der Gesamtoberfläche der leitfähigen Aluminiumschicht ausgebildet werden, um letztere zu schützen und die Zuverlässigkeit der Halbleitervorrichtung zu verbessern. Obgleich in Fig. 2 nicht dargestellt, kann zwischen den MOS-Transistoren Q1 und Q2 ein Sperrelement ( stopper) vorgesehen werden.
609883/0994
Wenn ein impulsförmiges Störsignal an Ausgang oder Eingang der auf vorstehend beschriebene Weise ausgebildeten"und als CMOS-Umsetzerschaltung wirkenden Halbleitervorrichtung angelegt wird, fließt ein abnormaler Strom von 10 bis 100 mA. Erfindungsgemäß wurde diese Erscheinung genau beobachtet und untersucht. Diese Untersuchungen führten zu dem Ergebnis, daß bei Anlegung eines Störstromimpulses an die Halbleitervorrichtung in dieser ein spezieller Thyristorkreis gebildet wird, wie er in Fig. 2 durch die gestrichelten Linien dargestellt ist. Genauer gesagt, werden dabei vier Arten von parasitären bipolaren Transistoren im Halbleitersubstrat 1 gebildet. Dabei bildet sich speziell in Richtung parallel zur Oberfläche des Substrats ein pnp-Quertransistor Tr1, dessen Emitter, Basis und Kollektor der Source-Bereich 3 des p-MOS-Transistors Q , das n-Halbleitersubstrat 1 bzw. die p-Schutzschicht 2 darstellen. Senkrecht zur Oberfläche des Substrats 1 bildet sich ein npn-Vertikal-Transistor Tr0, dessen Emitter, Basis und Kollektor durch den N -Sourcebereich 7 des η-MOS-Transistors Q2, die p-Schutzschicht 2 bzw. das n-Halbleitersubstrat 1 gebildet werden. Ebenso entsteht parallel zur Oberfläche des Substrats 1 ein pnp-Quertransistor Tr^, dessen Emitter, Basis und Kollektor aus dem P -Drainbereich 4 des p-Kanal-MOS-Transistors Q1, dem n-Halbleitersubstrat 1 bzw. der p-Schutzschicht 2 bestehen. Schließlich bildet sich senkrecht zur Oberfläche des Substrats 1 ein npn-Vertikal-Transistor Tr4, dessen Emitter, Basis und Kollektor durch den N -Drainbereich 8 des η-MOS-Transistors Q2, die p-Schutzschicht 2 bzw. das η-HalbleiterSubstrats 1 gebildet werden.
Bei der Halbleitervorrichtung gemäß Fig. 2 werden die Kollektoren der Quertransistoren Tr1 und Tr3 sowie die Basen der Vertikaltransistoren Tr- und Tr4 gemeinsam durch die p-Schutzschicht 2 gebildet. Diese Elektroden sind daher jeweils miteinander und mit der negativen Stromversorgung Voe (Masse) verbunden, und zwar über einen Widerstand
+
Rp , -, sowie den leitfähigen P -Kopplungsbereich 6, die
609883/0994
beide in der p-Schutzschicht 2 ausgebildet sind. Andererseits werden die Basen der Quertransistoren Tr1 und Trsowie die Kollektoren der Vertikal-Transistoren Tr2 und
, gemeinsam vom Halbleitersubstrat 1 gebildet. Diese Elektroden sind daher zusammengeschaltet und an die positive Stromversorgung Vn angeschlossen, und zwar über einen Widerstand Rn , sowie den leitfähigen N -Kopplungsbereich 9, die beide im Halbleitersubstrat 1 festgelegt sind. Weiterhin sind die Emitter der Transistoren Tr-, und Tr. mit der Ausgangsklemme AUSGANG und die Emitter der Transistoren Tr1 und Tr- mit der positiven Stromversorgung VDD bzw. der negativen Stromversorgung V55 verbunden.
Aufgrund der beschriebenen Verbindung der Quer- und Vertikaltransistoren läßt sich der in der CMOS-Schaltungsvorrichtung gemäß Fig. 2, wie durch die gestrichelten Linien in Fig. angedeutet, gebildete Thyristorkreis durch das Äquivalent-Schaltbild gemäß Fig. 3 darstellen. Anhand von Fig. 3 ist im folgenden die Arbeitsweise des in der CMOS-Schaltung gemäß Fig. 2 gebildeten Thyristors erläutert. In den folgenden Ausführungen bedeuten "<x " einen Stromvefstärkungsfaktor, d.h. ein bei bipolaren Transistoren allgemein zur Angabe des Verhältnisses von Kollektorstrom zu Emitterstrom verwendeter Ausdruck, "ß" einen Stromverstärkungsfaktor, d.h. das Verhältnis des Kollektorstroms zum Basisstrom (ß=^p^-) , und "I" den Strom bzw. die Stromstärke. Die als Zusätze verwendeten Buchstaben "e", "b" und "c" beziehen sich auf Emitter, Basis bzw.Kollektor. Außerdem dienen angehängte Ziffern zur Bezeichnung der betreffenden Transistoren. Weiterhin ist mit dem Buchstaben "r" der Innen- bzw. Eigenwiderstand jedes Transistors bezeichnet.
Wenn gemäß Fig. 3, wie durch den ausgezogenen Pfeil angedeutet, ein positiver Störstromimpuls I. an die Ausgangsklemme angelegt wird, fließt im Kollektor des Transistors Tr3 ein Strom entsprechend <*--> χ I. . Dieser Strom cc, χ Ι, fließt sodann
3 in ο in
609883/0994
über den als Bypass wirkenden Widerstand R^ nder P" Schutzschicht 2. Wenn die Spannung über diesen Widerstand die Schwellenwertspannung V, 9 zwischen Basis und Emitter des Transistors Tr9 übersteigt, schaltet der Transistor Tr9 durch/ so daß der Basisstrom I, _ über seine Basis fließt.
dZ
Der Widerstand R Pwell in der p-Schutzschicht ist wesentlich größer als der Eigenwiderstand rbe2 zwischen Basis und Emitter des Transistors Tr9. Aus diesem Grund fließt der Kollektorstrom qLo χ I· des Ransistors Tr3 kaum über den Widerstand R well· Folglich ist des Basisstrom I, 2 des Transistors Tr9 nahezu gleich dem Kollektorstrom 0L3 x I. des Transistors Tr3, nämlich
2 ^3In Pwell rbe2) 1C2 = ^b2 = P2^S1In
Wenn der Kollektorstrom I „ des Transistors Trn als Treiber-
c2 2
strom wirkt und die Spannung an beiden Klemmen des Widerstands Rn , des Substrats auf die Schwellenwertspannung V, .. zwischen Basis und Emitter des Transistors Tr1 ansteigt, wird auf ähnliche Weise der Transistor Tr1 durchgeschaltet. Infolgedessen fließt ein Basisstrom I. Λ über die Basis des Transistors Tr1.
Dl
Der Basisstrom I, - ist nahezu gleich dem Kollektorstrom des Transistors Tr9, da der Widerstand von Rn , erheblich größer ist als der Eigenwiderstand rbe1 zwischen Basis und Emitter des Transistors Tr1, d.h.
Jb1 - 1C2 (RNsub»rbe1) '·· {3)
1Cl ~ P^bI = ^3I1C2= ^1ß 2 ^M (4)
3 m
Wenn die MOS-Transistoren Tr und TR durchschalten, fließt der Strom zwischen positiver Stromversorgung V D und Masse über diese Transistoren Tr und Tr9. Mit anderen Worten: Wenn ein Störimpuls an die CMOS-Umsetzerschaltung angelegt wird> fließt ein abnormaler Strom zwischen der positiven Stromquelle Vnn und Masse über das Halbleitersubstrat 1 sowie die p-Schutzschicht 2.
609883/0994
Zur Aufrechterhaltung eines Stromflußes zwischen positiver Stromversorgung VDD und Masse auch nach Beendigung der Anlegung des Störsignals ist es erforderlich, daß die durch die Transistoren Tr-. und Tr2 gebildete Schleifenschaltung bzw. Schaltungsschleife eine (positive) Rückkopplung durchführt. Dies wird nur dann erreicht, wenn der Basisstrom I. 2 des Transistors Tr37 der bei Anlegung des Störimpulses zuerst durchgeschaltet wird, gleich groß oder kleiner gemacht wird als der Kollektorstrom I 1 des Transistors Tr1, der nach dem Transistor Tr2 durchschaltet. Dies bedeutet:
ha- T=i
Hieraus folgt
Xb2 =et3Iin =
Daher gilt:
T i P1P2 (6)
Aus Formel (6) ist ersichtlich, daß dann, wenn das Produkt aus den Stromverstärkungsfaktoren ß.. und ßo der Transistoren Tr1 und Tr„ gleichgroß oder größer ist als 1, ein abnormaler Strom weiterhin zwischen positiver Stromversorgung VDn und Masse der CMOS-Umsetzerschaltung fließt.
Solange das Produkt aus ß.. und ß größer ist als 1, wird in der die Transistoren Tr1 und Tr0 einschließenden Schleifenschaltung der Basisstrom I, 2 in einer spezifischen zyklischen Periode größer als der Basisstrom I, 2 im vorhergehenden Zyklus. Je öfter der Strom daher zyklisch bzw. periodisch in der Schleifenschaltung fließt, um so größer wird der Strom zwischen Stromversorgung V und Masse. Der Strom erhöht sich jedoch nicht unbegrenzt. Der Stromverstärkungsfaktor ß eines Transistors ist nämlich eine Funktion des Stroms, und sein Wert vergrößert sich mit dem Strom. Er wird jedoch wieder kleiner, sobald er einen Höchstwert ß max. erreicht hat. Aus diesem Grund wird
der abnormale Stromfluß zwischen positiver Stromversorgung
609883/0994
VDD und Masse der CMOS'-Umsetzerschaltung schließlich auf einem bestimmten Punkt bzw. Wert gehalten, d.h. auf einem Gleichgewichts- bzw. Abgleichpunkt zwischen der durch die Schleifenschaltung bewirkten Stromerhöhung und der durch die Reduzierung des Stromverstarkungsfaktors hervorgerufenen Verkleinerung der Stromstärke. Normalerweise er reicht nämlich der abnormale Strom einen bestimmten Wert, der dann festgelegt ist, wenn den beiden nachstehend genannten Bedingungen genügt wird:
a. Ib2 (n-1) = 1J32 (n)
b. B1(n)-p2(n) > 1,
worin "n" die Zahl der Perioden angibt, während denen der abnormale Strom in der Schleifenschaltung fließt.
Die Größe eines Transistors stellt keinen primären Faktor für die Möglichkeit eines abnormalen Stromflußes dar. Wenn jedoch der Stromverstärkungsfaktor ß des Transistors unter Zugrundelegung der Größe des Transistors (strenggenommen des Drainbereichs) als Parameter gemessen wird, läßt sich feststellen, daß eine Wechselbeziehung zwischen der Größe des Transistors und dem Stromwert besteht, auf welchem der abnormale Strom schließlich aufrechterhalten bleibt. Hierdurch wird aufgezeigt, daß der abnormale Strom um so größer ist, je größer der Drainbereich des Transistors ist.
Für die Anlegung eines negativen Störimpulses an. den Ausgang der CMOS-Umsetzerschaltung gemäß Fig. 3, wie dies durch die gestrichelte Pfeil-Linie zwischen positiver Stromversorgung VDD und Ausgangsklemme AUSGANG angedeutet ist, gelten ähnlich wie für die Anlegung eires positiven Störimpulses an der Ausgangsklemme - die folgenden Formeln:
6 0 9 8 8 3/0994
Xb1 = <*Λη (RNsub 1
Ci = Pi1IaI =
= 1Ci (RPwell» rbe2) und = P2 Xb2 =
Zur Aufrechterhaltung des Stromflusses in dem durch die Transistoren Tr. und Tr2 gebildeten Schaltkreis ist es erforderlich, daß der Kollektorstrom I2 des Transistors Tr0, der nach dem Transistor Tr1 durchgeschaltet wird, größer ist als der Basisstrom I, .. des Transistors Tr.... Dies bedeutet:
Für die Aufrechterhaltung eines /normalen Stroms in der CMOS-Umsetzerschaltung im Fall der Anlegung eines negativen Störsignals muß - wie beim positiven Störsignal - folgender Bedingung genügt werden:
Es läßt sich somit feststellen, daß es zur Vermeidung der Entstehung eines abnormalen Stroms und des ständigen Fließens dieses abnormalen Stroms in einer Thyristorschaltung der Alt gemäß Fig. 2 und 3 ausreicht, das Produkt aus den Stromverstärkungsfaktoren P1 und ß2 der Transistoren Tr und Tr2 auf einem Wert von unter 1 zu halten. Allgemein kann gesagt werden, daß es zur Verhinderung der Entstehung eines abnormalen Stroms und eines ständigen Stromflußes in einem CMOS-Umsetzer aufgrund der Wirkungsweise einer Thyristorschaltung ausreicht, das Produkt aus den Stromverstärkungsfaktoren ß eines Quertransistors, der praktisch parallel zur Oberfläche
609883/0994
des Halbleitersubstrats gebildet ist,und eines senkrecht zur Oberfläche des Halbleitersubstrats liegenden Vertikaltransistors auf einem Wert von unter 1 zu halten.
Erfindungsgemäß hat es sich herausgestellt, daß für die praktische Erfüllung dieses Erfordernisses die folgenden Maßnahmen angewandt werden können:
1. Vergrößerung der Basisbreite des Quer- oder Vertikaltransistors bzw. beider Transistoren.
2. Durchführung einer Wärmebehandlung des Halbleitersubstrats während des Fertigungsvorgangs, um dadurch die Lebensdauer der Ladungsträger im Substrat zu verkürzen.
3. Verkürzung der Lebensdauer der Ladungsträger in der Halbleiterscheibe,, aus welcher das Substrat hergestellt wird.
4. Dotierung des Halbleitersubstrats mit Gold.
Im folgenden sind vier Ausführungsformen der Erfindung näher erläutert, bei denen die vorgenannten Maßnahmen von 1 bis 4 angewandt wurden.
Ausführungsform 1
In der graphischen Darstellung von Fig. 4 ist auf· der Ordinate der Stromverstärkungsfaktor ß., des Quertransistors Tr.. aufgetragen. Auf der Abszisse ist in logaritmischer Setzung die Basisbreite W« (^u) des Quertransistors Tr1, d.h. der Abstand zwischen dem Rand der p-Schutzschicht 2 und dem Rand des Source-Bereicbs 4 des p-MOS-Transistors Q1 aufgetragen, der in einem anderen Abschnitt des Halbleitersubstrats 1 . als der Schutzschicht 2 ausgebildet ist.Die graphische Dar-
609883/0994
stellung zeigt, daß der Stromverstärkungsfaktor B1 mit zunehmender Basisbreite W. kleiner wird. Die Länge jeder lotrechten Linie in Fig. 4 gibt bei jeweils gleicher Basisbreite Wrt den Bereich an, in welchem der Stromverstärkungsfaktor P1 je nach den jeweiligen Halbleiterscheiben und der betreffenden Positionen auf der gleichen Scheibe, an welcher dieser Faktor gemessen wird, variiert.
von
In der graphischen Darstellung/Fig. 5 ist auf der Ordinate der Stromverstärkungsfaktor ß2 ^es Vertikaltransistors Tr in logarithmischer Setzung aufgetragen, während auf der Abszisse die Basisbreite W (u) des Vertikaltransistors Tr2 aufgetragen ist, nämlich die Dicke der p-Schutzschicht 2 abzüglich der Dicke des Source-Bereichs 7 des in der Schutzschicht 2 ausgebildeten η-MOS-Transistors Q„. Diese graphische Darstellung zeigt, daß der Stromverstärkungsfaktor ß2 mit zunehmender Basisbreite W abnimmt.nFig. 5 gibt die Länge der einzelnen lotrechten Linien den Bereich an, in welchem der Stromverstärkungsfaktor ß in Abhängigkeit von den einzelnen Scheiben bzw. Plättchen und der Faktor-Meßposition auf ein und dem selben Plättchen variiert, auch wenn die Basisbreite W gleichbleibt. Außerdem zeigen die Längen der lotrechten Linien die Variation des Stromverstärkungsfaktors ß2, wenn die Dotierungsmenge an Fremdatom so geregelt wird, daß die Fremdatomkonzentration bei unterschiedlichen Setzzeiten, d.h. Zeiten, während denen die Scheibe bzw. das Plättchen einer Wärmebehandlung unterworfen wird, von 20 Stunden, 40 Stunden bzw. 60 Stunden jeweils gleich ist, während dabei eine Änderung der Basisbreite W des Vertikaltransistors Tr2 hervorgerufen wird. Da die Basisbreite W des Vertikaltransistors Tr„ weitgehend von der Dicke der Schutzschicht 2 abhängt, wird sie durch Änderung der Setzzeit beeinflußt.
Die Beziehung zwischen der Basisbreite und dem Stromverstärkungsfaktor des' Quer- oder Vertikaltransistors ist unterschiedlich, weil der Stromverstärkungsfaktor ß.. und ß2 je nachjdem für die
609883/0994
Herstellung der Halbleitervorrichtung angewandten Fertigungsverfahren variiert. Infolgedessen sind die geraden Linien A und B/ welche die Ergebnisse verschiedener Versuche A und B an verschiedenen Halbleitervorrichtungen angeben, gemäß den Fig. 4 und 5 unter verschiedenen Winkeln geneigt. Gemäß Fig. 5konnte kein anderer Stromverstärkungsfaktor des Vertikaltransistors Tr,, als der durch die Linie B angegebene,gernessen werden.
In der graphischen Darstellung von Fig. 6 ist auf der Abszisse die Basisbreite W des Vertikaltransistors Tr2 und auf der Ordinate die Basisbreite W« des Quertransistors Tr1 aufgetragen. Bei dieser Ausführungsform wurde die p-Schutzschicht durch Eindiffundieren von z.B. Bor in das Halbleitersubstrat gebildet. Ihre Dicke betrug 12,5/i bei 60-stündiger Wärmebehandlung bzw. Setzen des Plättchens bei 12000C, 10,2yu bei 40-stündiger Wärmebehandlung bei der gleichen Temperatur bzw. 7,2u bei" 20-stündiger Wärmebehandlung bei der gleichen Temperatur. Das Produkt aus den Stromverstärkungsfaktoren ß.. und ß2 betrug 8,1 bei einer CMOS-Umsetzerschaltung, bei welcher die Basisbreiten W.< und W von Quer- und Vertikaltransistor Tr1 bzw. Tr „ die durch den Punkt a) in Fig. 6 angegebenen Werte besaßen. Dieses Produkt betrug 4,8 bzw. 1,0 bei einer CMOS-Umsetzerschaltuhg bei welcher die Basisbreiten Wg und W die durch die Punkte b) und c) bzw. durch die Punkte d), e) und f) angegebenen Werte besaßen. Bei jeder CMOS-Umsetzerschaltung, bei welcher die Basisbreiten Wg und W Werte über einer die Punkte d), e) unä §j^verBindenden geraden Linie besitzen, ist das Produkt aus ß., und ß2 kleiner als 1. Bei einer solchen Schaltung konnte daher kein abnormal großer Stromfluß festgestellt werden. Dagegen war ein solcher abnormaler Stromfluß bei CMOS-Umsetzerschaltungen festzustellen, bei denen die Basisbreiten Wn und W von Quer- und Vertikal-
P ν
transistor Tr1 bzw. Tr~ auf Punkten unterhalb der geraden Grenzlinie gemäß Fig. 6 lagen. Dies bedeutet, daß bei diesen CMOS-Umsetzerschaltungen die sogenannte "Einklink" -Erscheinung zu beobachten war.
609883/0994
Infolgedessen kann das Auftreten und ständige Fließen eines abnormalen Stroms in der CMOS-Umsetzerschaltung nur dann vermieden werden, wenn die Dicke der p-Schutzschicht und/oder der Abstand zwischen der p-Schutzschicht 2 und dem Sourcebereich 3 des p-MOS-Transistors Q1 so gewählt wird, daß die Basisbreiten W« und W von Quer- und Vertikaltransistor Tr1 und Tr2 über der Grenzlinie gemäß Fig.6 ^iegenomW8ndaß das Produkt aus den Verstärkungsfaktoren B1 und β~ kleiner wird als 1. Diese Grenzlinie kann sich je nach dem für die Herstellung der Halbleitervorrichtung angewandten Fertigungsverfahren verschieben. Diese Linie wird daher nicht ausschließlich durch die genaue Position der Grenzlinie gemäß Fig. 6 bestimmt, unabhängig davon, ob das Produkt aus den Stromverstärkungsfaktbren B1 und ß« kleiner ist als 1 oder nicht.
Eine Vergrößerung des Abstands zwischen der Schutzschicht 2 und dem P -Source-Bereich 3 des ρ-MOS-Transistors Q1 führt zu einer Verkleinerung des Stromverstärkungsfaktors ß.. des QÜertransistors
Ausfuhrungsform 2
Beim Verfahren zur Fertigung von CMOS-Umsetzerschaltungen erfolgt die Wärmebehandlung zur Verkürzung der Lebensdauer der Ladungsträger im Halbleitersubstrat nach der Herstellung des Gate-Oxydfilms .
Erfindungsgemäß wird bei einem Halbleitersubstrat des einen Leittyps eine Senken- bzw. Schutzschicht des entgegengesetzten Leittyps durch Fremdatomdiffusion ausgebildet.Hiernach werden in der Schutzschicht und in dem außerhalb dieser liegenden Abschnitt des Substrats ein Source-Bereich und ein Drain-Bereich ebenfalls durch Fremdatomdiffusion hergestellt. Auf jeden, einem
609883/0994
Gate-Bereich entsprechenden Oberflächenabschnitt des Substrats wird ein Oxydfilm aufgelegt. Danach wird das Halbleitersubstrat in einer inerten Atmosphäre auf 900 bis 1250 C erwärmt und etwa 10 Minuten lang bei dieser hohen Temperatur· belassen. Hierauf wird das Substrat schnell auf Raumtemperatur oder auf die Temperatur flüssigen Stickstoffs abgekühlt. Nach Abschluß dieser Wärmebehandlung wird der Elektrodenanschluß auf übliche Weise durchgeführt, worauf die Fertigung des CMOS-Umsetzers abgeschlossen ist.
In den CMOS-Transistoren eines CMOS-Umsetzers, welcher der vorstehend beschriebenen Erwärmung und Abkühlung unterworfen wurde, besitzen die Ladungsträger in den Substraten eine kurze Lebensdauer. Tatsächlich wurden bei auf vorstehend beschriebene Weise hergestellten CMOS-Umsetzern die Stromverstärkungsfaktoren ß>2 unc^ $4 der Vertikaltransistoren Tr2 und Tr. mit 56 und die Stromverstärkungsfaktoren B1 und ß der Quertransistoren Tr1 und Tr_ mit 4 χ 10 bestimmt. Das Produkt aus ß.. und ß- ist daher kleiner als 1, so daß das Fließen eines abnormalen Stroms im Umsetzer auch dann verhindert werden kann, wenn ein Störimpuls an den CMOS-Ümsetzer angelegt wird. Bei Nichtanwendung der erwähnten Erwärmung und Abkühlung wurden dagegen die Stromverstärkungsfaktoren p2 und ß4 der im hergestellten CMOS-Umsetzer ausgebildeten Vertikal-Transistoren Tr2 und Tr. mit 200"und die Stromverstärkungsfaktoren ß.. und p3 der Quertransistoren Tr- und Tr3 mit 5 χ 10 gemessen. Hierbei ist das Produkt aus B1 und B2 größer als 1, so daß unweigerlich ein abnormaler Strom im CMOS-Umsetzer fließt, wenn ein Störimpuls an ihn angelegt wird.
Aus fuhrungs form 3
Nach der Ausbildung von Einkristallen in einer Halbleiterscheibe bzw. einem Halbleiter lättchen muß letzteres auf bis zu etwa 1100 C erwärmt werden, um dadurch den spezifischen Widerstand
609883/0994
der Einkristalle zu korrigieren. Herkömmlicherweise liegt die Temperatur für diese Wärmebehandlung bei etwa 950 C. Es hat sich jedoch herausgestellt, daß bei Erwärmung des Halbleiterplättchens auf 1100 C die Lebensdauer der Ladungsträger im Plättchen bzw. in der Scheibe so stark verkürzt werden kann, daß der Stromverstärkungsfaktor ß- des Quertransistors Tr-, der sich in der resultierenden CMOS-Vorrichtung bildet,
-2 -2 -2
auf 5 χ 10 bis 1,4 χ 10 oder 1,0 χ 10 und der Stromverstärkungsfaktor ß„ des Vertikaltransistors Tr „ auf 200 bis 56 oder 40 verringert wird. Das Produkt aus ß.. und ß„
wird daher kleiner als 1, so daß kein abnormaler Strom in der CMOS-Vorrichtung fließen kann. Die bei dieser Ausführungsform bei der Wärmebehandlung anwendbare Temperatur liegt im Bereich von 1000 bis 1150°C, vorzugsweise bei 1050 bis 1150°C und optimal bei 1100°C.
Ausführungsform 4
Bei der Fertigung einer CMOS-Halbleitervorrichtung der Art gemäß Fig. 2 wird unmittelbar nach der Ausbildung der Gatebereiche 11 und 12 der Oxydfilm an der Unterseite des Halbleitersubstrats 1 weggeätzt. Im Anschluß daran wird die n-Siliziumschicht 13 gemäß Fig. 7 teilweise weggeätzt, um in der Unterseite eine etwa 30 μ tiefe Ausnehmung bzw. Vertiefung zu bilden. Auf den Boden dieser Vertiefung wird ein Goldfilm aufgedampft. Das Aufdampfen erfolgt unter Verwendung eines Golddrahtes mit dnem Durchmesser von z.B. 1 mm, während das Substrat 1 auf Raumtemperatur erwärmt ist, so daß in dieser Vertiefung ein 300A dicker Goldfilm abgelagert wird. Im Anschluß hieran wird das Substrat 1 in einer trockenen Stickstoffatmosphäre 10 Minuten lang bei einer Temperatur von 1100 C gehalten, so daß das Gold tief in das Substrat eindiffundiert. Hierauf erfolgt der Elektrodenanschluß auf vorher in Verbindung mit Fig. 2 beschriebene Weise.
609883/0994
In der graphischen Darstellung von Fig. 8 ist auf der Ordinate das Verhältnis zwischen dem Stromverstärkungsf aktor {3-' des Vertikaltransistors Tr2', der in einer mit Gold dotierten CMOS-Halbleitervorrichtung gemäß Fig. 7 ausgebildet ist, und dem Stromverstärkungsfaktor ß2 des in einer nicht mit Gold dotierten Halbleitervorrichtung ausgebildeten Vertikaltransistors Tr2 aufgetragen, während auf der Abszisse die für das Eindiffundieren des Golds in das Substrat 1 erforderliche Zeit aufgetragen ist. Aus dieser graphischen Darstellung geht hervor, daß das Verhältnis ß^'/ß? ^ei längerer Golddotierungszeit abnimmt. Dies bedeutet, daß der Stromverstärkungsfaktor P2 1 des Vertikaltransistors Tr2 1 um so kleiner ist, je länger die Zeitspanne für das Dotieren mit Gold ist. Diese Tendenz zeigt sich noch deutlicher im Stromverstärkungsfaktor ß ' des Quertransistors Tr1', der in der Gold dotierten CMOS-Halbleitervorrichtung ausgebildet ist. Aufgrund der Golddotierung kann das Produkt aus ß.. ' und ß2' auf weniger als 1 eingestellt werden. Wenn beispielsweise eire CMOS-Halbleitervorrichtung, bei welcher das Produkt aus B1 und ß„ gleich 0,05 χ 200 beträgt, mit Gold dotiert wird, verringert sich der Stromverstärkungsfaktor ß2 des Vertikaltransistors Tr2 auf 30 %. Hierbei wird angenommen, daß sich der Stromverstärkungsfaktor ß. des Quertransistors Tr1 ebenfalls auf 30 % verringert. Infolgedessen wird das Produkt aus B1 und ß2 auf 9 % (= 0,3 χ 0,3) reduziert.Dieses Produkt wird daher kleiner als 1, d.h. es entspricht genau 0,9 (=(0,05 χ 200) χ 0,09). Durch Dotierung der CMOS-Halbleitervorrichtung mit Gold kain daher ein Entstehen und ständiges Fließen eines abnormalen Stroms in der Halbleitervorrichtung vermieden werden.
Wir vorstehend im einzelnen erläutert, wird erfindungsgemäß das Produkt aus den Stromverstärkungsfaktoren ß.. und ß2 eines Quertransistors Tr1 und eines Vertikaltransistors Tr2, die in einer CMOS-Halbleiter^vorrichtung ausgebildet sind, auf weniger als 1 eingestellt, so daß selbst bei einer Anlegung
609883/0994
eines Störimpulses an diese Halbleitervorrichtung das Fließen eines abnormal großen Stroms zwischen der positiven Stromversorgung V und der negativen Stromversorgung Vcc verhindert
UL) üb
wird. Infolgedessen xartraicht die erfindungsgemäße CMOS-Halbleitervorrichtung nur wenig Strom, während sie gleichzeitig frei von Störungen, wie einem Durchs chmelzen bzw. einer Schmelzunterbrechung der Schaltkreisanschlüsse ist. Zur Einstellung des Produkts aus ß* und ß~ auf weniger als 1 werden die Basisbreiten von Quer- und Vertikaltransistor Tr1 bzw. Tr- für den jeweiligen Zweck entsprechend gewählt. Zur Gewährleistung des gleichen Ergebnisses kann zudem das Substrat bzw. das Halblei terplättchen derart erwärmt und abgekühlt werden, daß die Lebensdauer der Ladungsträger in diesem Substrat verkürzt wird. Zur Gewährleistung des gleichen Ergebnisses kann das CMOS-Halbleitersubstrat weiterhin auch mit Gold dotiert werden. Dabei kann jede einzelne oder jede mögliche Kombination dieser technischen Maßnahmen angewandt werden, um das Fließen eines abnormal großen Stroms in der CMOS-Halbleitervorrichtung zu vermeiden.
Es braucht eigentlich nicht näher daraufJhingewiesen zu werden, daß die erfindungsgemäße CMOS-Halbleitervorrichtung eine Vielfalt von logischen Schaltkreisen, z.B. UND-Glieder und NOR-Glieder bilden kann, bei denen dann ein abnormaler Stromfluß vermieden wird.
609883/0994

Claims (13)

  1. Patentansprüche
    /IyHalbleitervorrichtung, dadurch gekennzeichnet, daß sie ein Halbleitersubstrat des einen Leittyps, eine im Halbleitersubstrat ausgebildete Senken- bzw. Schutzschicht des entgegengesetzten Leittyps, einen in einem anderen Abschnitt des Halbleitersubstrats als der Schutzschicht ausgebildeten MOS-Transistor des einen Kanaltyps und einen in der Schutzschicht vorgesehenen MOS-Transistor des entgegengesetzten Kanaltyps aufweist, daß das Halbleitersubstrat den Basis-Bereich mindestens eines ersten parasitären Transistors und die Schutzschicht den Basis-Bereich mindestens eines zweiten parasitären Transistors bildet und daß das Produkt aus den Stromverstärkungsfaktoren ß- und ß~ des ersten und zweiten Transistors kleiner ist als 1.
  2. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der zweite parasitäre Transistor von entgegengesetzten Leittypen sind.
  3. 3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Transistor durch den Source-Bereich des MOS-Transistors des einen Kanaltyps, das Halbleitersubstrat sowie die Schutzschicht als sein Emitter- Basis- bzw; Kollektorbereich gebildet ist, wobei sein Basisbereich über einen in einem anderen Abschnitt des Halbleitersubstrats als der Schutzschicht gebildeten Widerstand mit der einen Klemme einer Stromversorgung verbunden ist, und daß Emitter-, Basis- und Kollektorbereiche des zweiten Transistors durch den Source-Bereich des MOS-Transistors des entgegengesetzten Kanaltyps, die Schutzschicht bzw. das Halbleitersubstrat gebildet sind, wobei der Basisbereich des zweiten Transistors über einen in der Schutzschicht ausgebildeten Widerstand mit der anderen Klemme der Stromversorgung verbunden ist.
    609883/0994
  4. 4. Halbleitervorrichtung nach Anpruch 1, dadurch gekennzeichnet, daß der Basisbereich zumindest des ersten und zweiten Transistors mit einer solchen Breite ausgebildet ist, daß das Produkt aus den Stromverstärkungsfaktoren ß- und p2 beider Transistoren kleiner ist als 1.
  5. 5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Senkel-bzw. Schutz schicht sowie der Abstand zwischen der Schutzschicht und der Elektrode des MOS-Transistors des einen Kanaltyps so festgelegt sind, daß das Produkt aus den Stromverstärkungsfaktoren P1 und p„ des ersten und zweiten Transistors kleiner wird als 1.
  6. 6. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat" in der Weise mit Gold dotiert ist, daß das Produkt aus den Stromverstärkungsfaktoren P1 und ρ« des ersten und des zweiten Transistors kleiner wird als 1.
  7. 7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie in der Weise hergestellt worden ist, daß das Substrat nach der Ausbildung von Gate-Oxydfilmen der MOS-Transistoren in einer inerten Atmosphäre erwärmt und dann schnell abgekühlt wird.
  8. 8. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleiterplättchen während seiner Herstellung auf eine Temperatur von 1000 bis 1150 C erwärmt wurde, um seinen spezifischen Widerstand einzustellen.
  9. 9. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zunächst ein Halbleitersubstrat des einen
    609883/0994
    Leittyps hergestellt wird, daß im Halbleitersubstrat eine Senken- bzw. Schutzschicht des entgegengesetzten Leittyps ausgebildet wird, daß in einem anderen Abschnitt des Halbleitersubstrats als der Schutzschicht ein MOS-Transistor des einen Kanaltyps gebildet wird, daß in der Schutzschicht ein MOS-Transistor des entgegengesetzten Kanaltyps gebildet wird, und daß das Produkt aus dem Stromverstärkungsfaktor B1 mindestens eines ersten parasitären Transistors, dessen Basis-Bereich durch das Halbleitersubstrat gebildet wird, und dem Stromverstärkungsfaktor £2 mindestens eines zweiten parasitären Transistors, dessen Basis-Bereich die Schutzschicht ist, auf weniger als 1 eingestellt wird.
  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß zur Einstellung des Produktes aus den Verstärkungsfaktoren der Basisbereich eines oder beider Transistoren so breit ausgebildet wird, daß das Produkt aus den Stromverstärkungsfaktoren B1 und ß2 der beiden parasitären Transistoren kleiner wird als 1.
  11. 11. Verfahren nach.Anspruch 9 oder 10, dadurch gekennzeichnet, daß in das Halbleitersubstrat Gold in der Weise eindiffundiert wird, daß das Produkt aus den Stromverstärkungsfaktoren ß.. und ß~ der beiden parasitären Transistoren kleiner wird als
    1. .
  12. 12. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß das Halbleitersubstrat in einer inerten Atmosphäre erhitzt und sodann schnell abgekühlt wird, nachdem die Gate-Oxydfilme der MOS-Transitoren hergestellt worden sind.
  13. 13. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß das Halbleiterplättchen während der Fertigung des Halbleitersubstrats zur Einstellung des spezifischen Widerstands des Plättchens auf eine Temperatur von 1050 C bis 1150°C erwärmt wird.
    609883/0994
    Leerseite
DE2632448A 1975-07-18 1976-07-19 CMOS-Vorrichtung Withdrawn DE2632448B2 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP50088066A JPS5211876A (en) 1975-07-18 1975-07-18 Semiconductor device
JP50088065A JPS6048912B2 (ja) 1975-07-18 1975-07-18 半導体装置製造方法
JP50088064A JPS5211874A (en) 1975-07-18 1975-07-18 Semiconductor device
JP50087395A JPS6031108B2 (ja) 1975-07-18 1975-07-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE2632448A1 true DE2632448A1 (de) 1977-01-20
DE2632448B2 DE2632448B2 (de) 1981-04-16

Family

ID=27467378

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2632448A Withdrawn DE2632448B2 (de) 1975-07-18 1976-07-19 CMOS-Vorrichtung

Country Status (6)

Country Link
US (1) US4302875A (de)
CH (1) CH613071A5 (de)
DE (1) DE2632448B2 (de)
FR (1) FR2318500A1 (de)
GB (1) GB1559583A (de)
MY (1) MY8100313A (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0013482A2 (de) * 1978-12-27 1980-07-23 Fujitsu Limited Komplementäre Metalloxyd-Halbleiteranordnung
US5686752A (en) * 1994-12-27 1997-11-11 Oki Electric Industry Co., Ltd. Semiconductor device having a CMOS element as a buffer
DE10001871A1 (de) * 2000-01-18 2001-08-02 Infineon Technologies Ag Verfahren zur Herstellung eines steuerbaren Halbleiterschalt-elements und steuerbares Halbleiterschaltelement

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3173901D1 (en) * 1981-10-28 1986-04-03 Ibm Process for characterising the reliability behaviour of bipolar semiconductor devices
GB2128021A (en) * 1982-09-13 1984-04-18 Standard Microsyst Smc CMOS structure including deep region and process for fabrication
US4527325A (en) * 1983-12-23 1985-07-09 International Business Machines Corporation Process for fabricating semiconductor devices utilizing a protective film during high temperature annealing
US4603471A (en) * 1984-09-06 1986-08-05 Fairchild Semiconductor Corporation Method for making a CMOS circuit having a reduced tendency to latch by controlling the band-gap of source and drain regions
US4728998A (en) * 1984-09-06 1988-03-01 Fairchild Semiconductor Corporation CMOS circuit having a reduced tendency to latch
US4762802A (en) * 1984-11-09 1988-08-09 American Telephone And Telegraph Company At&T, Bell Laboratories Method for preventing latchup in CMOS devices
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
JPH09199607A (ja) * 1996-01-18 1997-07-31 Nec Corp Ｃｍｏｓ半導体装置
US7132696B2 (en) * 2002-08-28 2006-11-07 Micron Technology, Inc. Intermeshed guard bands for multiple voltage supply structures on an integrated circuit, and methods of making same
JP4387119B2 (ja) * 2003-03-27 2009-12-16 三菱電機株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3615873A (en) * 1969-06-03 1971-10-26 Sprague Electric Co Method of stabilizing mos devices
FR2139667A1 (en) * 1971-05-28 1973-01-12 Radiotechnique Compelec Diffused base transistor - with a source of recombination centres
US3955210A (en) * 1974-12-30 1976-05-04 International Business Machines Corporation Elimination of SCR structure
US4053925A (en) * 1975-08-07 1977-10-11 Ibm Corporation Method and structure for controllng carrier lifetime in semiconductor devices
US4203126A (en) * 1975-11-13 1980-05-13 Siliconix, Inc. CMOS structure and method utilizing retarded electric field for minimum latch-up

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Microelectronics and Reliability, Bd. 13, Oktober 1974, S. 363-372 *
Warner, R.M.: Integrated Circuits, New York 1965, S. 100-102 u. 204-206 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0013482A2 (de) * 1978-12-27 1980-07-23 Fujitsu Limited Komplementäre Metalloxyd-Halbleiteranordnung
EP0013482A3 (de) * 1978-12-27 1980-10-15 Fujitsu Limited Komplementäre Metalloxyd-Halbleiteranordnung
US5686752A (en) * 1994-12-27 1997-11-11 Oki Electric Industry Co., Ltd. Semiconductor device having a CMOS element as a buffer
DE10001871A1 (de) * 2000-01-18 2001-08-02 Infineon Technologies Ag Verfahren zur Herstellung eines steuerbaren Halbleiterschalt-elements und steuerbares Halbleiterschaltelement

Also Published As

Publication number Publication date
CH613071A5 (de) 1979-08-31
GB1559583A (en) 1980-01-23
FR2318500B1 (de) 1979-08-17
MY8100313A (en) 1981-12-31
FR2318500A1 (fr) 1977-02-11
US4302875A (en) 1981-12-01
DE2632448B2 (de) 1981-04-16

Similar Documents

Publication Publication Date Title
DE4112072C2 (de) MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner Herstellung
DE3500528C2 (de) Verfahren zur Bildung eines Paares komplementärer MOS-Transistoren
DE2853736C2 (de) Feldeffektanordnung
DE69032496T2 (de) Leistungshalbleiteranordnung
DE2634500A1 (de) Halbleiteranordnung mit zonen herabgesetzter traegerlebensdauer und verfahren zur herstellung
DE2559360A1 (de) Halbleiterbauteil mit integrierten schaltkreisen
DE3519389A1 (de) Mosfet mit veraenderlicher leitfaehigkeit
DE4013643A1 (de) Bipolartransistor mit isolierter steuerelektrode und verfahren zu seiner herstellung
DE2160427C3 (de)
DE2526429A1 (de) Duennfilmwiderstand
DE2512373B2 (de) Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone
DE68923629T2 (de) MIS Bauelement mit zusätzlichem Gate.
DE69010034T2 (de) Halbleiteranordnung mit einer Schutzschaltung.
DE2632448A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3228574A1 (de) Referenzspannungsgenerator
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE112020002227T5 (de) Halbleitervorrichtung
DE2832154C2 (de)
DE2500047A1 (de) Verfahren zur herstellung von metalloxid-halbleitereinrichtungen
DE68915510T2 (de) Verfahren zur Herstellung einer schnellen Diode und nach diesem Verfahren erhaltene schnelle Diode.
DE3440674A1 (de) Feldeffekt-transistor
DE3027599C2 (de)
DE1614300B2 (de) Feldeffekttransistor mit isolierter Steuerelektrode
DE69031751T2 (de) Integrierte Halbleiterschaltung mit einem intrinsischen MOS-Transistor zum Erzeugen einer Referenzspannung
EP0000863B1 (de) Temperaturkompensierter integrierter Halbleiterwiderstand

Legal Events

Date Code Title Description
8263 Opposition against grant of a patent
8228 New agent

Free format text: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZEL, W., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN

8239 Disposal/non-payment of the annual fee