JPS6048912B2 - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPS6048912B2 JPS6048912B2 JP50088065A JP8806575A JPS6048912B2 JP S6048912 B2 JPS6048912 B2 JP S6048912B2 JP 50088065 A JP50088065 A JP 50088065A JP 8806575 A JP8806575 A JP 8806575A JP S6048912 B2 JPS6048912 B2 JP S6048912B2
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Links
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Description
【発明の詳細な説明】
この発明は半導体装置特に相補型絶縁電界効果トラン
ジスタ（以下Ｃ／ＭＯＳと略称する）に於いて寄生素子
効果を除くよう改良を施された半導体装置に関する。
ジスタ（以下Ｃ／ＭＯＳと略称する）に於いて寄生素子
効果を除くよう改良を施された半導体装置に関する。
Ｃ／ＭＯＳを用いて構成される回路として例えばＣ／
ＭＯＳインバータ回路の一般例を第１図に示す。
ＭＯＳインバータ回路の一般例を第１図に示す。
この回路はＰチャンネルのＭＯＳトランジスタＱ、とＮ
チャンネルのＭＯＳリセットＱ２とで構成されている。
そしてＱ、のソース電極ＳＱ、は正電源ＶＤＤに接続さ
れ、又Ｑ、のドレイン電極ＤＱ、はＱ２のドレイン電極
Ｄｃ、Ｏと共通に接続されて出力端Ｏｕｔに結ばれて、
Ｑ。のソース電極５００は負電源Ｖｓｓに結ばれている
。又両トランジスタＱ１、Ｑ。のゲート電極ＧＱ、、Ｇ
Ｑ。は共に入力端Ｉｎに接続 されてインバータを形成
している。 このような回路を構成した半導体装置例の
縦断面図を第２図に示す。
チャンネルのＭＯＳリセットＱ２とで構成されている。
そしてＱ、のソース電極ＳＱ、は正電源ＶＤＤに接続さ
れ、又Ｑ、のドレイン電極ＤＱ、はＱ２のドレイン電極
Ｄｃ、Ｏと共通に接続されて出力端Ｏｕｔに結ばれて、
Ｑ。のソース電極５００は負電源Ｖｓｓに結ばれている
。又両トランジスタＱ１、Ｑ。のゲート電極ＧＱ、、Ｇ
Ｑ。は共に入力端Ｉｎに接続 されてインバータを形成
している。 このような回路を構成した半導体装置例の
縦断面図を第２図に示す。
この例ではリンを凡そ１×ｌ０１６ａｔｏｍｓ／ｄの濃
度に添加されたＮ型ケイ素基板１の一部にホウ素を凡そ
２×ｌ０１６ａｔｏｍｓ／ｄの濃度に拡散してＰ−ウェ
ル層２を形成し、このＰ−ウェル層２に隣接するＮ型基
板内にホウ素を凡そ１０″゜ａｔｏｍｓ／ｄの濃度に拡
散してＰチャンネルＭＯＳトランジスタＱ１となるＰ＊
塁ソース領域３、Ｐ＊塁ドレイン領域４並びにＰ−ウェ
ル層接合端縁に配置されるＰ ”型ガードリング５とＰ
−ウェル層に備えられるＰ＊厘導電接続領域６とを同時
に形成し、次にリンを凡そ１σＯａｔｏｍｓ／ｄの濃度
に拡散してＰ−ウェル層内にＮチャンネルＭＯＳ・ト
ランジスタＱ２となるＮ＊塁ソース領域７、Ｎ＊塁ドレ
イン領域８並びにＮ型基板に備えられるＮ＊厘導電接続
領域９を同時に形成している。次に全表面の酸化ケイ素
をフッ酸で剥離してから高温酸化して改めて酸化ケイ素
を１２００Λ程度形成し更フに１μの酸化ケイ素を気相
成長させて重畳する。 ９００℃に凡そ２吟熱処理して
この気相成長層を高密度化してフィールド酸化膜１０を
設けた後両ト ランジスタのゲート領域を形成する為に
光蝕刻を行つて開孔部に高温酸化により１５００Ａの厚
さのゲート酸化膜１１，１２を設ける。
度に添加されたＮ型ケイ素基板１の一部にホウ素を凡そ
２×ｌ０１６ａｔｏｍｓ／ｄの濃度に拡散してＰ−ウェ
ル層２を形成し、このＰ−ウェル層２に隣接するＮ型基
板内にホウ素を凡そ１０″゜ａｔｏｍｓ／ｄの濃度に拡
散してＰチャンネルＭＯＳトランジスタＱ１となるＰ＊
塁ソース領域３、Ｐ＊塁ドレイン領域４並びにＰ−ウェ
ル層接合端縁に配置されるＰ ”型ガードリング５とＰ
−ウェル層に備えられるＰ＊厘導電接続領域６とを同時
に形成し、次にリンを凡そ１σＯａｔｏｍｓ／ｄの濃度
に拡散してＰ−ウェル層内にＮチャンネルＭＯＳ・ト
ランジスタＱ２となるＮ＊塁ソース領域７、Ｎ＊塁ドレ
イン領域８並びにＮ型基板に備えられるＮ＊厘導電接続
領域９を同時に形成している。次に全表面の酸化ケイ素
をフッ酸で剥離してから高温酸化して改めて酸化ケイ素
を１２００Λ程度形成し更フに１μの酸化ケイ素を気相
成長させて重畳する。 ９００℃に凡そ２吟熱処理して
この気相成長層を高密度化してフィールド酸化膜１０を
設けた後両ト ランジスタのゲート領域を形成する為に
光蝕刻を行つて開孔部に高温酸化により１５００Ａの厚
さのゲート酸化膜１１，１２を設ける。
このあと第１図に示す結線を得させるために所定にコン
タクトホールを開孔しアルミニウムを全面に蒸着してか
らパターニングを行い、第２図右から順にＶＤＤ，ＳＱ
ｌ，ＧＱＩ，ＤＱＩ，Ｏｕｔ，ＤＱ２，ＧＱ２，Ｉｎ，
ｓＱ２，ｖ，，の各電極を形成すると共にＰ−ウェル層
内のＰ゛型導電接続領域６をＶｓｓ（ＧＮＤ）に、又Ｎ
型基板に備えられたＮ゛型導電接続領域９をＶＤＤに結
線する。この他アルミニウム配線の保護及び信頼性向上
をはかり安定化保護膜として酸化ケイ素を化学気相成長
してもよろしい。この例では設けられていないが、スト
ッパを各ＭＯＳトランジスタＱ，，Ｑ。の間に設けても
良い。このような半導体装置例のＣ ／ＭＯＳ回路は、
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタのしきい値電圧Ｖ，ｈが逆特性を持つ為入
力電圧に対して夫々全く逆の動作を行い、その作動消費
電力は非常に小さい。
タクトホールを開孔しアルミニウムを全面に蒸着してか
らパターニングを行い、第２図右から順にＶＤＤ，ＳＱ
ｌ，ＧＱＩ，ＤＱＩ，Ｏｕｔ，ＤＱ２，ＧＱ２，Ｉｎ，
ｓＱ２，ｖ，，の各電極を形成すると共にＰ−ウェル層
内のＰ゛型導電接続領域６をＶｓｓ（ＧＮＤ）に、又Ｎ
型基板に備えられたＮ゛型導電接続領域９をＶＤＤに結
線する。この他アルミニウム配線の保護及び信頼性向上
をはかり安定化保護膜として酸化ケイ素を化学気相成長
してもよろしい。この例では設けられていないが、スト
ッパを各ＭＯＳトランジスタＱ，，Ｑ。の間に設けても
良い。このような半導体装置例のＣ ／ＭＯＳ回路は、
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタのしきい値電圧Ｖ，ｈが逆特性を持つ為入
力電圧に対して夫々全く逆の動作を行い、その作動消費
電力は非常に小さい。
例えばＶＤＤに＋５Ｖを印加し、Ｖｓ，を接地（ＧＮＤ
）して入力Ｉｎに＋５を供給するとＱ２は導通し、Ｑ，
は非導通してＶＤＤ−ＶＳＳ間には直流電流が全く流れ
ない。反対に入力０Ｖを供給するとＱ２は非導通しＱ，
は導通し同様にＶＤＤ−Ｖ。，間に直流電流が流れない
ことになる。従つてＣ ／ＭＯＳ回路では一般に作動消
費電力を殆んど要しないで入力情報のパル．ス過渡領域
に於いてＱ，，Ｑ。が共に導通している状態の瞬時過渡
電流を通し、ＰＮ接合に生じるリーク電流及び出力にあ
る負荷容量を充電するために電流を通すにすぎない。そ
れ故Ｃ ／ＭＯＳ回路の作動消費電力は極小てあるとい
える。しかしこのようなＣ／ＭＯＳ回路装置に対して、
例えば出力或いは入力にインパルス的にノイズが加わる
とＶＤＤ−ＶＳＳ間に直流の異常電流例えば数１００ｍ
Ａ乃至数１００ｍＡの大電流が流れ、このノイズを取り
除いてもこの直流を流し続ける現象３を認めることがあ
る。
）して入力Ｉｎに＋５を供給するとＱ２は導通し、Ｑ，
は非導通してＶＤＤ−ＶＳＳ間には直流電流が全く流れ
ない。反対に入力０Ｖを供給するとＱ２は非導通しＱ，
は導通し同様にＶＤＤ−Ｖ。，間に直流電流が流れない
ことになる。従つてＣ ／ＭＯＳ回路では一般に作動消
費電力を殆んど要しないで入力情報のパル．ス過渡領域
に於いてＱ，，Ｑ。が共に導通している状態の瞬時過渡
電流を通し、ＰＮ接合に生じるリーク電流及び出力にあ
る負荷容量を充電するために電流を通すにすぎない。そ
れ故Ｃ ／ＭＯＳ回路の作動消費電力は極小てあるとい
える。しかしこのようなＣ／ＭＯＳ回路装置に対して、
例えば出力或いは入力にインパルス的にノイズが加わる
とＶＤＤ−ＶＳＳ間に直流の異常電流例えば数１００ｍ
Ａ乃至数１００ｍＡの大電流が流れ、このノイズを取り
除いてもこの直流を流し続ける現象３を認めることがあ
る。
このインパルスの極性には正負があり、この現象を解除
するにはＶＤＤを一定電圧以下に下げるか、回路系の電
源を遮断するかしなければならない。この発明はこのよ
うな欠点を除いて使用される４．よう改良された相補型
絶縁電界効果トランジスタを得る半導体装置製造方法を
提供するものである。
するにはＶＤＤを一定電圧以下に下げるか、回路系の電
源を遮断するかしなければならない。この発明はこのよ
うな欠点を除いて使用される４．よう改良された相補型
絶縁電界効果トランジスタを得る半導体装置製造方法を
提供するものである。
即ち一方導電型の半導体基板内に形成された他方導電型
ウェル層並びに前記ウェル層に隣接する基板の双方にソ
ース領域及びドレイン領域をを含む拡散領域を形成ゲー
ト酸化膜を設け、次いで乾燥の不活性雰囲気中で９００
゜Ｃ〜１２５０゜Ｃに昇温して急冷後電極配線を行うこ
とにより寄生素子効果を除去して相補型絶縁電界効果ト
ランジスタを得させることを特徴とする半導体装置製造
方法にある。このようなこの発明の半導体装置は、Ｃ／
ＭＯＳ回路を形成された半導体装置が例えば第３フ図に
示す様にサイリスタ回路を寄生素子効果として併せ備え
ていることを認識してなされたものである。
ウェル層並びに前記ウェル層に隣接する基板の双方にソ
ース領域及びドレイン領域をを含む拡散領域を形成ゲー
ト酸化膜を設け、次いで乾燥の不活性雰囲気中で９００
゜Ｃ〜１２５０゜Ｃに昇温して急冷後電極配線を行うこ
とにより寄生素子効果を除去して相補型絶縁電界効果ト
ランジスタを得させることを特徴とする半導体装置製造
方法にある。このようなこの発明の半導体装置は、Ｃ／
ＭＯＳ回路を形成された半導体装置が例えば第３フ図に
示す様にサイリスタ回路を寄生素子効果として併せ備え
ていることを認識してなされたものである。
但し第３図で第２図に付したと同じ符号を用いた個所は
同じ意味で用いられ、更に第３図に示されている４箇の
寄生バイポーラトランジスタｉは第２図に点線を用いて
特に記入してある。両図でＮ型半導体基板１に形成され
ているＰ−ウェル層２には基板厚さ方向に沿つてバーチ
カル寄生トランジスタＴＶ２，ＴＶ４が、又Ｐ−ウェル
層外基板内には基板表面に沿う方向にラテラル寄生トラ
ン”ジスタＴＬ３，ＴＬ，が形成され、Ｐ−ウェル層の
抵抗Ｒｐ−ウェル及びＮ型半導体基板の抵抗ＲＮｓｕｂ
を併せてサイリスタ回路を形成している。いま第３図実
線矢印で示すように出力に正のインパルスが加わつたと
し、各寄生トランジスタにつき電流増巾率をβ、電流増
巾率をα、β＝？として接１−α尾番号を付して分別表
現し、Ｉｉｎをそのノイズ電流とするときＴＬａが導通
してα３×Ｉｉｎの電流がＲｐ−ウェルをバイパスして
流れその電圧降下がＴｖ。
同じ意味で用いられ、更に第３図に示されている４箇の
寄生バイポーラトランジスタｉは第２図に点線を用いて
特に記入してある。両図でＮ型半導体基板１に形成され
ているＰ−ウェル層２には基板厚さ方向に沿つてバーチ
カル寄生トランジスタＴＶ２，ＴＶ４が、又Ｐ−ウェル
層外基板内には基板表面に沿う方向にラテラル寄生トラ
ン”ジスタＴＬ３，ＴＬ，が形成され、Ｐ−ウェル層の
抵抗Ｒｐ−ウェル及びＮ型半導体基板の抵抗ＲＮｓｕｂ
を併せてサイリスタ回路を形成している。いま第３図実
線矢印で示すように出力に正のインパルスが加わつたと
し、各寄生トランジスタにつき電流増巾率をβ、電流増
巾率をα、β＝？として接１−α尾番号を付して分別表
現し、Ｉｉｎをそのノイズ電流とするときＴＬａが導通
してα３×Ｉｉｎの電流がＲｐ−ウェルをバイパスして
流れその電圧降下がＴｖ。
のベースエミッタ間動作電圧ＶＢＥ２になつた時Ｔｖ２
のベースに電流が流れる。Ｔｖ２のベース電流をＩｂ２
としＴｖ２の入力抵抗をγＢｅ２とするとＩｂ２−ニニ
α３１，ｎ（Ｒｐ−ウェル＞γＢｅ２） ・・・（１）
Ｔｖ２のコレクタ電流をＩｃ２とするとＩｃ２：β２Ｉ
ｂ２：β２ α２Ｉｉｎ 同様にＩ，−２がドライブ電流となつてＲＮＳＵｂでの
電圧降下がＶＢＥ，になつたときＴＬ，のベース電流が
流れて導通状態になる。
のベースに電流が流れる。Ｔｖ２のベース電流をＩｂ２
としＴｖ２の入力抵抗をγＢｅ２とするとＩｂ２−ニニ
α３１，ｎ（Ｒｐ−ウェル＞γＢｅ２） ・・・（１）
Ｔｖ２のコレクタ電流をＩｃ２とするとＩｃ２：β２Ｉ
ｂ２：β２ α２Ｉｉｎ 同様にＩ，−２がドライブ電流となつてＲＮＳＵｂでの
電圧降下がＶＢＥ，になつたときＴＬ，のベース電流が
流れて導通状態になる。
γＷ，をＴＬ，の入力抵抗とし、ＴＬ，のベース電流を
Ｉｂｌ、コレクタ電流をＩｃ，とするとＩｂｌ：Ｉｃ２
（ＲＮｓｕｂ≧γＢｅｌ） ゜゜゜（３）Ｉｃｌ：βＩ
ｌｂｌ：β１β２ α３Ｉｉｎ゜゜゜（４）ここで次の
外部から到来するノイズが除かれたとしてＶＤＤ−ＧＮ
Ｄ間即ちＴし，，Ｔｖ２の間で電流が保持されるために
はＩＬ≦Ｉｃｌ・・・・・・（５） の条件が満足されていれば良い。
Ｉｂｌ、コレクタ電流をＩｃ，とするとＩｂｌ：Ｉｃ２
（ＲＮｓｕｂ≧γＢｅｌ） ゜゜゜（３）Ｉｃｌ：βＩ
ｌｂｌ：β１β２ α３Ｉｉｎ゜゜゜（４）ここで次の
外部から到来するノイズが除かれたとしてＶＤＤ−ＧＮ
Ｄ間即ちＴし，，Ｔｖ２の間で電流が保持されるために
はＩＬ≦Ｉｃｌ・・・・・・（５） の条件が満足されていれば良い。
即ちα３Ｉｉｎ≦β１β２ α３Ｉｉｎ・゜・Ｉ≦β１
β２・・・・・・（６）．又１＜β１β２の条件が成立
した時の１サイクルのベース電流Ｉｂ２’がその前のサ
イクルのベース電流Ｉｂ２’より大きくなるのでサイク
ルを繰り返すことによつて系を流れる電流は増加するこ
とになる。
β２・・・・・・（６）．又１＜β１β２の条件が成立
した時の１サイクルのベース電流Ｉｂ２’がその前のサ
イクルのベース電流Ｉｂ２’より大きくなるのでサイク
ルを繰り返すことによつて系を流れる電流は増加するこ
とになる。
しカルその電流は無限に発散する訳でない。それはβの
電流依存性により電流が増加するβＭａｘを境にして減
少し始めるからである。従つて定常状態に於ける異常電
流は次の２条件を同時に満たす所で落ち着くものと考え
られる。Ｉｒ（ｎ −１）＝Ｉ，。
電流依存性により電流が増加するβＭａｘを境にして減
少し始めるからである。従つて定常状態に於ける異常電
流は次の２条件を同時に満たす所で落ち着くものと考え
られる。Ｉｒ（ｎ −１）＝Ｉ，。
（ｎ）β， （ｎ） ・β。
（ｎ）≧１Ｃ／ＭＯＳの寸法の大小はこのような異常
電流発生の難易を左右しないが上式から考察するとトラ
ンジスタ特にドレイン面積の大小をパラメータとする電
流増巾率から異常電流が収斂した時の電流値とＣ／ＭＯ
Ｓの寸法の大小には相関性があり、ドレイン面積の大き
いトランジスタ程異常電流が大となる。
電流発生の難易を左右しないが上式から考察するとトラ
ンジスタ特にドレイン面積の大小をパラメータとする電
流増巾率から異常電流が収斂した時の電流値とＣ／ＭＯ
Ｓの寸法の大小には相関性があり、ドレイン面積の大き
いトランジスタ程異常電流が大となる。
上記考察では出力に正のインパルスが加わつたとして説
明されたが、負のノイズが加わつても同様に以下のよう
に考えられ、Ｉｂｌ：α４Ｉｉｎ（ＲＮＳＵｂ＞γＢｅ
ｌ） ゜゜゜゜゜゜（７）Ｉｃｌ：βＩｌｂｌ：β１
α４ＩｉｎＩｂ２：Ｉｃｌ（Ｒｐ−ウェル＞γ反２）Ｉ
ｃ２：β２Ｉｂ２。
明されたが、負のノイズが加わつても同様に以下のよう
に考えられ、Ｉｂｌ：α４Ｉｉｎ（ＲＮＳＵｂ＞γＢｅ
ｌ） ゜゜゜゜゜゜（７）Ｉｃｌ：βＩｌｂｌ：β１
α４ＩｉｎＩｂ２：Ｉｃｌ（Ｒｐ−ウェル＞γ反２）Ｉ
ｃ２：β２Ｉｂ２。
β１β２ α４Ｉｉｎここで電流が保持されるために条
件として同様にＩｂｌ≦Ｉｃ２．゜．ｌ≦β，β２ ・
・・・・・（８）が示される。
件として同様にＩｂｌ≦Ｉｃ２．゜．ｌ≦β，β２ ・
・・・・・（８）が示される。
このような認識に立つてこの発明の製造方法Ｃ／ＭＯＳ
製造工程に急冷工程を挿入することによるサイリスタ回
路の寄生バイポーラトランジスタ電流増巾率変化を観測
してみた結果なされたものである。
製造工程に急冷工程を挿入することによるサイリスタ回
路の寄生バイポーラトランジスタ電流増巾率変化を観測
してみた結果なされたものである。
例えばこの発明の実施例として第１図例Ｃ／ＭＯＳの製
法工程でゲート酸化膜１１，１２を形成した後窒素雰囲
気中で１２００℃に昇温しｍ分保持してのち室温又は液
体窒素中に急冷する工程を挿入した方法においては、形
成されたＣ／ＭＯＳでバーチカルトランジスタＴＶ２，
ＴＶ４の何れの電流増巾率β，，β。
法工程でゲート酸化膜１１，１２を形成した後窒素雰囲
気中で１２００℃に昇温しｍ分保持してのち室温又は液
体窒素中に急冷する工程を挿入した方法においては、形
成されたＣ／ＭＯＳでバーチカルトランジスタＴＶ２，
ＴＶ４の何れの電流増巾率β，，β。
も５６と実測され、又ラテラルトランジスタＴＬ，，Ｔ
Ｌ２の何れの電流増巾率β，，β。も１．４×１０−”
と実測され、β，，β。積を１以下にしている。これに
反しこの急冷工程を挿入ノしない場合にはβ２，β４
は２００、β１，β３５×１０−”と実測されてβ１β
２積を１より大にし異常電流を観測させるＣ ／ＭＯＳ
が得られるものである。このようにこの発明の方法はき
わめて有用な半導体装置の製造方法である。５図面の簡
単な説明 第１図はＣ ／ＭＯＳインバータ回路の一般例を示し、
第２図は第１図回路の形成された半導体装置例を示し、
第３図は第２図半導体装置例で存在する寄生素子から形
成されるサイリスタ回路を示ｏす。
Ｌ２の何れの電流増巾率β，，β。も１．４×１０−”
と実測され、β，，β。積を１以下にしている。これに
反しこの急冷工程を挿入ノしない場合にはβ２，β４
は２００、β１，β３５×１０−”と実測されてβ１β
２積を１より大にし異常電流を観測させるＣ ／ＭＯＳ
が得られるものである。このようにこの発明の方法はき
わめて有用な半導体装置の製造方法である。５図面の簡
単な説明 第１図はＣ ／ＭＯＳインバータ回路の一般例を示し、
第２図は第１図回路の形成された半導体装置例を示し、
第３図は第２図半導体装置例で存在する寄生素子から形
成されるサイリスタ回路を示ｏす。
Claims (1)
- １ 一方導電型の半導体基板内に形成された他方導電型
ウェル層並びに前記ウェル層に隣接する基板の双方にソ
ース領域及びドレイン領域を含む拡散領域を形成ゲート
酸化膜を設け、次いで不活性雰囲気中で昇温し急冷後電
極配線を行うことにより寄生素子効果を除去して相補型
絶縁電界効果トランジスタを得させることを特徴とする
半導体装置製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50088065A JPS6048912B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体装置製造方法 |
| GB29283/76A GB1559583A (en) | 1975-07-18 | 1976-07-14 | Complementary mosfet device and method of manufacturing the same |
| DE2632448A DE2632448B2 (de) | 1975-07-18 | 1976-07-19 | CMOS-Vorrichtung |
| CH923576A CH613071A5 (ja) | 1975-07-18 | 1976-07-19 | |
| FR7621991A FR2318500A1 (fr) | 1975-07-18 | 1976-07-19 | Circuit a transistors a effet de champ a metal-oxyde-semi-conducteur complementaire et son procede de fabrication |
| US05/890,029 US4167747A (en) | 1975-07-18 | 1978-03-24 | Complementary mosfet device and method of manufacturing the same |
| US06/041,764 US4302875A (en) | 1975-07-18 | 1979-05-23 | Complementary MOSFET device and method of manufacturing the same |
| MY313/81A MY8100313A (en) | 1975-07-18 | 1981-12-30 | A complementary mosfet device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50088065A JPS6048912B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体装置製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5211875A JPS5211875A (en) | 1977-01-29 |
| JPS6048912B2 true JPS6048912B2 (ja) | 1985-10-30 |
Family
ID=13932439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50088065A Expired JPS6048912B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048912B2 (ja) |
-
1975
- 1975-07-18 JP JP50088065A patent/JPS6048912B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5211875A (en) | 1977-01-29 |
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