JPS626347B2 - - Google Patents
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- JPS626347B2 JPS626347B2 JP50087397A JP8739775A JPS626347B2 JP S626347 B2 JPS626347 B2 JP S626347B2 JP 50087397 A JP50087397 A JP 50087397A JP 8739775 A JP8739775 A JP 8739775A JP S626347 B2 JPS626347 B2 JP S626347B2
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- mos
- semiconductor substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は相補型電界効果トランジスタ（以後
Ｃ／MOSと略称する）に寄生するバイボーラTr
による難点を排除した半導体装置に関する。 従来からＣ／MOSで構成した回路は種々知ら
れているが、その代表例を第１図及び第２図によ
り説明する。このインバータ回路はＰチヤンネル
のMOS Trθ１とＮチヤンネルMOS Trθ２とで
構成され、θ１のソース電極は正電源ＶDDに接続
する外、θ１のドレイン電極はθ２のドレイン電
極と共通接続して出力端に、θ２のソース電極は
負電源ＶSSに結ぶ。又θ１及びθ２のゲート電極
は共に入力端に結んでインバータを構成する。 第２図はこの回路を半導体ウエハに作成した断
側面図である。この例では１×1015atoms／cm3位
の濃度を持つＮ導電形基板１に２×1016atoms／
cm3程度の濃度を有するＰ導電型不純物よりなるい
わゆるＰ−Well層２を形成し、このＰ−Well層
２外のＮ導電型基板にＰチヤンネルMOS Trとな
るＰ領域３，４を（例えば1019atoms／cm3）拡散
する。一方前記Ｐ−Well層２内にもＮチヤンネ
ルMOS TrとなるＮ領域５，６をＮ導電形不純物
を1020atoms／cm3程度拡散する。更にＰ−Well領
域２及びこれ以外のＮ導体基板１には電源接続す
るＰ及びＮ形の拡散領域７，８を形成する。 これに続いてMOS Trのゲートとなる位置に約
1500Åの薄い珪素酸化物を被着し、必要部分を開
孔してAl等の導電体で回路接続する。必要なら
ば基板上に保護膜を設けてＣ／MOS半導体素子
が得られる。 この工程は概略であり一例を示したものであ
る。このような構造を有するＣ／MOS回路はＰ
チヤンネルMOS TrとＮチヤンネルMOS Trのし
きい値電圧Vthが逆極性を持つため入力電圧に対
して夫々全く逆の動作を行ないその動作パワは非
常に小さい。例えばＶDDに＋5V、ＶSSを接地
（GND）とした際入力Inに＋5Vが供給されればθ
２は導通（ON）し、θ１は非導通（OFF）とな
り、ＶDD−ＶSS間に直流電流が全く流れない。逆
に入力にOVが供給されればθ２はOFFしθ１は
ONとなり同様にＶDD−ＶSS間に直流電流が流れ
ないことになる。 そのためＣ／MOS回路は一般に動作消費電力
が殆んどなく入力情報のパルス過渡領域でθ１，
θ２が共にONし、瞬時の過渡電流が流れること
と、PN接合に起るリーク電流及び出力にある負
荷容量を充放電するための電流が流れるに過ぎな
い。従つて一般にＣ／MOS回路のPowerは極小
と言える。 しかしこのようなＣ／MOS回路系にあつては
出力或は入力にimpulse的ノイズが加わつた時Ｖ
DD−ＶSS間にDCの大電流（数十ｍＡ〜数百ｍ
Ａ）が流れ、そのノイズを取り除いても定常的に
その電流を保持し続ける現象が起つた。この
impulseの極性には正負があり、この現象を解除
するにはＶDDを或る一定電圧以下に下げるか回路
系の電源を切らねばならなかつた。 本発明は上記の欠点を除去した新規な半導体装
置を提供するものである。 即ちＣ／MOS構造を有する半導体装置にあつ
ては特定のサイリスタ回路が構成されることを見
出した事実を基に完成したものである。 第３図はこのサイリスタ回路がＣ／MOS回路
内に作成された状態を示した側断面図、第４図は
その等価回路図である。これは複数のバイポーラ
Trから成りサイリスタ動作が一旦生じるとパワ
ーが膨大となることが多い。このサイリスタ回路
を第３図により説明するとＮ形半導体基板１０に
形成されたＰ−Well領域１１には半導体基板の
厚さ方向に沿つて寄生バイポーラTr2，Tr4が、
Ｐ−Well領域１１外の半導体基板１０には半導
体基板の厚さ方向に交叉する方向に寄生Tr1，
Tr2が形成される外、Ｐ−Well領域１１及びＮ形
半導体基板１０の保有する抵抗とで前記サイリス
タ回路が構成される。又Ｃ／MOSに必要なソー
ス、ドレインを構成するN+領域１２，１３、P+
領域１４，１５とコンタクト領域となるP+領域
１６、N+領域１７が形成され更にガードリング
層１８が形成される。 以下の説明でαはバイポーラトランジスタ用語
として一般に定義される電流増巾率、βはα／１−α で定義される電流増巾率、Ｉは電流、Ｉに付属し
た信号でｅはエミツタ、ｂはベース、Ｃはコレク
タ、又数字は各Tr及び抵抗を意味する。 第４図の実線矢印に示すように出力に正のイン
パルスノイズが加わるとα３×Iinの電流がRP−
Well領域をバイパスして流れその電圧降下が
Vbe2になつた時Tr2のベースに電流Ib2が流れ
る。 Ib2α3Iin（RP−Well≫rbe2） (1) Tr2のコレクタ電流をIc2とすると Ic2＝β2Ib2＝β２α3Iin (2) 同様にIc2がドライブ電流となつてＲNSub間で
の電圧降下がVbelになつた時Tr1のベース電流Ib1
が流れてTr1はON状態となる。 Ib1＝Ic2（ＲNSub〓rbe1） (3) Ic1＝β1Ib1＝β１β２α3Iin (4) 次の外部からのノイズが取除かれてもＶDD−
GND間即ちTr1Tr2間で電流が保持されるために
は Ib2≦Ic1 (5) の条件が満足されていれば良い。即ち α3Iinβ１β２α3Iin ∴１≦β１β２ (6) 又１＜β１β２の条件が成立した時１サイクル
のベース電流Ib′2より次の１サイクルのベース電
流Ib″2が大となるので、サイクルを繰り返すこと
によつて系を流れる電流が増加するとβmaxを境
にしてβが減少し始めるので無限に発散する訳で
ない。即ち定常状態で前述のような異常電流とし
ては次の２条件を同時に満たすところで落着くと
考えられる。 Ib2（ｎ−１）＝Ib2（ｎ）、 β１（ｎ）・β（ｎ）≧１ 又先のTrの寸法の大小が前記異常電流が流れ
る現象の起り易さについての主要因でないが、上
式を基に考察する。Trの寸法（正確にはドレイ
ン面積）の大小をパラメータとした電流増巾率を
測定したところ異常電流が収斂した時の電流値と
Tr寸法の大小とは相関があり大きなドレイン面
積を持つたTr程異常電流が大となり逆に小さい
Trはその値が小さくなる。又出力に負のノイズ
が加わつても正のノイズと同時に Ib1α4Iin（ＲNSub〓rbe1 (7) Ic1＝β1Ib1＝β１α4Iin Ib2＝Ic1（RP−Well≫rbe2 Ic2＝β2Ib2＝β１β２α4Iin 系の電流が保持するための条件としては Ib1≦Ic2 １≦β１β２ (8) となる。 これまでの記載からサイリスタ回路の動作によ
る異常電流はlateral Trとvertical Trのβ積を１
より小さくすれば良いことが判つた。しかしこの
条件であるβ積が１以上であつても前記異常電流
が防止しうることを本発明者は見出した。この現
象を追跡した結果コンタクトホールの取り方と前
記異常現象に相関があることを見出した。 ところでＣ／MOSインバータを構成する回路
では電源であるＶDD，ＶSSはＶDDをＮ形半導体基
板と同電位にし、ＶSSをＰ−Well領域と同電位
にしている。Ｎ形半導体基板又はＰ−Well領域
を同電位にするためにN+P+の領域を夫々に形成
してＰチヤンネルTr、ＮチヤンネルTrのソース
と電源を接続している。したがつて今のＣ／
MOS回路で第４図に示したサイリスタ回路に外
部ノイズのトリガ信号が加わつた時はサイリスタ
回路の一部を構成するバイポーラTrを形成する
前に必ず前記電源回路を通して電流が流れる事に
なる。したがつてその電流を基にしてＮ形半導体
基板とＰ−Well領域の抵抗とこの電流の積はバ
イポーラTrとして動作するために必要なベース
−エミツタ間のスレツシオルド電圧Vthになつた
時始めてバイポーラTrとして動作しサイリスタ
回路を構成することになる。若しlateral Trの
Vthにならなければ瞬間的にある程度電流は流れ
ても保持して流れ続ける現象は起らない。 このことから電流が一定の時Vthをより小さく
するには半導体基板とＰ−Well領域の抵抗をど
れだけ小さくできるかが問題となる。 このためには電源と同電位とするためのP+N+
拡散層に電源ラインを通じるためのコンタクトホ
ールを夫々Ｎ形半導体基板及びＰ−Well領域ま
での経過を短くすることが重要になる。 こゝでコンタクトホールのとり方を色々変えた
場合異常電流を起す場合のlateral TrとVertical
Trのβ積がどのようになるかを調査した結果を
表−１に示す。
Ｃ／MOSと略称する）に寄生するバイボーラTr
による難点を排除した半導体装置に関する。 従来からＣ／MOSで構成した回路は種々知ら
れているが、その代表例を第１図及び第２図によ
り説明する。このインバータ回路はＰチヤンネル
のMOS Trθ１とＮチヤンネルMOS Trθ２とで
構成され、θ１のソース電極は正電源ＶDDに接続
する外、θ１のドレイン電極はθ２のドレイン電
極と共通接続して出力端に、θ２のソース電極は
負電源ＶSSに結ぶ。又θ１及びθ２のゲート電極
は共に入力端に結んでインバータを構成する。 第２図はこの回路を半導体ウエハに作成した断
側面図である。この例では１×1015atoms／cm3位
の濃度を持つＮ導電形基板１に２×1016atoms／
cm3程度の濃度を有するＰ導電型不純物よりなるい
わゆるＰ−Well層２を形成し、このＰ−Well層
２外のＮ導電型基板にＰチヤンネルMOS Trとな
るＰ領域３，４を（例えば1019atoms／cm3）拡散
する。一方前記Ｐ−Well層２内にもＮチヤンネ
ルMOS TrとなるＮ領域５，６をＮ導電形不純物
を1020atoms／cm3程度拡散する。更にＰ−Well領
域２及びこれ以外のＮ導体基板１には電源接続す
るＰ及びＮ形の拡散領域７，８を形成する。 これに続いてMOS Trのゲートとなる位置に約
1500Åの薄い珪素酸化物を被着し、必要部分を開
孔してAl等の導電体で回路接続する。必要なら
ば基板上に保護膜を設けてＣ／MOS半導体素子
が得られる。 この工程は概略であり一例を示したものであ
る。このような構造を有するＣ／MOS回路はＰ
チヤンネルMOS TrとＮチヤンネルMOS Trのし
きい値電圧Vthが逆極性を持つため入力電圧に対
して夫々全く逆の動作を行ないその動作パワは非
常に小さい。例えばＶDDに＋5V、ＶSSを接地
（GND）とした際入力Inに＋5Vが供給されればθ
２は導通（ON）し、θ１は非導通（OFF）とな
り、ＶDD−ＶSS間に直流電流が全く流れない。逆
に入力にOVが供給されればθ２はOFFしθ１は
ONとなり同様にＶDD−ＶSS間に直流電流が流れ
ないことになる。 そのためＣ／MOS回路は一般に動作消費電力
が殆んどなく入力情報のパルス過渡領域でθ１，
θ２が共にONし、瞬時の過渡電流が流れること
と、PN接合に起るリーク電流及び出力にある負
荷容量を充放電するための電流が流れるに過ぎな
い。従つて一般にＣ／MOS回路のPowerは極小
と言える。 しかしこのようなＣ／MOS回路系にあつては
出力或は入力にimpulse的ノイズが加わつた時Ｖ
DD−ＶSS間にDCの大電流（数十ｍＡ〜数百ｍ
Ａ）が流れ、そのノイズを取り除いても定常的に
その電流を保持し続ける現象が起つた。この
impulseの極性には正負があり、この現象を解除
するにはＶDDを或る一定電圧以下に下げるか回路
系の電源を切らねばならなかつた。 本発明は上記の欠点を除去した新規な半導体装
置を提供するものである。 即ちＣ／MOS構造を有する半導体装置にあつ
ては特定のサイリスタ回路が構成されることを見
出した事実を基に完成したものである。 第３図はこのサイリスタ回路がＣ／MOS回路
内に作成された状態を示した側断面図、第４図は
その等価回路図である。これは複数のバイポーラ
Trから成りサイリスタ動作が一旦生じるとパワ
ーが膨大となることが多い。このサイリスタ回路
を第３図により説明するとＮ形半導体基板１０に
形成されたＰ−Well領域１１には半導体基板の
厚さ方向に沿つて寄生バイポーラTr2，Tr4が、
Ｐ−Well領域１１外の半導体基板１０には半導
体基板の厚さ方向に交叉する方向に寄生Tr1，
Tr2が形成される外、Ｐ−Well領域１１及びＮ形
半導体基板１０の保有する抵抗とで前記サイリス
タ回路が構成される。又Ｃ／MOSに必要なソー
ス、ドレインを構成するN+領域１２，１３、P+
領域１４，１５とコンタクト領域となるP+領域
１６、N+領域１７が形成され更にガードリング
層１８が形成される。 以下の説明でαはバイポーラトランジスタ用語
として一般に定義される電流増巾率、βはα／１−α で定義される電流増巾率、Ｉは電流、Ｉに付属し
た信号でｅはエミツタ、ｂはベース、Ｃはコレク
タ、又数字は各Tr及び抵抗を意味する。 第４図の実線矢印に示すように出力に正のイン
パルスノイズが加わるとα３×Iinの電流がRP−
Well領域をバイパスして流れその電圧降下が
Vbe2になつた時Tr2のベースに電流Ib2が流れ
る。 Ib2α3Iin（RP−Well≫rbe2） (1) Tr2のコレクタ電流をIc2とすると Ic2＝β2Ib2＝β２α3Iin (2) 同様にIc2がドライブ電流となつてＲNSub間で
の電圧降下がVbelになつた時Tr1のベース電流Ib1
が流れてTr1はON状態となる。 Ib1＝Ic2（ＲNSub〓rbe1） (3) Ic1＝β1Ib1＝β１β２α3Iin (4) 次の外部からのノイズが取除かれてもＶDD−
GND間即ちTr1Tr2間で電流が保持されるために
は Ib2≦Ic1 (5) の条件が満足されていれば良い。即ち α3Iinβ１β２α3Iin ∴１≦β１β２ (6) 又１＜β１β２の条件が成立した時１サイクル
のベース電流Ib′2より次の１サイクルのベース電
流Ib″2が大となるので、サイクルを繰り返すこと
によつて系を流れる電流が増加するとβmaxを境
にしてβが減少し始めるので無限に発散する訳で
ない。即ち定常状態で前述のような異常電流とし
ては次の２条件を同時に満たすところで落着くと
考えられる。 Ib2（ｎ−１）＝Ib2（ｎ）、 β１（ｎ）・β（ｎ）≧１ 又先のTrの寸法の大小が前記異常電流が流れ
る現象の起り易さについての主要因でないが、上
式を基に考察する。Trの寸法（正確にはドレイ
ン面積）の大小をパラメータとした電流増巾率を
測定したところ異常電流が収斂した時の電流値と
Tr寸法の大小とは相関があり大きなドレイン面
積を持つたTr程異常電流が大となり逆に小さい
Trはその値が小さくなる。又出力に負のノイズ
が加わつても正のノイズと同時に Ib1α4Iin（ＲNSub〓rbe1 (7) Ic1＝β1Ib1＝β１α4Iin Ib2＝Ic1（RP−Well≫rbe2 Ic2＝β2Ib2＝β１β２α4Iin 系の電流が保持するための条件としては Ib1≦Ic2 １≦β１β２ (8) となる。 これまでの記載からサイリスタ回路の動作によ
る異常電流はlateral Trとvertical Trのβ積を１
より小さくすれば良いことが判つた。しかしこの
条件であるβ積が１以上であつても前記異常電流
が防止しうることを本発明者は見出した。この現
象を追跡した結果コンタクトホールの取り方と前
記異常現象に相関があることを見出した。 ところでＣ／MOSインバータを構成する回路
では電源であるＶDD，ＶSSはＶDDをＮ形半導体基
板と同電位にし、ＶSSをＰ−Well領域と同電位
にしている。Ｎ形半導体基板又はＰ−Well領域
を同電位にするためにN+P+の領域を夫々に形成
してＰチヤンネルTr、ＮチヤンネルTrのソース
と電源を接続している。したがつて今のＣ／
MOS回路で第４図に示したサイリスタ回路に外
部ノイズのトリガ信号が加わつた時はサイリスタ
回路の一部を構成するバイポーラTrを形成する
前に必ず前記電源回路を通して電流が流れる事に
なる。したがつてその電流を基にしてＮ形半導体
基板とＰ−Well領域の抵抗とこの電流の積はバ
イポーラTrとして動作するために必要なベース
−エミツタ間のスレツシオルド電圧Vthになつた
時始めてバイポーラTrとして動作しサイリスタ
回路を構成することになる。若しlateral Trの
Vthにならなければ瞬間的にある程度電流は流れ
ても保持して流れ続ける現象は起らない。 このことから電流が一定の時Vthをより小さく
するには半導体基板とＰ−Well領域の抵抗をど
れだけ小さくできるかが問題となる。 このためには電源と同電位とするためのP+N+
拡散層に電源ラインを通じるためのコンタクトホ
ールを夫々Ｎ形半導体基板及びＰ−Well領域ま
での経過を短くすることが重要になる。 こゝでコンタクトホールのとり方を色々変えた
場合異常電流を起す場合のlateral TrとVertical
Trのβ積がどのようになるかを調査した結果を
表−１に示す。
【表】
この表においてＥからＡにいくに従つて
RNsub、RPWell（Ｐ−Well領域抵抗）が大きく
なる傾向になつているので異常電流の起り難さは
Ａ→Ｅの順となりＥが一番起り難いことになる。
このコンタクトホールのとり方を第５図に示し
た。ここで、Ａは８μ□だけでコンタクトを取つ
た場合、Ｂは第５図のパターンのトランジスタθ
１であれば下側面、トランジスタθ２であれば上
側面でコンタクトを取つた場合、ＣはＢでの上、
下側面と左右側面の1/2までコンタクトを取つた
場合、Ｅは上、下側面と左右側面でMOSトラン
ジスタを囲むようにコンタクトを取つた場合を示
す。 またコンタクトホールＡ〜Ｅと異常電流開始電
圧ＶDDMiNの関係を調べた実験の結果では第６図
に示すようにコンタクトホールの位置Ａ〜Ｅによ
つて異常電流開始電圧ＶDDMiNが変化している。
即ち、異常電流の起り難さはＡ＜Ｂ＜Ｃ＜Ｄ＜Ｅ
となり、これはコンタクトホールのとり方によつ
て異常電流の発生が制御されることを示してお
り、又表−１のコンタクトホールの抵抗Nsub抵
抗を加えた順にＶDD MINが大きくなることが第
６図から判る。 更にＰ−Well領域のxjを深くして電流増巾率β
を小さくしてもコンタクトホールのとり方が
ABCでは効果的でなくDEに対しては効果が出
る。但しこのＤ，Ｅのとり方の際両Trのβ積≧
１となつていることが判つた。 次にコンタクトホールのとり方をＤとした場合
の特性を第７図により説明する。これは横軸は寄
生Lateral Trのベース巾（ＷL）、縦軸に異常電流
値と異常電流開始電圧ＶDD MINをスランピング
時間（xjを下げるための熱工程の時間）をパラメ
ータして取つた図である。ここでLateral Trのベ
ース巾とはP+領域１４，１５とＰ−Well領域１
１の距離を意味する。又Vertical Trのベース巾
は半導体基板１０とN+領域１２，１３間が相当
し、Ｐ−Well領域の深さxj（半導体基板の厚さ方
向）から各拡散領域の深さを差引いた値となる。 第７図において実線はＰ−Well領域を20時間
スランピングした時、一点鎖線は40時間をスラン
ピングした時、破線は60時間スランピングをした
時を示した。第７図によつて判るようにＷL＝50
μでは異常電流があるが、ＷL＝70μでは全然異
常電流が起つていない。これは何れもLateral Tr
とVertical Trのβ積が＞１であるがコンタクト
ホールの取り方Ｄに対するcriticalな条件として
ベース巾50μを考えればよいことを意味する。と
言うのはＷL＝50μ以上の時第７図よりわかるよ
うに全てのＷVに対してβ積＞１となつている
が、異常電流は起つていない。つまりＷL＝50μ
でＰ−Wellのスランピング時間は20時間（ＷV〜
52.4μ）が必要条件と考えられる。ここで
Vertical Trのベース巾ＷVとβの関係を示した第
８図と、Lateral Trのベース巾ＷLとβの関係を
示した第９図よりそれぞれベース巾ＷV＝52.4
μ、ＷL＝50μのβを求めると、βV＝2.0×102、
βL＝2.4×10-2となりβ積は2.0×102×2.4×10-2
＝4.8となり１より大となる。 これらLateral Trのベース巾ＷLとVertical Tr
のベース巾（Pwellの拡散深さxj）との関係を示
すと第１０図のようになる。つまり、コンタクト
ホールを考慮しなければ、β積は１以下でないと
ラツチランプは起こるがコンタクトホールの位置
を第５図に示すようにＤ、あるいはＥのように取
れば、Ｄの取り方であればβ積が4.8となつても
またＥのとり方であればβ積が8.1となつてもラ
ツチアツプ現象を防ぐことができる。この事は前
記条件の不等式１≦β１β２の左辺１の値がコン
タクトホールのとり方によつて変りうることを示
している。こゝで実験式として 電流増巾率β＝kexp（−aW） (10) を得更にコンタクトホールのとり方としてδを採
り入れて異常電流が発生しない条件を表わす
Lateral Trのベース巾とVertical Trのベース巾
の関係実験式を得た。尚(10)式のｋ、ａは系数Ｗは
寄生バイポーラTrのベース巾を意味する。 ＷL＞１／ｍInｋＬｋＶ／δ−ｎ／ｍＷV (11) こゝでＷL及びＷVはLateral TrとVertical Tr
のベース巾、ｋLｋVは(10)式のLateral Trと
Vertical Trのｋ（係数）、ｎとｍは(10)式の
Lateral TrとVertical Trのａ（係数）を示す。 上記実験式を満足するようにコンタクトホール
を決めれば寄生バイポーラTrのβ積を１より大
であつてもこの動作を封じ込めてサイリスタ回路
による異常電流が防止出来る。 このようにLateral Tr1及びVertical Tr2のβ
積が１以上であつてもコンタクトホールの取り方
を上記実験式のδを満足するようにとれば良いこ
とになる。 言いかえればLateral Tr1とVertical Tr2のβ
積が１以上であつてもＰチヤンネルMOSTrとＮ
チヤンネルMOSTrの夫々のソースと半導体基板
を同電位にすれば両種Trの動作を封じ込めるこ
とが出来る。 又コンタクトホールのとり方は両種Trのコレ
クタ迄の距離即ちLateral Tr1にあつては、Ｐ−
Well領域迄又Vertical Tr2では半導体基板迄の距
離即ち、Ｐ−Well領域のxjからこの領域中に作成
されるドレイン、ソース拡散層のxjを差引いた値
を小さくし、且つこの寄生バイポーラTrのベー
ス、エミツタ間のスレツシヨルド電圧を0.5V程
度になるよう配慮すれば良いことになる。 ところでコンタクトホールはＶDDとGND即ち
電源からの電荷を両MOS形Trに伝達する役目を
有するのは勿論であるが、これと前記寄生バイポ
ーラTrのコレクタとなる前記Ｐ−Well領域と前
記半導体基板迄のPathを制御し且つ寄生バイポ
ーラTrのベース・エミツタ間のスレツシヨルド
電圧を制限することによつて寄生バイポーラTr
の動作を封じることが可能となる。寄生バイポー
ラTrはLateral TrとVertical Trの両種があり、
この中サイリスタ回路の動作によつて発生する異
常電流はTr1及びTr2によつてサイクルが繰返さ
れるのは前述の通りであり、この観点からすれば
前記Tr1，Tr2の何れか一方を制御すれば良いと
の考え方も出る。しかしTr1，Tr2の両方又は何
れか一方の動作を封じるために前記した手段を併
用しても何等差支えないことを附記しておく。 第１１図〜第２６図には具体的なパターンレイ
アウトを示したが図中一点鎖線がコンタクトホー
ルを示した。第１１図〜第２６図において、第１
１，１２，１７，１８，２１図は、コンタクト領
域１６，１７がそれぞれのMOS Trθ１，θ２の
ソース領域全域で隣接した場合を示しており、他
はMOS Trθ１，θ２のソース領域の一部領域で
隣接する場合を示している。又、第１１，１７，
２１図は、コンタクト領域１６，１７とそれぞれ
のMOS Trθ１，θ２のソース領域とが同一コン
タクト領域で配線接続されている場合を示してい
る。さらに第１１，１２，１７，１８，２１図
は、コンタクト領域がMOS Trを取り囲むように
形成された場合を示している。また第１１図〜第
２６図は、第１のコレクタ領域と第２のコンタク
ト領域との少なくとも一部が隣接して形成された
場合を示している。 このように本発明は両種の寄生バイポーラTr
のβ種が１以上であつても、実験式(11)のδを満足
するようにコンタクトホールを設置すればこの寄
生バイポーラTrの動作を封じることが可能とな
るので、サイリスタ回路によつて起る異常電流が
防止できる。又MOS形Trのソース電極と半導体
基板を同電位とする場合、両種のMOS形Trのソ
ース電極の場合の外何れか一方のソース電極と半
導体基板を同電位にしても差支えない。
RNsub、RPWell（Ｐ−Well領域抵抗）が大きく
なる傾向になつているので異常電流の起り難さは
Ａ→Ｅの順となりＥが一番起り難いことになる。
このコンタクトホールのとり方を第５図に示し
た。ここで、Ａは８μ□だけでコンタクトを取つ
た場合、Ｂは第５図のパターンのトランジスタθ
１であれば下側面、トランジスタθ２であれば上
側面でコンタクトを取つた場合、ＣはＢでの上、
下側面と左右側面の1/2までコンタクトを取つた
場合、Ｅは上、下側面と左右側面でMOSトラン
ジスタを囲むようにコンタクトを取つた場合を示
す。 またコンタクトホールＡ〜Ｅと異常電流開始電
圧ＶDDMiNの関係を調べた実験の結果では第６図
に示すようにコンタクトホールの位置Ａ〜Ｅによ
つて異常電流開始電圧ＶDDMiNが変化している。
即ち、異常電流の起り難さはＡ＜Ｂ＜Ｃ＜Ｄ＜Ｅ
となり、これはコンタクトホールのとり方によつ
て異常電流の発生が制御されることを示してお
り、又表−１のコンタクトホールの抵抗Nsub抵
抗を加えた順にＶDD MINが大きくなることが第
６図から判る。 更にＰ−Well領域のxjを深くして電流増巾率β
を小さくしてもコンタクトホールのとり方が
ABCでは効果的でなくDEに対しては効果が出
る。但しこのＤ，Ｅのとり方の際両Trのβ積≧
１となつていることが判つた。 次にコンタクトホールのとり方をＤとした場合
の特性を第７図により説明する。これは横軸は寄
生Lateral Trのベース巾（ＷL）、縦軸に異常電流
値と異常電流開始電圧ＶDD MINをスランピング
時間（xjを下げるための熱工程の時間）をパラメ
ータして取つた図である。ここでLateral Trのベ
ース巾とはP+領域１４，１５とＰ−Well領域１
１の距離を意味する。又Vertical Trのベース巾
は半導体基板１０とN+領域１２，１３間が相当
し、Ｐ−Well領域の深さxj（半導体基板の厚さ方
向）から各拡散領域の深さを差引いた値となる。 第７図において実線はＰ−Well領域を20時間
スランピングした時、一点鎖線は40時間をスラン
ピングした時、破線は60時間スランピングをした
時を示した。第７図によつて判るようにＷL＝50
μでは異常電流があるが、ＷL＝70μでは全然異
常電流が起つていない。これは何れもLateral Tr
とVertical Trのβ積が＞１であるがコンタクト
ホールの取り方Ｄに対するcriticalな条件として
ベース巾50μを考えればよいことを意味する。と
言うのはＷL＝50μ以上の時第７図よりわかるよ
うに全てのＷVに対してβ積＞１となつている
が、異常電流は起つていない。つまりＷL＝50μ
でＰ−Wellのスランピング時間は20時間（ＷV〜
52.4μ）が必要条件と考えられる。ここで
Vertical Trのベース巾ＷVとβの関係を示した第
８図と、Lateral Trのベース巾ＷLとβの関係を
示した第９図よりそれぞれベース巾ＷV＝52.4
μ、ＷL＝50μのβを求めると、βV＝2.0×102、
βL＝2.4×10-2となりβ積は2.0×102×2.4×10-2
＝4.8となり１より大となる。 これらLateral Trのベース巾ＷLとVertical Tr
のベース巾（Pwellの拡散深さxj）との関係を示
すと第１０図のようになる。つまり、コンタクト
ホールを考慮しなければ、β積は１以下でないと
ラツチランプは起こるがコンタクトホールの位置
を第５図に示すようにＤ、あるいはＥのように取
れば、Ｄの取り方であればβ積が4.8となつても
またＥのとり方であればβ積が8.1となつてもラ
ツチアツプ現象を防ぐことができる。この事は前
記条件の不等式１≦β１β２の左辺１の値がコン
タクトホールのとり方によつて変りうることを示
している。こゝで実験式として 電流増巾率β＝kexp（−aW） (10) を得更にコンタクトホールのとり方としてδを採
り入れて異常電流が発生しない条件を表わす
Lateral Trのベース巾とVertical Trのベース巾
の関係実験式を得た。尚(10)式のｋ、ａは系数Ｗは
寄生バイポーラTrのベース巾を意味する。 ＷL＞１／ｍInｋＬｋＶ／δ−ｎ／ｍＷV (11) こゝでＷL及びＷVはLateral TrとVertical Tr
のベース巾、ｋLｋVは(10)式のLateral Trと
Vertical Trのｋ（係数）、ｎとｍは(10)式の
Lateral TrとVertical Trのａ（係数）を示す。 上記実験式を満足するようにコンタクトホール
を決めれば寄生バイポーラTrのβ積を１より大
であつてもこの動作を封じ込めてサイリスタ回路
による異常電流が防止出来る。 このようにLateral Tr1及びVertical Tr2のβ
積が１以上であつてもコンタクトホールの取り方
を上記実験式のδを満足するようにとれば良いこ
とになる。 言いかえればLateral Tr1とVertical Tr2のβ
積が１以上であつてもＰチヤンネルMOSTrとＮ
チヤンネルMOSTrの夫々のソースと半導体基板
を同電位にすれば両種Trの動作を封じ込めるこ
とが出来る。 又コンタクトホールのとり方は両種Trのコレ
クタ迄の距離即ちLateral Tr1にあつては、Ｐ−
Well領域迄又Vertical Tr2では半導体基板迄の距
離即ち、Ｐ−Well領域のxjからこの領域中に作成
されるドレイン、ソース拡散層のxjを差引いた値
を小さくし、且つこの寄生バイポーラTrのベー
ス、エミツタ間のスレツシヨルド電圧を0.5V程
度になるよう配慮すれば良いことになる。 ところでコンタクトホールはＶDDとGND即ち
電源からの電荷を両MOS形Trに伝達する役目を
有するのは勿論であるが、これと前記寄生バイポ
ーラTrのコレクタとなる前記Ｐ−Well領域と前
記半導体基板迄のPathを制御し且つ寄生バイポ
ーラTrのベース・エミツタ間のスレツシヨルド
電圧を制限することによつて寄生バイポーラTr
の動作を封じることが可能となる。寄生バイポー
ラTrはLateral TrとVertical Trの両種があり、
この中サイリスタ回路の動作によつて発生する異
常電流はTr1及びTr2によつてサイクルが繰返さ
れるのは前述の通りであり、この観点からすれば
前記Tr1，Tr2の何れか一方を制御すれば良いと
の考え方も出る。しかしTr1，Tr2の両方又は何
れか一方の動作を封じるために前記した手段を併
用しても何等差支えないことを附記しておく。 第１１図〜第２６図には具体的なパターンレイ
アウトを示したが図中一点鎖線がコンタクトホー
ルを示した。第１１図〜第２６図において、第１
１，１２，１７，１８，２１図は、コンタクト領
域１６，１７がそれぞれのMOS Trθ１，θ２の
ソース領域全域で隣接した場合を示しており、他
はMOS Trθ１，θ２のソース領域の一部領域で
隣接する場合を示している。又、第１１，１７，
２１図は、コンタクト領域１６，１７とそれぞれ
のMOS Trθ１，θ２のソース領域とが同一コン
タクト領域で配線接続されている場合を示してい
る。さらに第１１，１２，１７，１８，２１図
は、コンタクト領域がMOS Trを取り囲むように
形成された場合を示している。また第１１図〜第
２６図は、第１のコレクタ領域と第２のコンタク
ト領域との少なくとも一部が隣接して形成された
場合を示している。 このように本発明は両種の寄生バイポーラTr
のβ種が１以上であつても、実験式(11)のδを満足
するようにコンタクトホールを設置すればこの寄
生バイポーラTrの動作を封じることが可能とな
るので、サイリスタ回路によつて起る異常電流が
防止できる。又MOS形Trのソース電極と半導体
基板を同電位とする場合、両種のMOS形Trのソ
ース電極の場合の外何れか一方のソース電極と半
導体基板を同電位にしても差支えない。
第１図は従来のＣ／MOS回路図、第２図は第
１図回路を半導体基板に作成した断側面図、第３
図は本発明に係る半導体基板の断側面図、第４図
はＣ／MOS回路素子に形成されるサイリスタ回
路の等価回路図、第５図はコンタクトホールの位
置を示した半導体装置の平面図、第６図は第５図
のコンタクトホール位置を横軸に縦軸に異常電流
発生電圧及びVthを採つて異常電流の発生し易さ
とコンタクトホール位置の関係を示した図、第７
図は横軸にラテラルTrのベース巾縦軸に異常電
流開始電流を採つて両者の関係を示した図、第８
図はVertical Trのベース巾と電流増巾率の関係
を示した図、第９図はLateral Trのベース巾と電
流増巾率の関係を示した図、第１０図はＰ−
Well領域のxjと寄生Trのベース巾の関係を示し
た図、第１１図〜第２６図は本願に適用されるパ
ターンレイアウトを示した平面図である。 １０：半導体基板、１１：拡散領域、Tr1〜
Tr4：寄生バイポーラTr。
１図回路を半導体基板に作成した断側面図、第３
図は本発明に係る半導体基板の断側面図、第４図
はＣ／MOS回路素子に形成されるサイリスタ回
路の等価回路図、第５図はコンタクトホールの位
置を示した半導体装置の平面図、第６図は第５図
のコンタクトホール位置を横軸に縦軸に異常電流
発生電圧及びVthを採つて異常電流の発生し易さ
とコンタクトホール位置の関係を示した図、第７
図は横軸にラテラルTrのベース巾縦軸に異常電
流開始電流を採つて両者の関係を示した図、第８
図はVertical Trのベース巾と電流増巾率の関係
を示した図、第９図はLateral Trのベース巾と電
流増巾率の関係を示した図、第１０図はＰ−
Well領域のxjと寄生Trのベース巾の関係を示し
た図、第１１図〜第２６図は本願に適用されるパ
ターンレイアウトを示した平面図である。 １０：半導体基板、１１：拡散領域、Tr1〜
Tr4：寄生バイポーラTr。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板に第２導電型の不純
物領域を形成し、前記不純物領域外の前記半導体
基板にこの半導体基板と第１の電源を接続する第
１のコンタクト領域と第２導電型のチヤンネルを
有する第１のMOS型トランジスタを形成し、前
記不純物領域にこの不純物領域と第２の電源を接
続する第２のコンタクト領域と第１導電型のチヤ
ンネルを有する第２のMOS型トランジスタを形
成する半導体装置において、前記第１のMOS型
トランジスタのソース領域と前記半導体基板の前
記ソース領域近傍領域との間と、前記第２の
MOS型トランジスタのソース領域と前記不純物
領域の前記ソース領域近傍領域との間の少なくと
も一方を同電位とすることを特徴とする半導体装
置。 ２ 前記第１、第２のコンタクト領域の少なくと
も一方が前記第１、第２のMOS型トランジスタ
の少なくとも一方を取り囲むように形成したこと
を特徴とする前記特許請求の範囲第１項記載の半
導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50087397A JPS5211872A (en) | 1975-07-18 | 1975-07-18 | Semiconductor device |
| GB29282/76A GB1559582A (en) | 1975-07-18 | 1976-07-14 | Complementary mosfet device |
| FR7621993A FR2318503A1 (fr) | 1975-07-18 | 1976-07-19 | Circuit a transistors a effet de champ a metal-oxyde-semi-conducteur complementaire |
| CH923676A CH611739A5 (en) | 1975-07-18 | 1976-07-19 | CMOS Semiconductor circuit |
| DE19762632447 DE2632447A1 (de) | 1975-07-18 | 1976-07-19 | Cmos-halbleitervorrichtung |
| US05/917,175 US4152717A (en) | 1975-07-18 | 1978-06-20 | Complementary MOSFET device |
| MY316/81A MY8100316A (en) | 1975-07-18 | 1981-12-30 | A complementary mosfet device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50087397A JPS5211872A (en) | 1975-07-18 | 1975-07-18 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5211872A JPS5211872A (en) | 1977-01-29 |
| JPS626347B2 true JPS626347B2 (ja) | 1987-02-10 |
Family
ID=13913732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50087397A Granted JPS5211872A (en) | 1975-07-18 | 1975-07-18 | Semiconductor device |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS5211872A (ja) |
| CH (1) | CH611739A5 (ja) |
| DE (1) | DE2632447A1 (ja) |
| FR (1) | FR2318503A1 (ja) |
| GB (1) | GB1559582A (ja) |
| MY (1) | MY8100316A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128281A (en) * | 1977-04-15 | 1978-11-09 | Hitachi Ltd | Insulated gate field effect type semiconductor device for large power |
| GB1549130A (en) * | 1977-06-01 | 1979-08-01 | Hughes Microelectronics Ltd Cm | Monolithic integrated circuit |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
| JPS58210660A (ja) * | 1982-06-01 | 1983-12-07 | Seiko Epson Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE636317A (ja) * | 1962-08-23 | 1900-01-01 | ||
| US3916430A (en) * | 1973-03-14 | 1975-10-28 | Rca Corp | System for eliminating substrate bias effect in field effect transistor circuits |
-
1975
- 1975-07-18 JP JP50087397A patent/JPS5211872A/ja active Granted
-
1976
- 1976-07-14 GB GB29282/76A patent/GB1559582A/en not_active Expired
- 1976-07-19 CH CH923676A patent/CH611739A5/xx not_active IP Right Cessation
- 1976-07-19 FR FR7621993A patent/FR2318503A1/fr active Granted
- 1976-07-19 DE DE19762632447 patent/DE2632447A1/de not_active Ceased
-
1981
- 1981-12-30 MY MY316/81A patent/MY8100316A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| FR2318503A1 (fr) | 1977-02-11 |
| FR2318503B1 (ja) | 1980-05-16 |
| DE2632447A1 (de) | 1977-01-20 |
| JPS5211872A (en) | 1977-01-29 |
| GB1559582A (en) | 1980-01-23 |
| MY8100316A (en) | 1981-12-31 |
| CH611739A5 (en) | 1979-06-15 |
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