JPS5823949B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5823949B2 JPS5823949B2 JP50087917A JP8791775A JPS5823949B2 JP S5823949 B2 JPS5823949 B2 JP S5823949B2 JP 50087917 A JP50087917 A JP 50087917A JP 8791775 A JP8791775 A JP 8791775A JP S5823949 B2 JPS5823949 B2 JP S5823949B2
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- transistors
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型電界効果トランジスタ（以下ＣＭＯ８と
略称する）に寄生したバイポーラトランジスタによる難
点を除去した半導体集積回路装置に関するものである。
略称する）に寄生したバイポーラトランジスタによる難
点を除去した半導体集積回路装置に関するものである。
従来からＣＭＯ８で構成した回路は種々知られているが
、その代表例として第１図に示したＣＭＯＳインパーク
回路により以下説明する。
、その代表例として第１図に示したＣＭＯＳインパーク
回路により以下説明する。
このインパーク回路はＰチャンネル型ＭＯ８Ｉ−ランジ
スクＱ１とＮチャンネル型ＭＯ８Ｉ−ランジスタＱ２と
で構成され、トランジスタＱ１のソース電極はＩＥ電源
ＶＤＤに接続するほか、トランジスタＱ１のドレイン電
極はトランジスタＱ２のドレイン電極と共通に接続して
出力端ＯＵＴに結び、トランジスタＱ２のソース電極は
負電源ＶＳＳに結ぶ。
スクＱ１とＮチャンネル型ＭＯ８Ｉ−ランジスタＱ２と
で構成され、トランジスタＱ１のソース電極はＩＥ電源
ＶＤＤに接続するほか、トランジスタＱ１のドレイン電
極はトランジスタＱ２のドレイン電極と共通に接続して
出力端ＯＵＴに結び、トランジスタＱ２のソース電極は
負電源ＶＳＳに結ぶ。
またトランジスタＱ１及びＱ２のゲート電極は共に入力
端ＩＮに接続してインバータを構成する。
端ＩＮに接続してインバータを構成する。
この回路を半導体ウェハに完成したものの断面図が第２
図である。
図である。
この例では、Ｉ Ｘ １０１５ａ ｔ ｏｍｓ／ｃｒＡ
位の濃度をもつＮ型基板１に２Ｘ １．０１６ａｔｏｍ
ｓ／Ｃｒ１Ｌ程度の濃度のＰ型不純物を有したいわゆる
Ｐ−ｗｅ Ｉ １層２を形成し、この層２外のＮ型基板
にＰチャネルＭＯＳトランジスタとなるＰ型頭域３゜４
を例えば濃度が１０１９ａｔｏｍｓ／ｆｆｌ程度となる
ように拡散形成する。
位の濃度をもつＮ型基板１に２Ｘ １．０１６ａｔｏｍ
ｓ／Ｃｒ１Ｌ程度の濃度のＰ型不純物を有したいわゆる
Ｐ−ｗｅ Ｉ １層２を形成し、この層２外のＮ型基板
にＰチャネルＭＯＳトランジスタとなるＰ型頭域３゜４
を例えば濃度が１０１９ａｔｏｍｓ／ｆｆｌ程度となる
ように拡散形成する。
一方、Ｐ −ｗｅ Ｉ １層２内にもＮチャネルＭＯＳ
トランジスタのストッパとなるＰ型頭域を、更にＰ−ｗ
ｅｌ１層にはＮチャネルＭＯＳトランジスタとなるＮ型
領域５，６をＮ型不純物を１０２０ａｔｏｍｓ／ｉ程度
拡散して形成する。
トランジスタのストッパとなるＰ型頭域を、更にＰ−ｗ
ｅｌ１層にはＮチャネルＭＯＳトランジスタとなるＮ型
領域５，６をＮ型不純物を１０２０ａｔｏｍｓ／ｉ程度
拡散して形成する。
その後ＭＯ８）ランジスタのゲートとなる位置に約１５
００人の薄い珪素酸化膜を設け、必要部分を開孔し、Ａ
１等の導電体で回路結線する。
００人の薄い珪素酸化膜を設け、必要部分を開孔し、Ａ
１等の導電体で回路結線する。
必要ならば基板上に保護膜も設けてＣＭＯ８の半導体素
子が得られる。
子が得られる。
この工程は概略でありかつ一例を示した。前記ストッパ
は各ＭＯＳトランジスタのサブストレート電極のバイア
ス接続に用いられ実際には電源ＶＤＤまたはＶＳＳに接
続されるが、このストッパはなくでもよい。
は各ＭＯＳトランジスタのサブストレート電極のバイア
ス接続に用いられ実際には電源ＶＤＤまたはＶＳＳに接
続されるが、このストッパはなくでもよい。
このような構造をもつＣＭＯ８回路は、Ｎ、Ｐチャネル
ＭＯＳトランジスタのしきい値電圧ｖｔｈが逆極性を有
するため、入力電圧に対してそれぞれ全く逆く動作を行
ない、その動作パワーは非常に小さいものである。
ＭＯＳトランジスタのしきい値電圧ｖｔｈが逆極性を有
するため、入力電圧に対してそれぞれ全く逆く動作を行
ない、その動作パワーは非常に小さいものである。
例えば電源ＶＤＤに＋５■、電源ＶＳＳを接地ＧＮＤと
した場合、入力ＩＮに＋５■が供給されれば、トランジ
スタＱ２は導通し、トランジスタＱ１は非導通し、電源
ＶＤＤ ｖｓｓ間に直流電流が全く流れない。
した場合、入力ＩＮに＋５■が供給されれば、トランジ
スタＱ２は導通し、トランジスタＱ１は非導通し、電源
ＶＤＤ ｖｓｓ間に直流電流が全く流れない。
逆に入力ＩＮに零Ｖが供給されれば、トランジスタＱ２
は非導通となり、トランジスタＱ１は導通となり、同様
に電源ＶＤＤ ｖｓｓ間に直流電流が流れないことにな
る。
は非導通となり、トランジスタＱ１は導通となり、同様
に電源ＶＤＤ ｖｓｓ間に直流電流が流れないことにな
る。
それゆえＣＭＯ８回路は一般に動作消費電力が殆んどな
く、入力情報のパルス過渡領域においてトランジスタＱ
、、Ｑ２が共に導通し、瞬時の過渡電流が流れることと
、ＰＮ接合に起るリーフ電流及び出力にある負荷容量を
充放電するための電流が流れるに過ぎない。
く、入力情報のパルス過渡領域においてトランジスタＱ
、、Ｑ２が共に導通し、瞬時の過渡電流が流れることと
、ＰＮ接合に起るリーフ電流及び出力にある負荷容量を
充放電するための電流が流れるに過ぎない。
従って一般にＣＭＯ８回路のパワー極少といえる。
しかしこのようなＣＭＯ８回路系にあっては、出力或は
入力にインパルス的にノイズが加わった時に電源ＶＤＤ
ｖｓｓ間に直流の大電流（数十ｍＡ〜数百ｍＡ）が流
れ、そのノイズを取り除いても、定常的に大電流が保持
し続ける現象が起った。
入力にインパルス的にノイズが加わった時に電源ＶＤＤ
ｖｓｓ間に直流の大電流（数十ｍＡ〜数百ｍＡ）が流
れ、そのノイズを取り除いても、定常的に大電流が保持
し続ける現象が起った。
このインパルスの極性には正、負があり、この現象を解
除するには電源ＶＤＤをある一定電圧以下に下げるか、
回路系の電源を切らねばならなかった。
除するには電源ＶＤＤをある一定電圧以下に下げるか、
回路系の電源を切らねばならなかった。
本発明は上記の欠点を除去した新規な半導体集積回路装
置を提供するものである。
置を提供するものである。
即本発明はＣＭＯ８構造にあっては、第３図に示したサ
イリスタ回路が構成されることを見出した事実をもとに
完成したものである。
イリスタ回路が構成されることを見出した事実をもとに
完成したものである。
第２図は前記サイリスク回路が第１図のＣＭＯＳインバ
ータ回路でどのように形成されるかということも示し、
第３図がその等価回路図であるが、これは複数の寄生バ
イホープトランジスタからなり、サイリスク動作が一度
生じるとパワーは膨大になることが多く、また熱的破壊
をひき起して信頼性低下の原因ともなる。
ータ回路でどのように形成されるかということも示し、
第３図がその等価回路図であるが、これは複数の寄生バ
イホープトランジスタからなり、サイリスク動作が一度
生じるとパワーは膨大になることが多く、また熱的破壊
をひき起して信頼性低下の原因ともなる。
上記サイリスク回路を第３図により説明するとＮ型半導
体基板１に形成されたＰ’−ｗｅ ｌ ｌ領域２には、
基板１の厚さ方向に沿って寄生バイポーラトランジスタ
Ｔｒ２ 、 Ｔｒ４が、またＰ−ｗｅ ｌ ｌ領域外の
基板１にはこの厚さ方向に直交する方向に寄生トランジ
スタＴｒ１ 、 Ｔｒ３が形成されるほか、Ｐ−ｗｅｌ
ｌ領域２及び基板１の保有する抵抗ＲｐＷｅ１１．ＲＮ
８ｕｂ１゜ＲＮｓｕｂ２が形成される。
体基板１に形成されたＰ’−ｗｅ ｌ ｌ領域２には、
基板１の厚さ方向に沿って寄生バイポーラトランジスタ
Ｔｒ２ 、 Ｔｒ４が、またＰ−ｗｅ ｌ ｌ領域外の
基板１にはこの厚さ方向に直交する方向に寄生トランジ
スタＴｒ１ 、 Ｔｒ３が形成されるほか、Ｐ−ｗｅｌ
ｌ領域２及び基板１の保有する抵抗ＲｐＷｅ１１．ＲＮ
８ｕｂ１゜ＲＮｓｕｂ２が形成される。
そして第３図の一点鎖線矢印で示すように、出力ＯＵＴ
に正のインパルスノイズが加わると、α３×■ｉｎの電
流がＲｐｗｅ １１領域をバイパスして流れ、その電圧
降下がＶＢＥ２になった時トランジスタＴｒ２のベース
に電流が流れる。
に正のインパルスノイズが加わると、α３×■ｉｎの電
流がＲｐｗｅ １１領域をバイパスして流れ、その電圧
降下がＶＢＥ２になった時トランジスタＴｒ２のベース
に電流が流れる。
■ｂ２−＝α３■１訂旦ｐｗｅ ｌ ｌ ＞ ７″ｂｅ
２ ）・・・・・・・・・・・・（１）ＩＣ２−β２Ｉ
２−β２α３１１ｎ ・・・・・・・・・・・
・（２）ただし、■ｂ２．■ｏ２はトランジスタＴｒ２
のベース、コレクタ電流、α１．α２．α３．α４はト
ランジスタαＩ Ｔｒｌ ＋ Ｔｒ２ ＋ Ｔｒ３＋ Ｔｒ４の電流増巾
率、β１−１−ｔｌ。
２ ）・・・・・・・・・・・・（１）ＩＣ２−β２Ｉ
２−β２α３１１ｎ ・・・・・・・・・・・
・（２）ただし、■ｂ２．■ｏ２はトランジスタＴｒ２
のベース、コレクタ電流、α１．α２．α３．α４はト
ランジスタαＩ Ｔｒｌ ＋ Ｔｒ２ ＋ Ｔｒ３＋ Ｔｒ４の電流増巾
率、β１−１−ｔｌ。
α２
篤−１−−へ、■１ｎはインパルスノイズである。
同様に■。
２がドライブ電流となってＲＮｓｕｂ２間の電圧降下が
ＶＢＥｌになった時トランジスタＴ ｒ １のベース電
流が流れて導通状態になる。
ＶＢＥｌになった時トランジスタＴ ｒ １のベース電
流が流れて導通状態になる。
■ｂ１−ＩＣ２（ＲＮｓｕｂ≧ｒｂｅｔ） ’・・
・・・・・・・・・（３）■ｃ１−β１■ｂ１−βＡａ
３Ｉｉ Ｈ・・・・・・・・・・・・（４）次の外部か
らのノイズが取り除かれても電源ＶＤＤ−■Φ間即ちＴ
ｒｌ ＋ Ｔｒ２間で電流が保持されるためには、 ■ｂ２≦■Ｃ１・・・・・・・・・・・・（５）の条件
が満足されていればよい。
・・・・・・・・・（３）■ｃ１−β１■ｂ１−βＡａ
３Ｉｉ Ｈ・・・・・・・・・・・・（４）次の外部か
らのノイズが取り除かれても電源ＶＤＤ−■Φ間即ちＴ
ｒｌ ＋ Ｔｒ２間で電流が保持されるためには、 ■ｂ２≦■Ｃ１・・・・・・・・・・・・（５）の条件
が満足されていればよい。
即ちα３■ｉｎ＜β１β２α３■ｉｎ ；＋ ’≦β１
β２・・・・・・・・・（６）また１くβ１β２の条件
が成立した時、ループ回路のサイクルのベース電流１′
より次の１サイクルのベース電流ｆ！ｂ２が大きくな
るので、サイクルを繰返すことによって系を流れる電流
は増加することになるが、無限に発散するわけではない
。
β２・・・・・・・・・（６）また１くβ１β２の条件
が成立した時、ループ回路のサイクルのベース電流１′
より次の１サイクルのベース電流ｆ！ｂ２が大きくな
るので、サイクルを繰返すことによって系を流れる電流
は増加することになるが、無限に発散するわけではない
。
βの電流依存性により電流が増加すると、βｍａｘを境
にしてβが減少し始め、定常状態において前述のような
異常電流としては次の２条件を同時に満すところで落ち
つくものと考えられる。
にしてβが減少し始め、定常状態において前述のような
異常電流としては次の２条件を同時に満すところで落ち
つくものと考えられる。
■ｂ２（ｎ−１）−■ｂ２（ｎ）、β（ｎ） ・Ａ（ｎ
） ＞ まただし■ｂ２（ｎ）は安定保持される時の電
流で、この場合ｎ回目のループ電流で安定すると考える
。
） ＞ まただし■ｂ２（ｎ）は安定保持される時の電
流で、この場合ｎ回目のループ電流で安定すると考える
。
また先にトランジスタの寸法の大小が前記異常電流が流
れる現象の起りやすさについての主要因ではないが、上
式をもとに考察する。
れる現象の起りやすさについての主要因ではないが、上
式をもとに考察する。
トランジスタの寸法（正確にはドレイン面積）の大小を
バラメークとした電流増巾率を測定したところ、異常電
流が収斂した際の電流値とトランジスタ寸法の大小とは
相関があり、大きなドレイン面積を持ったトランジスタ
はど異常電流が犬となり、逆に小さいトランジスタはそ
の値が小さくなる。
バラメークとした電流増巾率を測定したところ、異常電
流が収斂した際の電流値とトランジスタ寸法の大小とは
相関があり、大きなドレイン面積を持ったトランジスタ
はど異常電流が犬となり、逆に小さいトランジスタはそ
の値が小さくなる。
また出力ＯＵＴに点線矢印で示す負のノイズが加わった
場合でも、正のノイズと同様に ■ｂ１）α４■ｉｎ（ＲＮｓｕｂ〉ｒｂｅｔ） ・・
・・・・・・・・・・（力’Ｃ１−β、■ｂ１−β１α
４■ｉｎ ■ｂ２−■。
場合でも、正のノイズと同様に ■ｂ１）α４■ｉｎ（ＲＮｓｕｂ〉ｒｂｅｔ） ・・
・・・・・・・・・・（力’Ｃ１−β、■ｂ１−β１α
４■ｉｎ ■ｂ２−■。
１（Ｒｏｗｅｌｌ）ｒｂｅ２）ＩＣ２−β２Ｉｂ２−β
□β２α４■ｉｎ系の電流が保持するための条件として
は ■ｂ１≦ＩＣ２””≦β１β２ ・・・・・・・・・
・・・（８）となる。
□β２α４■ｉｎ系の電流が保持するための条件として
は ■ｂ１≦ＩＣ２””≦β１β２ ・・・・・・・・・
・・・（８）となる。
しかして本発明では、０ＭＯ８構造のＰチャネルＭＯ８
Ｉ−ランリスク、ＮチャネルＭＯＳトランジスタでイン
バータ回路を構成する拡散層に出力部から順方向電流が
流れ込むのを極力遮けて異常型。
Ｉ−ランリスク、ＮチャネルＭＯＳトランジスタでイン
バータ回路を構成する拡散層に出力部から順方向電流が
流れ込むのを極力遮けて異常型。
流が生じるのを防止すべく、上記０ＭＯ８構造の出力部
または入力部に保護抵抗を設けたものである。
または入力部に保護抵抗を設けたものである。
以下本発明の詳細な説明する。
即ち第４図に示す如＜０Ｍ０８回路の出力部ＯＵＴに例
えば１５にΩの抵抗値を有する保護抵抗２１を介挿する
の、である。
えば１５にΩの抵抗値を有する保護抵抗２１を介挿する
の、である。
このような回路構成にすれば、出力部ＯＵＴから正また
は負のノイズが供給されても、抵抗２１が、ノイズによ
るインパルス的電流を、第３図の寄生サイリスクが異常
電流の通電を開始するのに必要な電流■Ｌａ以下おさえ
る役割をし１、従って寄生サイリスクの異常電流を防止
できるものである。
は負のノイズが供給されても、抵抗２１が、ノイズによ
るインパルス的電流を、第３図の寄生サイリスクが異常
電流の通電を開始するのに必要な電流■Ｌａ以下おさえ
る役割をし１、従って寄生サイリスクの異常電流を防止
できるものである。
また０Ｍ０８回路の入力部には、ゲート破壊を防止する
ため、第５図に示す如くダイオードＤ５１Ｄ６を入れる
ことがある。
ため、第５図に示す如くダイオードＤ５１Ｄ６を入れる
ことがある。
これを集積回路構造で示すと第６図のようになる。
このダイオードＤ５゜Ｄ６ は図示の如く寄生バイポー
ラトランジスタＴｒ’３ 、 Ｔｒ４をも形成すること
になる。
ラトランジスタＴｒ’３ 、 Ｔｒ４をも形成すること
になる。
このトランジスタは第３図の寄生バイポーラトランジス
タＴ ｒ３ ＋ Ｔ ｒ４に相当するから、異常電流の
原因になる。
タＴ ｒ３ ＋ Ｔ ｒ４に相当するから、異常電流の
原因になる。
従って第６図のような構成の場合には入力部ＩＮに、出
力部に設けた場合と対応して保護抵抗（例えば数にΩ）
２１を設ければ、入力部ＩＮへのノイズ電流は前記異常
電流の通電開始に必要な■Ｌａ以下におさえることがで
き、異常電流が防止できるものである。
力部に設けた場合と対応して保護抵抗（例えば数にΩ）
２１を設ければ、入力部ＩＮへのノイズ電流は前記異常
電流の通電開始に必要な■Ｌａ以下におさえることがで
き、異常電流が防止できるものである。
なお、以上の説明ではＣＭＯＳインパークを例にとって
説明したが、これのみに限られず寄生サイリスクが生じ
るＣＭＯ８集積回路全般に応用できる等、本発明は種々
の変形が可能である。
説明したが、これのみに限られず寄生サイリスクが生じ
るＣＭＯ８集積回路全般に応用できる等、本発明は種々
の変形が可能である。
以上説明した如く、本発明によれば、０Ｍ０８回路に寄
生して生じる異常電流を防止できるから、電力消費が異
常にならず、熱的破壊も防止でき、信頼性の向上した半
導体集積回路装置が提供できるものである。
生して生じる異常電流を防止できるから、電力消費が異
常にならず、熱的破壊も防止でき、信頼性の向上した半
導体集積回路装置が提供できるものである。
第１図はＣＭＯＳインバータ回路図、第２図はＣＭＯＳ
インバータの断面構成図、第３図は同インバータの寄生
サイリスク部を示す等価回路図、第４図は本発明の一実
施例を示す回路図、第５図は本発明の他の実施例を示す
回路図、第６図は同ダイオード部の断面構成図である。 Ｑｌ・・・・・・Ｐチャネル型ＭＯＳトランジスタ、Ｑ
２・・・・・・Ｎチャネル型ＭＯＳトランジスタ、ＩＮ
・・・・・・入力部、ＯＵＴ・・・・・・出力部、Ｄ５
．Ｄ６・・・・・・ゲ゛−ト破壊防止用ダイオード、２
１・・・・・・保護抵抗。
インバータの断面構成図、第３図は同インバータの寄生
サイリスク部を示す等価回路図、第４図は本発明の一実
施例を示す回路図、第５図は本発明の他の実施例を示す
回路図、第６図は同ダイオード部の断面構成図である。 Ｑｌ・・・・・・Ｐチャネル型ＭＯＳトランジスタ、Ｑ
２・・・・・・Ｎチャネル型ＭＯＳトランジスタ、ＩＮ
・・・・・・入力部、ＯＵＴ・・・・・・出力部、Ｄ５
．Ｄ６・・・・・・ゲ゛−ト破壊防止用ダイオード、２
１・・・・・・保護抵抗。
Claims (1)
- １ 半導体基体上に形成される異なったチャネルのＭＯ
８Ｉ−ランジスクを直列接続してなる相補ＭＯ８回路と
、上記基体上に形成され上記両ＭＯＳトランジスタのゲ
ートとそれぞれのソースとの間に逆方向に挿入され、か
つそれぞれ寄生バイポーラトランジスタが形成されるよ
うに構成された一対のゲート破壊防止用保護ダイオード
と、上記回路の入力部に介挿された異常電流防止用抵抗
とを具備したことを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50087917A JPS5823949B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体集積回路装置 |
| GB29762/76A GB1558606A (en) | 1975-07-18 | 1976-07-16 | Semiconductor integrated circuit device |
| US05/911,164 US4209713A (en) | 1975-07-18 | 1978-05-31 | Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50087917A JPS5823949B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5211884A JPS5211884A (en) | 1977-01-29 |
| JPS5823949B2 true JPS5823949B2 (ja) | 1983-05-18 |
Family
ID=13928262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50087917A Expired JPS5823949B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823949B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2141521C3 (de) * | 1971-08-19 | 1984-04-26 | Trumpf & Co, 7257 Ditzingen | Einstelleinrichtung für eine Soll- Hublage des bewegbaren Werkzeugteils einer Stanz- oder Nibbelmaschine |
| JPS51146188A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS596065B2 (ja) * | 1975-06-16 | 1984-02-08 | 富士通株式会社 | ハンドウタイソウチ |
-
1975
- 1975-07-18 JP JP50087917A patent/JPS5823949B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5211884A (en) | 1977-01-29 |
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