DE2540300C3 - Verfahren zur Herstellung eines Leitermusters auf einem Körper - Google Patents

Verfahren zur Herstellung eines Leitermusters auf einem Körper

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Leitermusters auf einem Körper, wobei auf einer Oberfläche des Körpers eine maskierende Schicht angebracht wird, die eine erste und eine zweite maskierende Teilschicht aus unterschiedlichen Materialien enthält, und wobei bei der Bildung von Aussparungen in Form des anzubringenden Leitermusters in der maskierenden Schicht die zweite maskierende Teilschicht als Ätzmaske für die darunter liegende erste maskierende Teilschicht verwendet wird, wonach auf der genannten Oberfläche und damit in den Aussparungen und auf der maskierenden Schicht eine Schicht aus leitendem Material, die zwei leitende Teilschichten aus unterschiedlichen Materialien enthält, angebracht wird, wonach die maskierende Schicht und damit der auf der maskierenden Schicht liegende Teil der leitenden Schicht entfernt wird und der in den Aussparungen der maskierenden Schicht liegende Teil der leitenden Schicht als das Leitermuster auf dem Körper zurückbleibt.
Die Erfindung wird im wesentlichen anhand der Herstellung von Halbleiteranordnungen beschrieben; sie beschränkt sich jedoch nicht darauf, sondern läßt sich auch bei der Herstellung von z. B. Leiterbahnen auf isolierenden Substraten, von piezoelektrischen oder magnetischen Anordnungen und im allgemeinen in denjenigen Fällen anwenden, in denen mit großer Genauigkeit komplizierte Leitermuster auf einem Substrat angebracht werden müssen.
In der Vergangenheit wurde zum Anbringen eines Leitermusters durch Aufdampfen vielfach eine Aufdampfmaske verwendet, die aus einer Metallfolie mit den für das Leitermuster erforderlichen Aussparungen besteht. Derartige Metallfolien sind verletzbar, eignen sich nicht zum Aufdampfen verwickelter Leitermuster und müssen zum Erhalten genau definierter Leiterbahnen genau und beim Aufdampfen fest gegen das mit dem Leitermuster zu versehene Substrat gelegt werden.
so Daher werden schon längst photomechanische Techniken angewendet, bei denen mit Hilfe eines Photoätzvorgangs aus einer ununterbrochenen leitenden Schicht ein Leitermuster gebildet wird (DE-OS 23 19 883).
Photoätzvorgänge weisen jedoch den Nachteil auf, daß Unterätzung unter einer als Ätzmaske verwendeten Photolackschicht auftritt, was wieder auf Kosten der Genauigkeit und der anwendbaren Breite zu bildender Leiter geht. Außerdem kann ein Ätzvorgang nicht für alle Metalle oder Kombinationen von Metallen verwendet werden.
Die genannte Unterätzung wird bei dem eingangs erwähnten Verfahren ausgenutzt; dabei wird ein Leitermuster gebildet, das exakt die Form der in der Maskierungsschicht angebrachten Aussparungen aufweist.
Wenn die leitende Schicht dabei durch Aufdampfen angebracht wird, ist die Maskierungsschicht wieder eine
Aufdampfmaske, die ζ. Β. auf photomechanischem Wege auf der Oberfläche der Anordnung gebildet wird, aber die nicht die Nachteile der oben bereits beschriebenen gesonderten Aufdampfmaskenfolie aufweist.
An Leitermuster für Halbleiteranordnungen wird eine Vielzahl von Anforderungen gestellt, die meist durch Anwendung von aus verschiedenen Teilschichten bestehenden Leitern erfüllt werden kennen.
Eine erste Teilschicht muß ζ. B. gut an der Überfläche haften und mit dieser z. B. eine ohmsche Verbindung bilden. An folgende Teilschichten wird dann z. B. die Anforderung gestellt, daß sie gut lötbar sind, einen niedrigen spezifischen Widerstand besitzen und praktisch keine Elekiromigration aufweisen; eine gute Haftung an der Halbleiteroberfläche ist für diese Teilschichten nicht erforderlich.
Es hat sich in der Praxis herausgestellt, daß es sehr schwierig ist, die Zusammensetzung des Leitermusters derart zu wählen, das alle an gute Leiterbahnen zu stellenden Anforderungen erfüllt werden.
Dies äußert sich in der Praxis z. B. darin, daß Leiterbahnen und vor allem die erste leitende Teilschicht, insbesondere wenn diese aus Aluminium oder Titan besteht, unter dem Einfluß der unmittelbaren Umgebung angegriffen werden.
Der Erfindung liegt die Aufgabe zugrunde, Leitermuster, insbesondere wenn sie aus einer mehrschichtigen Anordnung bestehen, während ihres Herstellungsprozesses gegen schädigende Umwelteinflüsse zu schützen.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die zweite leitende Teilschicht derart aufgebracht wird, daß die gesamte freie Oberfläche der ersten leitenden Teilschicht, nämlich die obere Fläche und die Seitenflächen des in den Aussparungen liegenden Teiles, bedeckt wird.
Der Erfindung liegt u. a. die Erkenntnis zugrunde, daß ein Angriff verhindert werden kann, wenn das Leitermuster, wenigstens der für einen Angriff empfindliche Teil desselben, auf geeignete Weise gegen die Umgebung abgeschirmt werden kann.
Es hat sich herausgestellt, daß sogar eine zweite leitende Teilschicht, die an sich nicht besonders günstige Haftungseigenschaften in bezug auf die Halbleiteroberfläche aufweist, eine erste leitende Teilschicht, die für Angriff empfindlich ist, besonders gut schützen kann. Daher wird vorzugsweise für die erste leitende Teilschicht ein Material aus der durch Aluminium, Chrom, Titan, Molybdän, Wolfram, Kobalt, Zirkon und Hafnium gebildeten Gruppe und für die zweite leitende Teilschicht ein Material aus der durch Ruthenium, Rhodium, Palladium, Osmium, Rhenium, Iridium und Platin gebildeten Gruppe gewählt.
Das Verfahren nach der Erfindung kann auf besonders einfache Weise durchgeführt werden, wenn die beiden leitenden Teilschichten bei verschiedenen Drucken angebracht werden, wobei der Druck beim Anbringen der ersten leitenden Teilschicht geringer als der Druck beim Anbringen der zweiten leitenden Teilschicht ist, und wobei z. B. der Druck beim Anbringen der ersten leitenden Teilschicht 1,33 · ΙΟ-4 bis 1,33 · 10-5Pa (10-6 bis 10-7Torr) und der Druck beim Anbringen der zweiten leitenden Teilschicht 1,33 bis 13,3 Pa(IO-2 bis IO-3 Torr) beträgt. Das vollständige Überziehen der ersten leitenden Teilschicht hängt hier mit der mittleren freien Weglänge zusammen, die bei höherem Druck geringer als hei niedrigem Druck ist.
Statt einer Druckänderung wird bei einer Abwandlung des erfindungsgemäßen Verfahrens für den Materialtransport zu der Oberfläche beim Anbringen der zweiten leitenden Teilschicht ein größerer maximaler Einfallswinke! als beim Anbringen der ersten leitenden Teilschicht angewandt. Unter Einfallswinke! ist hier der Winkel zu verstehen, den die Richtung des Materialtransports mit einer Normalen zu der zu überziehenden Oberfläche einschließt.
Ein größerer Einfallswinkel kann z. B. dadurch erhalten werden, daß man die Vorrichtung in bezug auf die Aufdampfquelle eine Planetenbewegung vollführen läßt, bei der oft ein homogener Überzug der Oberfläche erhalten wird.
Bei einer bevorzugten Ausführungsform des Verfahrens nach der Erfindung wird als die genannte Msskierungsschicht eine Schicht verwendet, die drei maskierende Teilschichten aus verschiedenen Materialien enthält, wobei bei der Bildung von Aussparungen in Form des anzubringenden Leitermusters in der Maskierungsschicht die dritte maskierende Teilschicht als Ätzmaske für die darunter liegende zweite maskierende Teilschicht verwendet wird, und wobei die dritte maskierende Teilschicht beim Anbringen der ersten leitenden Teilschicrn maskiert, während die zweite maskierende Teilschicht nach Entfernung der dritten maskierenden Teilschicht beim Anbringen der zweiten leitenden Teilschicht maskiert.
Bei dieser bevorzugten Ausführungsform können die erste sowie die zweite leitende Teilschicht durch senkrechtes Aufdampfen auf die Oberfläche der Anordnung angebracht werden.
Vorzugsweise wird für die erste leitende Teilschicht und die erste maskierende Teilschicht dasselbe Material gewählt. Es ist nämlich wichtig, daß nicht nur die erste leitende Teilschicht gut an der Oberfläche der Anordnung haftet, sondern daß dies auch mit der ersten maskierenden Teilschicht der Fall ist.
Gerade bei dem Verfahren nach der Erfindung kann für die beiden zuletzt genannten Teilschichten dieselbe
•»ο Zusammensetzung gewählt werden, weil beim Entfernen der ersten maskierenden Teilschicht die Entfernung der ersten leitenden Teilschicht und somit des Leitermusters verhindert werden kann weil die erste leitende Teilschicht von der zweiten leitenden Teilschicht abgeschirmt ist.
Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigt
F i g. 1 schematisch eine Draufsicht auf eine durch das erfindungsgemäße Verfahren hergestellte Halbleiteranordnung,
F i g. 2 schematisch einen Querschnitt durch diese Anordnung längs der Linie H-II in Fig. 1 in einer Stufe der Herstellung,
F i g. 3 und 4 schematisch Querschnitte durch einen Teil dieser Anordnung längs der Linie H-II in Fig. 1 in späteren aufeinanderfolgenden Stufen der Herstellung, und
F i g. 5 einen Querschnitt durch diese Anordnung längs der Linie V-V in Fig. 1.
Das erste Ausführungsbeispiel bezieht sich auf die Herstellung eines planaren Hochfrequenztransistors, von dem Fig. 1 schematisch eine Draufsicht zeigt. Dieser Transistor enthält eine Kollektorzone 11, eine Basiszone 12 und zwei Emitterzonen 13. Weiter ist schematisch mit gestrichelten Linien ein Leitermuster 14 angegeben, das Kontaktflächen 13 und 16 zur Befestigung von Anschlußleitern für den Emitter bzw.
die Basis aufweist. Diese Kontaktflächen weisen je eine Anzahl von Ausläufern oder Fingern 17 bzw. 18 auf, die mit den Emitterzonen 13 bzw. der Basiszone 12 verbunden sind. Unter den Basisfingern 18 erstrecken sich in dem Halbleiterkörper Kontaktzonen 19, die zu der Basiszone 12 gehören und u.a. zur Herabsetzung des Basisreihenwu rstandes dienen.
Die Abmessungen der Emitterzonen betragen z. B. 40 μηι χ 1,5 μπι. Die Oberfläche der Basiszone ist z. B. 45 μπι χ 31,5 μπι. Die Kontaktzonen 19 haben z. B. eine Länge von 40 μηι und eine Breite von 5 μπι. Die Breite der Finger 17 und 18 ist etwa 2 μπι und der Abstand zwischen zwei benachbarten Fingern 17 und 18 beträgt etwa 4μιτι. In dem Querschnitt nach Fig. 2 ist angegeben, daß die Kollektorzone 11 aus einem niederohrnigcn Substrat Wb und einer hochohrnigen epitaktischen Schicht 11a vom gleichen Leitfähigkeitstyp besteht.
Die Kontaktzonen erstrecken sich bis zu einer Tiefe von etwa 1 μπι unterhalb der Halbleiteroberfläche 20. Der übrige Teil der Basiszone 12 weist eine Dicke von etwa 0,3 μΐη auf. Die Emitterzonen 13 befinden sich in dem dünnen Teil der Basiszone 12 und weisen eine Tiefe von etwa 0.15 μπι auf.
Auf der Halbleiteroberfläche ist eine Isolierschicht 21 vorhanden, in der sich Öffnungen 22 und 23 mit Abmessungen von etwa 40 μπι χ 1,5 μιτι zur Kontaktierung der Basiszone bzw. der Emitterzonen befinden.
Der beschriebene Transistor wird mit Hilfe eines Verfahrens hergestellt, bei dem auf der Oberfläche 20 eine Maskierungsschicht 24, 25 (siehe F i g. 3) angebracht wire die eine erste und eine zweite maskierende Teilschicht (24 bzw. 25) aus verschiedenen Materialien. z. B. eine 1 μπι dicke Aluminiumschicht 24 und eine 0,1 bis 0.2 μηι dicke Chromschicht 25 enthält.
Bei der Bildung von Aussparungen in Forn des an zubringenden Leitermusters in der Maskierungsschicht 24, 25 wird z. B. ein Photoätzvorgang angewandt, bei dem mit Hilfe einer Photolackschich; 28 Aussparungen in der zweiten maskierenden Teilschicht 25 gebildet werden. Dann wird die Photolackschicht 28 oder die zweite maskierende Teiischichl 25 als Maske für die chemische Ätzung der darunter liegenden ersten maskierenden Teilschicht 24 verwendet (siehe Fig. 4). abhängig davon, ob die Photolackschicht 28 nach dem Ätzen der Schicht 24 oder der Schicht 25 entfernt wird. Dann wird auf der genannten Oberfläche 20 und auf der Maskierungsschicht 24, 25 eine Schicht aus leitendem Materia! 26, 27, 29 angebracht, die drei leitende Teilschichten 26, 27 und 29 aus verschiedenen Materialien, z. B. eine erste 0.1 μιτι dicke Titanschicht 26, eine zupite Rhodiumschicht 27. deren Dicke einen Wert von 0.5 μιτι erreicht, und eine dritte 0.3 μίτι dicke Goldschicht 29. enthält. Dies geht nach der Erfindung derart vor sich, daß die zweite leitende Teilschicht 27 die ganze freie Oberfläche der darunter liegenden ersten leitenden Teilschicht 26 bedeckt. Die dritte leitende Teilschicht 29 bedeckt die zweite Teilschicht 27 nur teilweise und ihre Begrenzung entspricht der der ersten Teiischicht 26.
Anschließend wird die Maskierungsschicht 24, 25 und damit der auf der Maskierungsschicht liegende Teil der leitenden Schicht 26, 27, 29 entfernt, wobei der in den Aussparungen der Maskierungsschicht 24, 25 liegende Teil der leitenden Schicht 26,27,29 als das Leitermuster 14 zurückbleibt.
Fig. 5 zeigt einen Querschnitt durch die Anordnung in dieser Stufe der Herstellung.
Auf diese Weise wird u. a. erreicht, daß die erste leitende Teilschicht 26 vor Korrosion unter dem Einfluß der unmittelbaren Umgebung geschützt werden kann. Die Halbleiteranordnung kann auf übliche Weise weiter behandelt und z. B. fertigmontiert und mit einer Umhüllung versehen werden. Auf den Kontaktflächen 15 und 16 können Golddrähte für den Emitter und die Basis angebracht werden. Die Kollektorzone lla kann auf der Unterseite, z. B. dadurch, daß sie auf einen
κι leitenden Boden oder Stift der Umhüllung aufgelötet wird, kontaktiert werden.
Vorzugsweise werden die leitenden Teilschichten bei verschiedenen Drucken angebracht, wobei der Druck beim Anbringen der ersten leitenden Teilschicht geringer als der Druck beim Anbringen der zweiten leitenden Teilschicht ist.
Günstige Ergebnisse werden insbesondere erzielt wenn der Druck beim Anbringen der ersten leitenden Teilschicht 1,33 · 10-" bis 1,33 · 10"5 Pa (10-" bis 10~7 Torr) und der Druck beim Anbringen der zweiten leitenden Teilschicht 1,33 bis 13,3 Pa(IO-2 bis 10-3Torr) beträgt.
Wenn der Materialtransport beim Anbringen der ersten leitenden Teilschicht im wesentlichen in einer zu
:> der zu überziehenden Oberfläche nahezu senkrechten Richtung erfolgt, werden die Ränder dieser Teilschicht steil sein.
Wenn die Materiaiquelle zum Anbringen der zweiten leitenden Teilschicht in bezug auf die zu überziehende
i<> Oberfläche die gleiche Lage wie die Materialquelle zum Anbringen der ersten leitenden Teilschicht einnimmt, wird, wenn die oben genannten Drucke angewandt werden, die zweite leitende Teilschicht schräge Ränder besitzen und die erste leitende Teilschicht einschließen.
η Die zweite leitende Teilschicht kann durch Aufdampfen oder Zerstäuben angebracht werden.
Die zweite leitende Teilschicht kann die erste leitende Teilschicht in lateraler Richtung über einen Abstand von z. B. 0.1 μιτι überlappen.
4« Bei einer anderen bevorzugten Ausführungsform befinden sich die Materialquellen zum Anbringen der leitenden Teilschichten nicht in der gleichen Lage in bezug auf die 7u überziehende Oberfläche, sondern für den Materialtransport zu der Oberfläche beim Anbrin-
"5 gen der zweiten leitenden Teilschicht wird ein größerer maximaler Einfallswinkel als beim Anbringen der ersten leitenden Teilschicht angewandt.
Dabei wird z. B. die erste leitende Teilschicht z. B. praktisch senkrecht zu der Oberfläche und die zweite leitende Teilschicht unter einem Winkel zur Normalen auf die Oberfläche auf diese Oberfläche aufgedampft. Dabei kann die zu überziehende Oberfläche eine Drehoder sogar eine Planetenbewegung vollführen oder es kann eine ringförmige Aufdampfquelle verwendet werden.
Bei einer bevorzugten Ausführungsform des Verfahrens nach der Erfindung enthält die Maskierungsschicht drei maskierende Teilschichten aus verschiedenen Materialien.
W) Ein Beispiel, bei dem eine derartige Maskierungsschicht Anwendung findet, kann in einem Anschluß an das bereits beschriebene Beispie' gegeben werden.
Dabei wird die Photolackschicht 28 nach dem Ätzen der Schichten 24 oder 25 nicht entfernt sondern als dritte maskierende Teilschicht verwendet die beim Ätzen der zweiten maskierenden Teilschicht 25 und beim Anbringen der ersten leitenden Teilschicht 26 maskiert, während die zweite maskierende Teilschicht
25 nach Entfernung der dritten maskierenden Teilschicht 28 beim Anbringen der zweiten leitenden Teilschicht 27 und einer etwaigen dritten leitenden Teilschicht 29 maskiert.
Bei der letzteren Ausführungsform kann ein einziger Typ eines Aufdampfvorgangs zum Anbringen der leitenden Teilschichten verwendet werden, und zwar das Aufdampfen bei 1,33 · 10-« bis 1,33 ■ 10-5 Pa (IfJ-" bis 10"7Torr) und ein Materialtransport praktisch senkrecht zu der zu überziehenden Oberfläche. Die dritte maskierende Teilschicht weist ja engere öffnungen als die zweite maskierende Teilschicht auf, die unterhalb der dritten Schicht unterätzt ist. Dadurch wird die aufgedampfte zweite leitende Teilschicht die ganze freie Oberfläche der ersten Schicht bedecken.
Naturgemäß braucht die dritte maskierende Teilschicht nicht aus Photolack zu bestehen und für diese Schicht kann ein anderes von den Materialien der anderen zwei maskierenden Teilschichten verschiedenes Material gewählt werden.
Das Verfahren nach der Erfindung beschränkt sich nicht auf die beschriebenen Beispiele, sondern kann im Rahmen der Erfindung auf vielerlei Weise abgeändert werden.
So kann außer Aluminium als Material für die erste maskierende Teilschicht Kupfer, Silber. Magnesium oder Titan und als Material für die zweite neben Chrom, z. B. Palladium, Molybdän, Wolfram, Tantal oder Nickel verwendet werden.
Für die erste leitende Teilschicht kann außer Titan z. B. Aluminium, Chrom, Tantal, Wolfram, Molybdän, Zirkon, Kobalt oder Hafnium und für die zweite leitende Teilschicht Platin, Rhodium, Ruthenium, Palladium, Iridium, Osmium oder Rhenium verwendet werden.
Um sehr nahe beieinander liegende Leiterbahnen zu erhalten, können nebeneinander liegende Bahnen in aufeinander folgenden Phasen angebracht werden, wobei in jeder Phase das Verfahren nach der Erfindung angewendet wird.
Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:
1. Verfahren zur Herstellung eines Leitermusters auf einem Körper, wobei auf einer Oberfläche des Körpers eine maskierte Schicht angebracht wird, die eine erste und eine zweite maskierende Teilschicht aus unterschiedlichen Materialien enthält, und wobei bei der Bildung von Aussparungen in Form des anzubringenden Leitermusters in der maskierenden Schicht die zweite maskierende Teilschicht als Ätzmaske für die darunterliegende erste maskierende Teilschicht verwendet wird, wonach auf der genannten Oberfläche und damit in den Aussparungen und auf der maskierenden Schicht eine Schicht aus leitendem Material, die zwei leitende Teilschichten aus unterschiedlichen Materialien enthält, angebracht wird, wonach die maskierende Schicht und damit der auf der maskierenden Schicht liegende Teil der leitenden Schicht entfernt wird und der in den Aussparungen der maskierenden Schicht liegende Teil der leitenden Schicht als Leitermuster auf dem Körper zurückbleibt, dadurch gekennzeichnet, daß die zweite leitende Teilschicht derart aufgebracht wird, daß die gesamte freie Oberfläche der ersten leitenden Teilschicht, nämlich die obere Fläche und die Seitenflächen des in den Aussparungen liegenden Teiles, bedeckt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für die erste leitende Teilschicht ein Material aus der durch Aluminium, Chrom, Titan, Molybdän, Wolfram, Kobalt, Zirkon und Hafnium gebildeten Gruppe gewählt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für die zweite leitende Teilschicht ein Material aus der durch Ruthenium, Rhodium, Palladium, Osmium, Rhenium, Iridium und Platin gebildeten Gruppen gewählt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die beiden leitenden Teilschichten bei verschiedenen Drucken angebracht werden, wobei der Druck beim Anbringen der ersten leitenden Teilschicht geringer als der Druck beim Anbringen der zweiten leitenden Teilschicht ist.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Druck beim Anbringen der ersten leitenden Teilschicht 1,33 · 10-" bis 1,33 · 10-5Pa (10-6 bis 10-7 Torr) und der Druck beim Anbringen der zweiten leitenden Teilschicht 1,33 bis 13,3 Pa (10-2 bis 10-3 Torr) beträgt.
6. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß für den Materialtransport zu der Oberfläche beim Anbringen der zweiten leitenden Teilschicht ein größerer maximaler Einfallswinkel als beim Anbringen der ersten leitenden Teilschicht angewandt wird.
7. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als die genannte maskierende Schicht eine Schicht verwendet wird, die drei maskierende Teilschichten aus verschiedenen Materialien enthält, wobei bei der Bildung von Aussparungen in Form des anzubringenden Leitermusters in der maskierenden Schicht die dritte maskierende Teilschicht als Ätzmaske für die darunter liegende zweite maskierende Teilschicht verwendet wird, und wobei die dritte maskierende Teilschicht beim Anbringen der ersten leitenden Teilschicht und die zweite maskierende Teilschicht nach Entfernung der dritten maskierenden Teilschicht beim Anbringen der zweiten leitenden Teilschicht maskiert.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für die erste leitende Teilschicht und die erste maskierende Teilschicht das gleiche Material gewählt wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10050076A1 (de) * 2000-10-10 2002-04-18 Infineon Technologies Ag Verfahren zur Herstellung einer mikrotechnischen Struktur und mikrotechnisches Bauelement
DE10249207A1 (de) * 2002-10-22 2004-05-13 Infineon Technologies Ag Verfahren zur Herstellung eines ringförmigen Mikrostrukturelementes

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3029382A1 (de) * 1980-08-01 1982-03-04 Siemens AG, 1000 Berlin und 8000 München Aufbau von metallschichten und verfahren zur herstellung dieses aufbaus
US4407859A (en) * 1980-10-17 1983-10-04 Rockwell International Corporation Planar bubble memory circuit fabrication
DE3109801A1 (de) * 1981-03-13 1982-09-30 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von halbleiterbauelementen
CA1200624A (en) * 1981-08-10 1986-02-11 Susumu Muramoto Method for the manufacture of semiconductor device using refractory metal in a lift-off step
US4405658A (en) * 1982-03-26 1983-09-20 Sperry Corporation Method of producing positive slope step changes on vacuum deposited layers
US4418095A (en) * 1982-03-26 1983-11-29 Sperry Corporation Method of making planarized Josephson junction devices
US4486464A (en) * 1982-09-27 1984-12-04 Sperry Corporation Method of making planarizing non-conductive layers employing conductive metals
JPS60138940A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
CA1250155A (en) * 1984-07-31 1989-02-21 James A. Ruf Platinum resistance thermometer
US5089293A (en) * 1984-07-31 1992-02-18 Rosemount Inc. Method for forming a platinum resistance thermometer
FR2583220B1 (fr) * 1985-06-11 1987-08-07 Thomson Csf Procede de realisation d'au moins deux metallisations d'un composant semi-conducteur, recouvertes d'une couche de dielectrique et composant obtenu par ce dielectrique
US4687552A (en) * 1985-12-02 1987-08-18 Tektronix, Inc. Rhodium capped gold IC metallization
US4818712A (en) * 1987-10-13 1989-04-04 Northrop Corporation Aluminum liftoff masking process and product
JPH01161773A (ja) * 1987-12-18 1989-06-26 Agency Of Ind Science & Technol 化合物半導体装置の製造方法
US5130172A (en) * 1988-10-21 1992-07-14 The Regents Of The University Of California Low temperature organometallic deposition of metals
US5118584A (en) * 1990-06-01 1992-06-02 Eastman Kodak Company Method of producing microbump circuits for flip chip mounting
US5536677A (en) * 1994-12-01 1996-07-16 Motorola, Inc. Method of forming conductive bumps on a semiconductor device using a double mask structure
KR100329605B1 (ko) * 1995-09-25 2002-11-04 주식회사 하이닉스반도체 반도체소자의금속배선제조방법
KR0179116B1 (ko) * 1995-12-30 1999-03-20 구자홍 자가정렬형 티형 게이트 제조방법
JP3470623B2 (ja) * 1998-11-26 2003-11-25 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法、半導体装置の製造方法および半導体装置
JP5135879B2 (ja) * 2007-05-21 2013-02-06 富士電機株式会社 炭化珪素半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3442701A (en) * 1965-05-19 1969-05-06 Bell Telephone Labor Inc Method of fabricating semiconductor contacts
US3498833A (en) * 1966-07-08 1970-03-03 Fairchild Camera Instr Co Double masking technique for integrated circuit
CH476398A (de) * 1968-03-01 1969-07-31 Ibm Verfahren zur Herstellung feiner geätzter Muster
US3567508A (en) * 1968-10-31 1971-03-02 Gen Electric Low temperature-high vacuum contact formation process
NL163370C (nl) * 1972-04-28 1980-08-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting met een geleiderpatroon.
US3873361A (en) * 1973-11-29 1975-03-25 Ibm Method of depositing thin film utilizing a lift-off mask
DE2432719B2 (de) * 1974-07-08 1977-06-02 Siemens AG, 1000 Berlin und 8000 München Verfahren zum erzeugen von feinen strukturen aus aufdampfbaren materialien auf einer unterlage und anwendung des verfahrens
US4004044A (en) * 1975-05-09 1977-01-18 International Business Machines Corporation Method for forming patterned films utilizing a transparent lift-off mask

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10050076A1 (de) * 2000-10-10 2002-04-18 Infineon Technologies Ag Verfahren zur Herstellung einer mikrotechnischen Struktur und mikrotechnisches Bauelement
DE10050076C2 (de) * 2000-10-10 2003-09-18 Infineon Technologies Ag Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement
DE10249207A1 (de) * 2002-10-22 2004-05-13 Infineon Technologies Ag Verfahren zur Herstellung eines ringförmigen Mikrostrukturelementes
DE10249207B4 (de) * 2002-10-22 2006-04-06 Infineon Technologies Ag Verfahren zur Herstellung eines ringförmigen Mikrostrukturelementes

Also Published As

Publication number Publication date
DE2540300A1 (de) 1976-04-08
NL7412383A (nl) 1976-03-23
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AU8489175A (en) 1977-03-24
CH591800A5 (de) 1977-09-30
JPS5157167A (de) 1976-05-19
US4353935A (en) 1982-10-12
FR2285785A1 (fr) 1976-04-16
GB1514562A (en) 1978-06-14
DE2540300B2 (de) 1980-08-14
FR2285785B1 (de) 1980-04-30
CA1035469A (en) 1978-07-25

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