KR100329605B1 - 반도체소자의금속배선제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 제조방법에 관한 것으로서, 절연막상에 서로 식각선택비차가 있는 제1 및 제2금속층을 형성하되 상측에는 빛반사가 작은 금속으로 형성하고, 제2금속층상에 식각마스크인 제 1 감광막패턴을 형성하되, 금속배선용 노광 마스크를 두장으로 분리 제작하여 패턴이 하나 걸려 하나씩 형성되어 스페이스가 형성하고자하는 금속배선 패턴에 비해 두배 이상이 되도록 형성한 후, 상기 제 1 감광막패턴을 마스크로 제2금속층을 식각하여 제1금속층을 노출시키는 제2금속층 패턴을 형성하고, 상기 제1금속층상에 제2감광막패턴을 형성하되 상기 제1감광막패턴들의 사이에 형성하여 마찬가지로 스페이스가 두배 이상 증가된 제2감광막패턴을 형성하고, 상기의 제1금속층 패턴과 제2감광막 패턴을 마스크로 상기 제1금속층 패턴을 식각하여 제1금속층 패턴으로된 금속 배선을 형성하였으므로, 배선 형성시 감광막패턴의 스페이스가 크게 형성하여 패턴간의 브릿지를 방지하고, 금속층의 난반사에 의한 나칭등의 불량 발생을 방지하여 소자의 고집적화에 유리하고, 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 금속배선 제조방법에 관한 것으로서, 특히 식각선택비차가 있는 두층의 금속층을 스페이스를 두배로 증가시킨 두장의 식각마스크로 식각하여 패턴간의 브릿지나 나칭을 방지하여 소자의 고집적화에 유리하고 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 금속배선 제조방법에 관한 것이다.
최근 개발되고 있는 64M DRAM급 이상의 반도체소자는 패턴 선폭 0.30∼0.45㎛ 의 배선 가공이 요구되고 있으며, 금속배선 공정은 반도체소자의 제조 공정중마지막 단계에서 주로 실시된다.
더우기 DRAM 소자뿐아니라 ASIC 이나 LOGIC 소자에서도 배선이 제조 공정에서 중요한 요인이 된다.
이와 같은 반도체 소자의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있다. 특히 사진 공정에 의해 형성되는 감광막 패턴은 반도체 소자의 제조 공정중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭 넓게 사용되고 있다.
그러나 반도체소자의 미세패턴 제조방법은 감광막패턴 형성을 위한 노광장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 사용되는 광파장이 각각 436,365 및 248nm인 G-라인, i-라인 및 KrF 엑시머 레이저를 광원으로 사용하는 축소노광장치의 공정 분해능은 약 0.6㎛, 0.45㎛, 0.25㎛ 정도 크기의 라인/스페이스를 형성하는 정도가 한계이다.
일반적으로 반도체소자에 사용되는 금속배선은 전기적 비저항이 높고, 가공성이 우수한 Al 합금 재질이 주로 사용되고 있으나, Al 합금은 결정크기가 수십㎛ 정도로 매우 크고 단차피복성이 떨어지며, 반사율이 높아 사진 공정시 감광막패턴의 정확한 형성이 어렵고, 난반사 방지를 위하여 반사 방지막을 형성하는 경우에는 공정이 복잡하져 공정수율이 떨어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 비저항은 낮으나 반사율이 작은 W 합금재질을 사용하여 금속배선을 형성하게 되었다.
그러나 상기 W 합금 재질은 박막 식각이 어렵고, 패턴간의 브릿지가 자주 발생하며, 상기의 패턴 브릿지는 미세패턴의 경우 더 자주 일어나고, 로직 소자와 같이 선폭이 불규칙한 소자의 경우에는 더욱 큰 문제점이 되고 있다.
본 발명은 상기와 같은 문제점들을 해결하기위한 것으로서, Al/W 두층의 금속층을 엇갈리게 배선토록 노광되는 두차례의 사진 식각공정을 통하여 미세패턴을 형성할 수 있고, 소자의 고집적화에 유리하고, Al의 난반사에의한 감광막패턴의 나칭등을 방지하며, W층의 식각 정도를 조절할 수 있어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 금속배선 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 금속배선 제조방법의 특징은, 소정구조의 반도체기판상에 절연막을 형성하는 공정과, 상기 절연막상에 제1금속층을 형성하는 공정과, 상기 제1 금속층상에 제2금속층을 형성하되, 제1금속층과는 식각선택비차가 있는 금속으로 형성하는 공정과, 상기 제1금속층에서 금속배선으로 예정되어있는 부분에서 하나씩 건너뛰는 부분과 대응되는 제2금속층상에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴에 의해 노출되어있는 제2금속층을 식각하여 제2금속층 패턴을 형성하여 제1금속층을 노출시키는 공정과, 상기 제2금속층 패턴들 사이의 금속배선으로 예정되어 있는 제1금속층상에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴과 제2금속층 패턴에 의해 노출되어 있는 제1금속층을 제거하여 절연막을 노출시키는 제1금속층 패턴을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 반도체소자의 금속배선 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제 1A 도 내지 제 1D 도는 본발명에 따른 반도체소자의 금속배선 제조 공정도이다.
먼저, 워드선과 비트선 및 캐패시터(도시되지 않음)등의 구조가 형성되어 있는 반도체기판(1)상에 절연 및 평탄화를 위하여 절연막(2)을 형성하고, 상기 절연막(2)상에 제 1 및 제 2 금속층(3), (4)을 순차적으로 형성한다.
이때 상기 제 1 및 제 2 금속층(3), (4)은 서로 식각 선택비차가 있는 금속으로서, 특히 상측에 형성되는 제2금속층(4)은 빛반사율이 낮은 금속을 사용하는 것이 감광막패턴 형성에 유리하다. 따라서 제 1 및 제 2 금속층(3), (4)은, 예를들어 300∼7000Å의 Al층과, 300∼1000Å 정도 두께의 W 합금층을 선택 사용하며, 제2금속층(4)이 반사율이 작은 금속을 사용하면 나칭에 의한 효과도 감소시킬 수 있다.
그다음 상기 제 2 금속층(4)상에 제 1 감광막패턴(5)을 형성하되, 상기 제 1 금속층(3)에서 배선으로 예정되어있는 부분들 중에서 하나 걸러 하나마다 패턴을 형성하고, 동종 금속층 패턴간의 스페이스가 2배 이상이 되므로 노광 공정시 콘트라스트가 증가되어 감광막 패턴의 브릿지 현상이 방지되고, 미세패턴 형성이 용이해진다. (제 1A 도 참조).
그후, 상기 제 1 감광막패턴(5)에 의해 노출되어있는 제2금속층(4)을 건식 식각 방법으로 식각하여 제1금속층(3)을 노출시키는 제2금속층(4) 패턴을 형성한다. 이때 제1 및 제2금속층(3), (4)은 서로 식각선택비차가 있으므로 제1금속층(3)은 거의 손상되지 않으며, 제1감광막패턴(5)은 식각 공정시 거의 제거되거나, 제거공정을 별도로 실시한다. (제 1B 도 참조).
그다음 상기 노출되어있는 제1금속층(3)상에 제2감광막패턴(6)을 형성하되, 상기 제1금속층(3)에서 금속배선으로 예정되어있는 부분들중 상기 제1감광막패턴(5)이 형성되지 않은 부분들상에 형성하여 스페이스가 형성하고자하는 금속배선 패턴의 두배 이상이 되도록한다. (제 1C 도 참조).
그후, 상기 제2감광막패턴(6)과 제2금속층(4) 패턴에 의해 노출되어있는 제1금속층(3)을 식각하여 상기 절연막(2)을 노출시키는 제1금속층(3) 패턴을 형성한다. 이때 상기 제2금속층(4) 패턴의 일부가 상기 제1금속층(3) 패턴상에 남아있을 수도 있으며, 이 경우 두층의 금속패턴이 금속배선이 되어 금속배선의 열적 전기적 손상에 대하여 내구성이 증가되며, 상기 제2감광막패턴(6)은 식각시 모두 제거되거나 별도로 제거한다. (제 1D 도 참조).
상기에서 제1 및 제2 금속층은 주로 Al과 W 계열 합금을 사용하고, LOGIC등과 같은 비메모리 소자에서는 Au, Cu, Ag등의 금속합금을 혼합 사용할 수 있다.
이상에서 설명한 바와 같이 본발명에 따른 반도체소자의 금속배선 제조방법은 절연막상에 서로 식각선택비차가 있는 제1 및 제2 금속층을 형성하되 상측에는 빛반사가 작은 금속으로 형성하고, 제2금속층상에 식각마스크인 제 1 감광막패턴을 형성하되, 금속배선용 노광 마스크를 두장으로 분리 제작하여 패턴이 하나 걸려 하나씩 형성되어 스페이스가 형성하고자하는 금속배선 패턴에 비해 두배 이상이 되도록 형성한 후, 상기 제 1 감광막패턴을 마스크로 제2금속층을 식각하여 제1금속층을 노출시키는 제2금속층 패턴을 형성하고, 상기 제1금속층상에 제2감광막패턴을형성하되 상기 제1감광막패턴들의 사이에 형성하여 마찬가지로 스페이스가 두배 이상 증가된 제2감광막패턴을 형성하고 상기의 제1금속층 패턴과 제2감광막 패턴을 마스크로 상기 제1금속층 패턴을 식각하여 제1금속층 패턴으로된 금속배선을 형성하였으므로, 배선 형성시 감광막패턴의 스페이스가 크게 형성하여 패턴간의 브릿지를 방지하고, 금속층의 난반사에 의한 나칭등의 불량 발생을 방지하여 소자의 고집적화에 유리하고, 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
제 1A 도 내지 제 1D 도는 본발명에 따른 반도체소자의 금속배선 제조 공정도.
◈ 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 절연막
3 : 제1금속층 4 : 제2금속층
5 : 제1감광막패턴 6 : 제2감광막패턴
Claims (4)
- 소정구조의 반도체기판상에 절연막을 형성하는 공정과,상기 절연막상에 제1금속층을 형성하는 공정과,상기 제1 금속층상에 제2금속층을 형성하되, 제1금속층과는 식각선택비차가 있는 금속으로 형성하는 공정과,상기 제1금속층에서 금속배선으로 예정되어있는 부분에서 하나씩 건너뛰는 부분과 대응되는 제2금속층상에 제1감광막패턴을 형성하는 공정과,상기 제1감광막패턴에 의해 노출되어 있는 제2금속층을 식각하여 제2금속층 패턴을 형성하여 제1금속층을 노출시키는 공정과,상기 제2금속층 패턴들 사이의 금속배선으로 예정되어있는 제1금속층상에 제2감광막패턴을 형성하는 공정과,상기 제2감광막패턴과 제2금속층 패턴에 의해 노출되어있는 제1금속층을 제거하여 절연막을 노출시키는 제1금속층 패턴을 형성하는 공정을 구비하는 반도체소자의 금속배선 제조방법.
- 제 1 항에 있어서 ,상기 제1 및 제2금속층을 Al과 W 계열 합금에서 임의로 선택형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
- 제 2 항에 있어서,상기 제1 및 제2 금속층을 300∼7000Å 두께의 Al 합금층과, 300∼1000Å 두께의 W 합금층으로 형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2금속층을 각각 Au, Cu 및 Ag로 이루어지는 군에서 임의로 선택되는 하나의 금속합금을 사용하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
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