DE2339444C2 - Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors - Google Patents
Verfahren zur Herstellung eines Sperrschicht-FeldeffekttransistorsInfo
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Description
a) auf der Oberfläche des Halbleitersubstrat* (10) vom ernten Leitfähigkeitstyp wird eine Maskenschichi
(11) aus einem eine Oxidation begrenzenden Material mit einem maschenartigen,
dem gitterförmigen Gatebereich (15) entsprechenden Muster von öffnungen angebracht
b) unter Verwendung der Maske werden Vertiefungen (14) in das Halbleitersubstrat (10) geätzt
und anschließend Verunreinigungen, die den zweiten Leitfähigkeitstyp erzeugen, in das
Halbleitersubstrat eindiffundiert,
c) die öffnungen [Ua) der Maske werden so weit
vergröP-'ri, daß Teile des Halbleitersubstrats
(10) vom ersten Leitfähigkeitstyp freigelegt werder*,
d) die freien Oberfläcnenbereicne des Halbleitersubstrats
(10) werden einei thermischen Oxidation unterworfen,
e) die Maskenschicht (11) wird entfernt und
f) in die freigelegten Oberflächenbereiche des Halbleitersubstrats (10) wird eine Verunreinigung,
die den ersten Leitfähigkeitstyp erzeugt, zur Bildung des Sourcebereichs (17) eindiffundiert
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Maskenschicht (11) aus Siliziumnitrid
ausreichender Dicke besteht und die Vergrößerung der öffnungen (Iia) im Schritt c) durch Ätzen
erfolgt.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet daß die Maskenschicht aus einer auf dem
Halbleitersubstrat (10) angebrachten Siliziumdioxidschicht (24) und einer darauf angeordneten Siliziumnitridschicht
(11) besteht und daß im Schritt c) die öffnungen (24a) durch Ätzen der Siliziumdioxidschicht
(24) vergrößert werden.
Die Erfindung betrifft ein Verfahren entsprechend dem Oberbegriff des Anspruches 1.
Ein Verfahren der im Oberbegriff des Anspruches 1 vorausgesetzten Art ist durch die DE-OS 22 38 278 bereits
bekannt Hierbei wird zunächst eine flächenförmige Sourceschicht erzeugt, wonach durch diese Sourceschicht
hindurch die Gateschicht und die Sourceschicht eingeimpft werden.
Nachteilig ist bei diesem bekannten Verfahren, daß sich insbesondere die Lage der Gateschicht nur schwer
mit hoher Genauigkeit erzielen läßt Bereits kleinste Schwankungen bei dem durch die bereits hergestellte
Sourceschicht hindurch erfolgenden Impfvorgang bewirken eine merkliche Streuung in der Lage der Gateschicht,
was sich in einer entsprechenden Streuung der Eigenschaften der nach diesem Verfahren hergestellten
Sperrschicht-FET bemerkbar macht
Der Erfindung liegt daher die Aufgabe zugrrnde, ein Verfahren der im Oberbegriff des Anspruches 1 vorausgesetzten
Art dahin weiterzuentwickeln, daß insbesondere die Lage des gitterförmigen Gatebereiches sehr
genau und zuverlässig bestimmt ist
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruches 1 gelöst.
Im Unterschied zu dem eingangs geschilderten bekannten Verfahren wird bei der erfindungsgemäßen Lösung
zunächst der gitterförmige Gatebereich erzeugt. Ober diesem wird dann die gleichfalls gitterförmige Isolierschicht
hergestellt wobei deren Fenster allerdings kleiner als die Fenster des Gatebereiches gehalten werden.
Erst im letzten Verfahrensschritt wird dann in den Fenstern der gitterförmigen Isolierschicht der mosaikförmige
Sourcebereich hergestellt
Da bei dem erfindungsgemäßen Verfahren der gitterförmige
Gatebereich im ersten Arbeitsgang in der Oberseite des Subsi-ates erzeugt wird (und nicht durch
eine bereits gebildete Sourceschicht-hindurchdiffundiert werden muß), läßt sich eine genaue Lage des gitterförmigen
Gatebereiches mit wesentlich verkleinertem fertigungstechnischen Aufwand erzielen. Die nach dem erfindungsgemäßen
Verfahren hergestellte Sperrschicht-FET zeichnen sich demgemäß durch eine geringe Streuung
und hohe Zuverlässigkeit aus.
Zweckmäßige Ausgestaltungen des erfindungsgemä-Ben Verfahrens sind Gegenstand der Unteransprüche.
Zweckmäßige Ausgestaltungen des erfindungsgemä-Ben Verfahrens sind Gegenstand der Unteransprüche.
Die Erfindung wird nachstehend anhand der F i g. 1 bis 5 beispielsweise erläutert. Es zeigt
F i g. 1 einen Querschnitt durch einen nach dem erfindungsgemäßen Verfahren hergestellten Sperrschicht-FET.
F i g. 2A bis 2G Schnittdarstellungen zur Erläuterung eines ersten Ausführungsbeispieles des erfindungsgemäßen
Verfahrens (zur Herstellung des Sperrschicht-FET gemäß Fig. 1),
Fig.3A bis 3D Schnittdarstellungen zur Erläuterung
eines zweiten Ausführungsbeispieles des erfindungsgemäßen Verfahrens.
F i g. 4 eine Aufsicht auf die Ausführung gemäß Fig.2G.
so F i g. 5 einen Schnitt durch ein weiteres Ausführungsbeispiel eines nach dem erfindungsgemäßen Verfahren
hergestellten Sperrschicht-FET.
Die Herstellung des in Fig. 1 dargestellten Sperrschicht-FET wird im folgenden anhand der F i g. 2A bis
2G und 4 beschrieben.
Es wird zunächst ein N-Typ-Silizium-Halbleitersubstrat
10 niederiger Störstellenkonzentration hergestellt, der den Drainbereich bildet (vgl. Fig. 2A). Eine Maskenschiciit
11 aus Siliziumnitrid (Si3N4) wird auf die
Oberfläche des Halbleitersubstrates 10 aufgebracht Hierauf wird eine Schicht 12 aus Siliziumdioxid (S1O2)
aufgetragen. Erforderlichenfalls kann noch eine N-Typ-Halbleiterschicht 13 hoher Störstellenkonzentralion an
der gegenüberliegenden Seite des Halbleitersubstrates 10 erzeugt werden.
Nunmehr wird die Siliziumdioxidschicht 12 unter Bildung eines gitterförmigen Musters geätzt. Anschließend
wird die Siliziumnitridschicht 11 gleichfalls geätzt wo-
nach die Siliziumdioxidschicht 12 entfernt wird. Unter Verwendung der nun von der Siliziumnitridschicht 11
gebildeten Maske wird ein Ätzmitte! auf die freigelegten Bereiche des Halbleitersubstrates 10 aufgebracht, so
daß im Halbleitersubstrat 10 Vertiefungen 14 gebildet werden. In diese Vertiefungen 14 wird eine P-Typ-Verunreinigung
eingebracht, die einen gitterförmigen Gatebereich 15 bildet
Nunmehr wird der äußere Umfangsbereich der Siliziumnitridschicht
11 entfernt Im Bereich der stehenbleibenden Teile der Siliziumnitridschicht 11 werden die
Öffnungen 11a vergrößert, so daß der Halbleitersubstrat 10 nahe dem gitterförmigen Gatebereich 15 etwas
freigelegt ist (vgL F i g. 2C). Die Erweiterung der Öffnungen 11a kann dadurch vorgenommen werden, daß
die Schicht 11 zunächst ausreichend dick ist und daß auf die gesEinte Oberfläche der Schicht 11 nach Herstellung
des gitterförmigen Gatebereiches 15 ein Ätzverfahren angewandt wird.
Die nunmehr teilweise freigelegte Oberfläche des Halbleitersubstrates 10 wird auf etwa 900 bis 11000C
erhitzt und dadurch thermisch oxidiert Die von der Siliziumnitridschicht 11 bedeckte Oberfläche des Halbleitersubstrates
10 wird dagegen nicht oxidiert Auf diese Weise wird auf den freigelegten Oberflächenzonen des
Halbleitersubstrates 10 eine Siliziumdioxidschicht 16 gebildet, die den gitterförmigen Gatebereich 15 bedeckt
(vgl. F i g. 2D). Die Dicke der Siliziumdioxidschicht 16 beträgt vorzugsweise 1 bis 2 Mikron.
Bei dem in den F i g. 3A bis 3D veranschaulichten abgewandelten Ausführungsbeispiel wird unter der Siliziumnitridschicht
11 zuvor eine Siliziumdioxidschicht 24 hergestellt. Nach dem Herstellen der Öffnungen 14 und
der Erzeugung des gitterförmigen Gatebereiches 15 wird die Siliziumdioxidschicht 24 unter Verwendung der
Siliziumnitridschicht 11 als Maske geätzt, so daß die öffnungen 24a der Siliziumdioxidschicht 24 erweitert
werden. Anschließend erfolgt die thermische Oxidation zur Herstel' mg der Siliziumdioxidschicht 16.
Zurückkehrend zur Beschreibung des Herstellverfahrens gemäß den Fig.2A bis 2G wird nun — vgl.
F i g. 2D — die von der Siliziumnitridschicht 11 gebildete
Maskenschicht entfernt, so daß die Oberflächenbereiche des Halbleitersubstrates 10 in den Gitterfenstern
des gitterförmigen Gatebereiches 15 freigelegt sind. Diese freigelegten Oberflächenbereiche sind von einem
Gittermuster der Siliziumdioxidschicht 16 umgeben. Nunmehr wird in die freigelegte Oberflächenbereiche
des Halbleitersubstrates. 10 eine N-Typ-Verunreinigung
hoher Störstellenkonzentration eindiffundiert, um den Sourceber;ich 17 zu bilde.i (vgl. F i g. 2E).
Dann wird die Siliziumdioxidschicht 16 in einer Zone 18 (in der ein Gateanschluß gebildet wird) sowie in einem
äußeren Bereich 19 durch Ätzen selektiv entfernt (vgl. Fig. 2E).
Für den Sourcebereich 17 wird ein gemeinsamer Sourceanschluß 20 durch Aufdampfen von Aluminium
hergestellt. Ein Gateanschluß 21 wird in der Zone 18 und ein Drainanschluß 22 auf der Unterseite des Halbleitersubstrates
10 vorgesehen (vgl. Fig. 2G).
Fig. 4 veranschaulicht eine Aufsicht auf den Sperrschicht-FET
gemäß F i g. 2G. Er entspricht im wesentlichem (bis auf eine etwas andere Ausführung des Gateanschlusses
21 dem in Fig. 1 dargestellten Sperrschicht-FET.
Bei dem in Fig.5 dargestellten, gleichfalls nach dem
erfindungsgemäßen Verfahren hergestellten Sperrschicht-FET ist noch ein Hilfselektrodenanschluß 25
vorgesehen, der den Gateanschluß 21 mit Abstand umgibt Dei Hilfselektrodenanschluß 25 bedeckt den Umfang
der Gate-Drain-Granzschicht 24. Er ist über eine Leitung 26 mit dem Sourceanschluß 20 verbunden. Der
Hilfseiektrodenanschluß 25 vergrößert die Verarmungsschicht
in der in Sperrichtung vorgespannten Grenzschicht 24, wodurch eine bessere Durchbruchsspannungscharakteristik
erzielt wird.
Die Maskenschicht 11 muß nicht aus Siliziumnitrid (S13N4 bestehen. Es können auch andere Materialien
Verwendung finden, die eine Oxidation begrenzen, beispielsweise Molybdän.
Bei dem beschriebenen Ausführungsbeispiel wurde ein N-Typ als erster Leitfähigkeitstyp und ein P-Typ als
zweiter Leitfähigkeitstyp beschrieben. Im Rahmen der Erfindung ist selbstverständlich auch die umgekehrte
Wahl möglich.
Hierzu 4 Blatt Zeichpj'ngen
Claims (1)
1. Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors
(23) mit einem den Drainbereich bildenden Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps und niedriger Störstellenkonzentration,
einem gitterförmigen Gatebereicb (15) eines zweiten Leitfähigkeitstyps in der Oberseite des Substrats,
dessen Gitterfenster mit dem Substrat gefüllt sind, einer deckungsgleichen gitterförmigen Isolierschicht
(16) über dem Gatebereich (15) sowie mit einem Sourcebereich (17) des ersten Leitfähigkeitstyps und hoher Störstellenkonzentration in einer
Ebene über dem Gatebereich (15), gekennzeichnet
durch folgende Verfahrensschritte:
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