DE19907525A1 - Packung für einen integrierten Schaltkreis und Verfahren zum Herstellen eines Halbleiters - Google Patents

Packung für einen integrierten Schaltkreis und Verfahren zum Herstellen eines Halbleiters

Info

Publication number
DE19907525A1
DE19907525A1 DE19907525A DE19907525A DE19907525A1 DE 19907525 A1 DE19907525 A1 DE 19907525A1 DE 19907525 A DE19907525 A DE 19907525A DE 19907525 A DE19907525 A DE 19907525A DE 19907525 A1 DE19907525 A1 DE 19907525A1
Authority
DE
Germany
Prior art keywords
protective layer
contact
package
bump
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19907525A
Other languages
English (en)
Inventor
William Jeffrey Schaefer
Pai-Hsiang Kao
Nikhil Vishwanath Kelkar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of DE19907525A1 publication Critical patent/DE19907525A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)

Description

Diese Anmeldung bezieht sich auf die DE-Patentanmeldung Nr. 199 00 364.5 vom 7. Januar 1999, mit dem Titel "Halbleiterwafer mit einer Schutzschicht an seiner Unterseite".
Die vorliegende Erfindung betrifft allgemein Packungen oder Gehäuse von integrierten Schaltkreisen (IC) mit Kontakthügeln (bump type contacts). Die Erfindung bezieht sich im besonderen auf Miniaturgehäuse im Chipgrößenformat, die in Waferform hergestellt werden und verbesserte Gehäuseverbindungsstrukturen, um die an den Bondhügeln eingeleiteten Spannungen aufzunehmen, nachdem die Packung beispielsweise auf einem externen Substrat angebracht wurde.
Momentan bemühen sich in der IC-Industrie IC-Prozeß-Ingenieure kontinuierlich darum, die Gesamtgröße und die zugehörigen Kosten von IC-Einheiten zu reduzieren, um wettbewerbs­ fähig zu bleiben. Als ein Ergebnis dieses Trends hin zu kleineren Packmaßen, haben sich die Größen der individuellen Strukturen der IC-Einheit und ihrer Packung verringert, und die Schaltungsdichte hat dementsprechend zugenommen. Das bedeutet, daß viele IC-Ingenieure Wege verfolgen, um die Strukturdichte zu erhöhen, damit sie die Vorteile der signifikanten Abnahme der Bauteilgröße genießen und dadurch die Packmaße der IC-Packung verringern können. Desweiteren versuchen IC-Ingenieure die Dichte der Eingangs-/Ausgangsanschlüsse der IC-Packungen zu erhöhen, um die Vorteile dieser signifikanten Erhöhung der Struktur­ dichten nutzen zu können. Mit diesen Zielen im Hinterkopf, haben IC-Chip-Ingenieure eine große Vielzahl von verschiedenen Gehäuse- oder Packungsarten entwickelt, um die Dichte der Eingangs/Ausgangsanschlüsse zu maximieren und die Packmaße zu reduzieren.
Ein Beispiel für eine Packungsart, die eine relativ hohe Eingangs/Ausgangsdichte besitzt, ist die Flip-Chip-Packung. Die typischen Flip-Chip-Packungen beinhalten ein Feld von Kontakt­ flächen, die Verbindungen zwischen den IC-Einheiten innerhalb des Chips und anderen elek­ trischen Komponenten oder IC-Einheiten außerhalb des Chips herstellen. Eine Feldanordnung erlaubt dem Ingenieur die Packungsfläche für Eingangs/Ausgangskontaktflächen zu nutzen, im Gegensatz zu anderen Packungsarten, die typischerweise Eingangs/Ausgangsanschlüsse entlang des Packungsumfangs besitzen.
Ein anderes Beispiel für eine Packungsart, die eine relativ große Eingangs/Ausgangsdichte aufweist, ist die Packung im Chipgrößenformat (chip scale package, CSP). Das typische CSP besitzt äußere Packungsabmessungen, die im wesentlichen denen der aktiven Silizium-Einheit oder denen des Chips (die) entsprechen, der in der Packung eingeschlossen ist. Ist solch ein CSP-Typ in Waferform erst einmal hergestellt, so wird er als Waferebenen-CSP oder WLCSP bezeichnet. Ein oberflächenmontierter Chip ist ein WLCSP, in dem Ein­ gangs/Ausgangskontakte in Form von Bondhügeln auftreten, die sich auf der aktiven Seite des Chips befinden.
Fig. 1A ist eine schematische Seitenansicht einer konventionellen Flip-Chip-Packung 100. Die Flip-Chip-Packung 100 beinhaltet einen Chip 102, der typischerweise eine Vielzahl von konventionell hergestellten IC-Struktur-Einheiten (nicht gezeigt) enthält. Diese IC-Struktur- Einheiten können beispielsweise Transistoren oder Zwischenkontaktierungsschichten bein­ halten. Der Chip 102 besitzt eine Oberfläche 108, die unter den Kontakthügeln liegende Kontaktierungsflächen oder Kontakthügel-Unterflächen (nicht gezeigt) enthält. Kontakthügel 106 werden auf den Kontakthügel-Unterflächen auf der Oberseite 108 gebildet. Diese Ober­ seite 108 liegt der Unterseite 104 des Chips 102 gegenüber. Die Unterseite 104 wird norma­ lerweise frei oder ungeschützt belassen. Das bedeutet, daß die Unterseite 104 typischerweise freies Silizium ist.
Üblicherweise wird eine Vielzahl von Flip-Chip-Packungen 101 auf der Wafer-Oberfläche (nicht gezeigt) gebildet. Nachdem die Vielzahl der Flip-Chip-Packungen auf dem Wafer ge­ bildet worden ist, wird jede Flip-Chip-Packung vom Wafer durch einen Trenn- oder Verein­ zelungsschritt getrennt.
Nachdem jeder Flip-Chip aus dem Wafer vereinzelt wurde, wird die Flip-Chip-Packung (bei­ spielsweise 100) umgedreht und vorsichtig auf einem Teil des Substrates plaziert. Jeder Kon­ takthügel (z. B. 106) der Flip-Chip-Packung (z. B. 100) wird dann mit einem dazugehörigen Leiterplattenkontakt (nicht gezeigt) des Substrates elektrisch verbunden. Wie bereits gezeigt, wird, nachdem der Kontakthügel 106 elektrisch mit den Leiterplattenkontakten des Substrates elektrisch verbunden ist, eine Unterfütterungsschicht zwischen dem Substrat und der Flip- Chip-Packung 100 sowie um den Kontakthügel 106 der Flip-Chip-Packung 100 eingespritzt. Diese Unterfütterungsschicht ist erforderlich, am die von dem Kontakthügel 106 eingeleiteten Spannungen zu reduzieren und die Zuverlässigkeit der Flip-Chip-Packung 100 zu verbessern.
Fig. 1B ist eine schematische Seitenansicht einer leitfähigen Kontaktierungsfläche und eines Kontakthügelbereichs einer herkömmlichen Flip-Chip-Packung 101, die auf einer gedruckten Schaltungsplatte (PCB) angebracht ist. Natürlich zeigt Fig. 1B nur einen Teil der ganzen Flip-Chip-Packung 101, wobei diese Packung eine Vielzahl von leitfähigen Kontaktierungs­ flächen, zugehörige Kontakthügel-Unterflächen und zugehörige Kontakthügeln enthält. Wie bereits gezeigt, beinhaltet der Flip-Chip-Packungsabschnitt 101 üblicherweise einen Chip 102, eine leitfähige Kontaktierungsfläche 110, eine Passivierungsschicht 112, eine Kontakt­ hügel-Unterfläche 114 und einen Kontakthügel 106. Die leitfähige Kontaktierungsfläche 110 ist über dem Chip 102 strukturiert und die Passivierungsschicht 112 ist auf Teilbereichen der leitfähigen Kontaktierungsfläche 110 und des Chips 102 ausgebildet. Die Kontakthügel- Unterfläche 114 wird über Teilen der Passivierungsschicht 115 und der leitfähigen Kontaktie­ rungsfläche 110 gebildet. Der Kontakthügel 106 wird dann auf der Kontakthügel-Unterfläche 114 gerichtet.
Obwohl konventionelle Flip-Chip-Packungen Mittel bereitstellen, um eine hohe Ein­ gangs/Ausgangskontakflächendichte innerhalb eines kleinen Packungsbereichs bereitzustel­ len, besitzen konventionelle Flip-Chip-Packungen einige Nachteile. Beispielsweise können die an dem Kontakthügel eingeleiteten Spannungen die Flip-Chip-Packung beschädigen. Wenn die Kontakthügel der Flip-Chip-Packung mit den Kontaktflächen der PCBs verbunden werden, besitzt der Chip der Flip-Chip-Packung typischerweise einen wesentlich anderen thermischen anderen Ausdehnungskoeffizienten (CTE) als die PCB. Diese Differenz des thermischen Ausdehnungskoeffizienten bewirkt, daß der Chip und die PCB sich in unter­ schiedlichem Maße ausdehnen und zusammenziehen und somit an den Kontakthügeln der Packung gezogen und gedrückt wird, woraus Deformationen und Spannungen in den Kon­ takthügeln entstehen. Diese Spannungen können sich letztendlich in einer Beschädigung der Flip-Chip-Packung äußern, wie beispielsweise einer Ermüdung der Lötverbindungen. Durch ein anderes spannungsbezogenes Problem können die an dem Kontakthügel eingeleiteten Spannungen den Kontakthügel in eine der darunterliegenden Schichten, die den Chip bilden, schieben und dadurch erhebliche Krater innerhalb des Chips hervorrufen. Ein anderes Pro­ blem, das auf Grund von Spannungen an den Kontakthügeln entstehen kann, ist, daß der Kontakthügel aufgerissen werden kann.
Um die Wahrscheinlichkeit von solchen spannungsbezogenen Problemen zu vermindern, ist häufig eine Unterfütterung erforderlich, die den Unterschied in den thermischen Ausdeh­ nungskoeffizienten des Chips 102 gegenüber dem Substrat 116 minimiert, und auf diese Wei­ se die Zuverlässigkeit der Packung verbessert. Unglücklicherweise resultiert aus der Bildung dieser Unterfütterungsschicht (z. B. 115) ein zusätzlicher Prozeßschritt und zusätzliche Aus­ gaben für Arbeitsaufwand und damit verbundene Kosten für die konventionelle Flip-Chip- Packung.
Ein anderer Nachteil von konventionellen Flip-Chip-Packungen ist das Splittern während des Zersägeprozesses. Das Splittern stellt ein Problem für Flip-Chip-Packungen dar, denn die ty­ pischerweise ungeschützte Unterseite bietet häufig einen unzureichenden mechanischen Schutz bei bestimmten Spannungsbedingungen, die während des Vereinzelungsprozesses auftreten. Die ungeschützte Unterseite bietet ebenfalls keinen Schutz gegenüber stoßförmigen elektrostatischen Entladungen oder lichtinduzierten Vorspannungen bei Flip-Chip- Anwendungen. Das bedeutet, daß die Packungen eventuell funktionale Probleme in Folge von lichterzeugenden Trägern bekommen, wenn die Unterseite (z. B. 104) des Chips (z. B. 102) Licht ausgesetzt ist oder die Packungen ungewünschten elektrostatischen Stoßbelastungen während der Handhabung der Packung, hervorgerufen durch den Zersägeprozeß, unterliegen.
Die zuvor erwähnten Probleme tragen alle zu einer Erhöhung der Produktionskosten oder einer Verringerung der Fertigungausbeute bei. Deswegen ergibt sich eine Notwendigkeit für eine verbesserte IC-Packung, die eine Lösung der zuvor erwähnten Probleme liefert, und die eine Vielzahl von Kontakthügeln bereitstellt. Desweiteren besteht eine Notwendigkeit für ein Verfahren zum Herstellen des verbesserten Gehäuses.
Zur Lösung der obigen und weiterer Aufgaben gemäß dem Zweck der vorliegenden Erfin­ dung, wird eine IC-Packung offenbart. Die IC-Packung enthält einen Chip mit einer Vielzahl von leitfähigen Kontaktierungsflächen. Eine Passivierungsschicht wird auf den leitfähigen Kontaktierungsflächen gebildet, so daß die Passivierungsschicht eine Vielzahl von Passivie­ rungsdurchgängen aufweist. Jeder Passivierungsdurchgang ist über einer zugehörigen leitfä­ higen Kontaktierungsfläche positioniert. Eine elastische Schutzschicht wird auf der Passivie­ rungsschicht gebildet. Die elastische Schutzschicht besitzt eine Vielzahl von elastischen Durchgängen, wobei jeder elastische Durchgang einem zugehörigen Passivierungsdurchgang zugeordnet ist. Eine Vielzahl von unteren Kontakthügel-Unterflächen steht in elektrischem Kontakt mit den leitfähigen Kontaktierungsflächen, und jede Kontakthügel-Unterfläche ist einem der elastischen Durchgänge zugeordnet. Eine Vielzahl von Kontakthügeln wird über der Vielzahl von Kontakthügel-Unterflächen gebildet, so daß jeder Kontakthügel mit einer ausgewählten Kontakthügel-Unterfläche elektrisch verbunden ist, und daß jeder Kontakthügel mit einer ausgewählten leitfähigen Kontaktierungsfläche elektrisch verbunden ist. Die elasti­ sche Schutzschicht ist so angeordnet, daß sie Spannungen absorbiert, die an den Kontakthü­ geln eingeleitet werden, wenn die IC-Packung auf einem externen Substrat angebracht wird; die Kontakthügel werden aus einem Werkstoff hergestellt, der die Aufnahme der Spannungen durch die elastische Schutzschicht erleichtert; und die elastische Schutzschicht ist ferner so angebracht, daß sie den Chip schützt. In einer bevorzugten Ausführungsform enthält jede Kontakthügel-Unterfläche eine Lippe, die sich über einen Teil der elastischen Schicht er­ streckt. In einer anderen bevorzugten Ausführungsform werden die Kontakthügel aus einer eutektischen Zinn-Blei-Legierung hergestellt.
Gemäß einer weiteren Ausführungsform wird eine Leiterplatte offenbart. Die Leiterplatte be­ inhaltet ein Substrat mit einer Vielzahl von Leiterplattenkontakten und die IC-Packung, wie sie im vorherigen Abschnitt dargestellt worden ist. In dieser Ausführungsform ist die IC-Packung mit dem Substrat in einer Weise verbunden, daß jeder der Kontakthügel mit einem zugehörigen Leiterplattenkontakt verbunden ist. In einer bevorzugten Ausführungsform nimmt die elastische Schutzschicht der IC-Packung die an dem Kontakthügel eingeleiteten Spannungen auf, so daß die Unterfütterungsschicht zwischen der IC-Packung und dem Sub­ strat nicht erforderlich ist.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Herstellen eines Halb­ leiter-Wafers offenbart. Eine Vielzahl von Chips wird hergestellt, wobei jeder Chip eine Oberseite mit einer Vielzahl von leitfähigen Kontaktierungsflächen, eine Unterseite, die der Oberseite gegenüberliegt, und eine Vielzahl von Anreißlinien entlang des Umfangs des Chips besitzt. Eine Passivierungsschicht ist auf den leitfähigen Kontaktierungsflächen angebracht, so daß die Passivierungsschicht eine Vielzahl von Durchgängen besitzt, wobei jeder Durch­ gang über einer zugehörigen leitfähigen Kontaktierungsfläche positioniert ist. Eine elastische Schutzschicht wird über der Passivierungsschicht gebildet. Eine Vielzahl von Kontakthügel- Unterflächen wird auf der Passivierungsschicht gebildet, so daß jede Kontakthügel- Unterfläche mit einer zugehörigen leitfähigen Kontaktierungsfläche durch einen zugehörigen Durchgang elektrisch verbunden ist. Schließlich wird eine Vielzahl von Kontakthügeln auf der Vielzahl von Kontakthügel-Unterflächen gebildet, so daß jeder dieser Kontakthügel mit einer ausgewählten Kontakthügel-Unterfläche elektrisch verbunden ist, und daß jeder Kon­ takthügel mit einer ausgewählten leitfähigen Kontaktierungsfläche elektrisch verbunden ist. Die elastische Schutzschicht wird gebildet, um die an den Kontakthügeln eingeleiteten Span­ nungen aufzunehmen. Die Kontakthügel werden aus einem Werkstoff gebildet, der die Auf­ nahme der Spannungen durch die elastische Schutzschicht erleichtert.
Die vorliegende Erfindung ist im folgenden anhand eines Beispiels ohne Beschränkung hier­ auf, mit Bezug auf die Zeichnungen näher erläutert, in denen dieselben Bezugszahlen zu ähn­ lichen Elementen gehören. In den Figuren:
Fig. 1A ist eine schematische Seitenansicht einer konventionellen Flip-Chip-Packung;
Fig. 1B ist eine schematische Seitenansicht einer leitfähigen Kontaktierungsfläche und eines Kontakthügelbereichs einer konventionellen Flip-Chip-Packung, die auf einer PCB angebracht ist;
Fig. 2 ist eine schematische Seitenansicht einer leitfähigen Kontaktierungsfläche und eines Kontakthügelbereichs eines oberflächenmontierten Chips, eines Wa­ ferebenen-CSP, das umgedreht wurde und auf einem Teil eines externen Sub­ strates montiert ist, in Übereinstimmung mit einer Ausführungsform der Erfin­ dung;
Fig. 3 ist eine schematische Draufsicht auf einen Wafer, der eine Vielzahl von inte­ grierten Schaltkreis-Packungen enthält, wie sie in Fig. 2 dargestellt sind, in Übereinstimmung mit einer Ausführungsform der Erfindung; und
Fig. 4 ist ein Flußdiagramm, das den Fertigungsprozeß des Waferebenen-CSP dar­ stellt, der eine Vielzahl von Halbleiter-Chips umfaßt, die eine Vielzahl von Kontakthügel-Unterflächen auf einer elastischen Schutzschicht mit darauf aus­ gebildeten Kontakthügeln aufweist, in Übereinstimmung mit einer Ausfüh­ rungsform der Erfindung;
Im folgenden sind ein Verfahren und eine Vorrichtung beschrieben, die eine Packung im Chipformat auf Waferebene (CSP) mit Kontakthügeln betreffen. In der folgenden Beschrei­ bung werden zahlreiche spezifische Details ausgeführt, um ein gründliches Verständnis der vorliegenden Erfindung zu liefern. Ein Fachmann auf diesem Gebiet wird jedoch ohne weite­ res verstehen, daß die vorliegende Erfindung mit einigen oder allen spezifischen Details aus­ geführt werden kann. In anderen Fällen sind gut bekannte Prozeßschritte nicht detailliert be­ schrieben worden, um die vorliegende Erfindung nicht unnötigerweise zu verdunkeln.
Generell bezieht sich die Erfindung auf IC-Packungen, die Bondhügelkontakte aufweisen. Jeder Kontakthügel wird auf einer Kontakthügel-Unterfläche gebildet, die von einer elasti­ schen Schutzschicht getragen wird. Die elastische Schutzschicht wirkt als ein Kissen zwi­ schen den darunterliegenden Schichten und den Kontakthügeln der IC-Packung, wenn die IC-Packung auf ein externes Substrat aufgebracht wird. Die Kontakthügel werden aus einem Werkstoff gebildet, der den Dämpfungseffekt der elastischen Schutzschicht unterstützt, z. B. aus einem eutektischen Lötmaterial. Obwohl die Erfindung im Zusammenhang mit oberflä­ chenmontierbaren CSPs auf Waferebene beschrieben ist, sollte der Fachmann auf diesem Ge­ biet verstehen, daß die Erfindung nicht auf Waferebenen-CSPs beschränkt ist. Das bedeutet, daß die Erfindung bei jeder IC-Packung eingesetzt werden kann, in der Kontakthügel einge­ setzt werden, in die Spannungen eingeleitet werden, wie sie bei Flip-Chip-Packungen oder anderen oberflächenmontierbaren Packungen entstehen.
Ein Unterschied zwischen einer konventionellen Flip-Chip-Packung und einem oberflächen­ montierbaren Chip ist, daß im Falle des oberflächenmontierten Chips kein Unterfütterungs­ material notwendig ist. Ein anderer wichtiger Vorteil der oberflächenmontierten Chips ist ihre leichte Montage. Oberflächenmontierte Chips sind vollständig kompatibel mit konventionel­ len Oberflächenmontageprozessen, im Gegensatz zu Flip-Chip-Packungen, die häufig höher entwickelte Einrichtungen und Prozesse erfordern. Weiterhin bieten oberflächenmontierbare Chips den Vorteil kleinerer Grundflächen in verfügbaren oberflächenmontierten Packungen. In anderen Worten bieten sie eine höhere Verbindungsdichte in oberflächenmontierten Pac­ kungen.
Der Waferebenen-CSP der vorliegenden Erfindung kann verschiedene Formen annehmen, die eine elastische Schutzschicht beinhalten, die benutzt wird, um die von den Kontakthügeln des Waferebenen-CSP eingeleiteten Spannungen aufzunehmen.
Fig. 2 ist eine schematische Seitenansicht einer leitenden Kontaktierungsfläche und eines Kontakthügelgebietes einer Waferebenen-CSP 200, die umgedreht wurde und auf einem Teil des externen Substrates 214, in Übereinstimmung mit einer Ausführungsform der vorliegen­ den Erfindung, montiert ist. Für Vereinfachungszwecke ist lediglich ein Teil der Waferebe­ nen-CSP 200 in Fig. 2 dargestellt. Beispielsweise ist nur ein Kontakthügel 212 in Fig. 2 dargestellt, obwohl die Waferebenen-CSP typischerweise eine Vielzahl von Kontakthügeln enthält.
Wie gezeigt, enthält die Waferebene-CSP 200 einen Schutzüberzug 218, einen Chip 202, eine leitende Kontaktierungsfläche 204, eine Passivierungsschicht 206, eine elastische Schutz­ schicht 208, eine Kontakthügel-Unterfläche 210 und einen Kontakthügel 212. Der Chip 202 kann eine Vielzahl von integrierten Schaltkreisstrukturen enthalten (nicht gezeigt), wie MOS-Transistoren (nicht gezeigt). Die leitfähige Kontaktierungsfläche 204 wird über dem Chip 202 gebildet und kann mit mindestens einer der integrierten Schaltkreisstrukturen der Packungs­ schichten 202 verbunden werden. Die Passivierungsschicht 206 befindet sich über einem Teil der leitfähigen Kontaktierungsfläche 204. Die Passivierungsschicht 206 bildet einen Teil eines Durchgangs 216, der über der leitfähigen Kontaktierungsfläche 204 positioniert ist.
Die elastische Schutzschicht 208 wird über Teilen der Passivierungsschicht 206 gebildet. Wie die Passivierungsschicht 206, bildet auch die elastische Schutzschicht 208 einen Teil des Durchgangs 216, der über der leitfähigen Kontaktierungsfläche 204 des Chips 202 positioniert ist. Die Kontakthügel-Unterfläche 210 wird vorzugsweise innerhalb des Durchgangs 216 und auf der leitfähigen Kontaktierungsfläche 204 gebildet. Natürlich muß der Durchgang der ela­ stischen Schutzschicht 208 nicht über dem Durchgang der Schutzschicht 206 positioniert werden. Das bedeutet, daß der Durchgang der elastischen Schutzschicht gegenüber dem Durchgang der Passivierungsschicht 206 versetzt sein kann, wobei die leitfähige Kontaktie­ rungsfläche 204 mit der Kontakthügel-Unterfläche über eine leitfähige Schicht, wie eine Um­ verteilungsschicht, elektrisch verbunden ist.
Der Kontakthügel 212 wird über der Kontakthügel-Unterfläche 210 gebildet und ist mit der Kontakthügel-Unterfläche 210 und somit mit der leitfähigen Kontaktierungsfläche 204 elek­ trisch verbunden. Desweiteren kann der Kontakthügel 212 mit jeder integrierten Schalt­ kreisstruktur des Chips 212 verbunden werden, die mit der leitfähigen Kontaktierungsfläche 204 verbunden ist. Wie gezeigt, kann der Schutzüberzug 218 über der Unterseite des Chips 202 gebildet werden.
Die Schutzschicht 218 ist derart konfiguriert, daß sie ein Splittern des Wafers während der Vereinzelung der Waferebenen-CSP vermindert. Einige Ausführungsformen des Schutzüber­ zugs 218 sind in der US-Patentanmeldung Nr. 09/006,759 (Attorney Docket No. NSC1P105) vom 14. Januar 1998 mit dem Titel "A Semiconductor Wafer Having a Bottom Surface Pro­ tective Coating" von Kao et al. genauer beschrieben, die derselben Anmelderin gehört und auf die Bezug genommen wird.
Die leitfähige Kontaktierungsfläche 204 kann aus jedem geeigneten leitfähigen Werkstoff, wie Metall, gebildet werden. Beispielsweise können Aluminium, Kupfer oder viele andere Legierungen gewählt werden. Die Passivierungsschicht 206 kann aus jedem geeigneten Isola­ tionswerkstoff gebildet werden, wie Siliziumdioxid (SiO2). In bestimmten Fällen, wenn der Durchgang der elastischen Schutzschicht 208 nicht über den Durchgang der Passivierungs­ schicht 206 der leitenden Kontaktierungsfläche 204 verläuft, kann die leitende Kontaktie­ rungsfläche 204 über eine leitfähige Schicht mit der Kontakthügel-Unterfläche 210 verbunden werden.
Die elastische Schutzschicht 208 kann aus jedem Werkstoff gebildet werden, der zur Auf­ nahme von Spannungen geeignet ist, die an den Kontakthügel-Unterflächen 212 eingeleitet werden. Das bedeutet, die elastische Schutzschicht 208 wirkt als Stoßabsorber oder als Däm­ pfung für die Kontakthügel, wenn Druck auf die Kontakthügel ausgeübt wird. Die elastische Schutzschicht 208 besitzt vorzugsweise einen Elastizitätsmodul, der weniger als ungefähr 3,0 GPa beträgt. Die elastische Schutzschicht 208 besteht vorzugsweise aus einem Werkstoff, der hohen Temperaturen widerstehen kann, so daß ein Hochtemperaturlötwerkstoff eingesetzt werden kann, um die Packung mit einem externen Substrat zu verbinden. Beispielsweise er­ füllt ein Polyimid oder ein Benzocyclobuten (BCB)-Werkstoff die oben genannten Anforde­ rungen und ist deshalb gut als elastische Schutzschicht geeignet.
Die elastische Schutzschicht 208 kann jede Dicke besitzen, die geeignet ist, Spannungen, die an den Kontakthügel-Unterflächen 212 eingeleitet werden, aufzunehmen. Das bedeutet, daß die elastische Schutzschicht 208 dick genug sein muß, um einen hinreichend großen Dämp­ fungseffekt gegenüber Spannungen zu besitzen, die an den Kontakthügeln 212 eingeleitet werden, so daß diese Spannungen die Waferebenen-CSP 200 nicht beschädigen. Die elasti­ sche Schutzschicht hat vorzugsweise eine Dicke, die größer als ungefähr 4 µm ist. Desweite­ ren sollte die elastische Schutzschicht 208 nicht eine Dicke besitzen, die ihre Herstellung un­ erschwinglich teuer macht. Die bevorzugte Dicke liegt zwischen ungefähr 4 µm und ungefähr 10 µm.
Die Kontakthügel-Unterfläche 210 kann aus jedem geeigneten leitfähigen Material gebildet werden, das mit Lötzinn benetzbar ist. Beispielsweise vertragen sich Aluminium und NiV gut miteinander. Die Kontakthügel-Unterfläche 210 besitzt vorzugsweise auch eine Lippe 210a, die sich über einen Teil der Passivierungsschicht 206 erstreckt. Die Lippe 210a kann die Fä­ higkeit der elastischen Schutzschicht 208 zur Absorption von schlagartigen Belastungen ver­ bessern, indem sie eine große Oberfläche zwischen der elastischen Schutzschicht 208 und dem Hügel 212 bereitstellt. Diese große Oberfläche kann höhere von dem Hügel ausgehende Spannungen aufnehmen als eine elastische Schutzschicht ohne Lippe. Die Kontakthügel- Unterfläche 210 ist vorzugsweise in Form mehrerer Stufen ausgebildet, wobei eine Stufe über der Kante der elastischen Schutzschicht 208 und eine zweite Stufe über der Kante der Passi­ vierungsschicht 206 ausgebildet ist. Neben ihrer Funktion der Bereitstellung einer Oberfläche zur Übertragung der Spannung von dem Kontakthügel 212 zu der elastischen Schutzschicht 208 stellt die Kontakthügel-Unterfläche 210 ferner eine Oberfläche bereit, auf welcher der Kontakthügel 212 gebildet wird.
Der Kontakthügel 212 wird mittels konventioneller Technologien zur Löthügelherstellung oder Lötperlenformung hergestellt. Jedoch hat sich herausgestellt, daß die Zusammensetzung des verwendeten Lötwerkstoffs, der für die Kontakthügel eingesetzt wird, einen signifikanten Einfluß auf die Dämpfung der elastischen Schutzschicht hat. Somit ist es wünschenswert, daß ein Lötwerkstoff so gewählt wird, daß der Dämpfungseffekt der elastischen Schutzschicht verbessert wird. Beispielsweise ist entdeckt worden, daß eine eutektische Zinn-Blei- Zusammensetzung der Kontakthügel gut funktioniert und den Dämpfungseffekt der elasti­ schen Schutzschicht 208 verbessert. Obwohl eine eutektische Zusammensetzung definiert ist als 63% Zinn- und 37% Bleianteil, wird von anderen Variationen dieser Zusammensetzung ebenfalls eine gute Funktionsfähigkeit erwartet. Beispielsweise wird von einer Zusammenset­ zung, die mindestens ungefähr 60% Zinn enthält, erwartet, daß sie den Dämpfungseffekt der elastischen Schutzschicht verbessert. Von einer Zusammensetzung mit niedrigem Bleigehalt wird ebenfalls erwartet, daß sie gut funktioniert, wenn diese Zusammensetzung höchstens 40% Blei enthält. Wird dagegen ein Kontakthügel mit einem hohen Bleianteil eingesetzt (z. B. 90% Blei und 10% Zinn), so hat sich herausgestellt, daß die elastische Schutzschicht nicht genug Spannungen aufnehmen wird, um die Verläßlichkeit der IC-Packung signifikant zu erhöhen.
Das Rastermaß der Kontakthügel variiert mit jeder Anwendung der Packung. Jedoch besitzt das Rastermaß der Kontakthügel einen signifikanten Einfluß auf die Einfachheit der Verwen­ dung dieser Packung und die damit verbundenen Kosten, wie die Montagekosten. Vorzugs­ weise wird ein Rastermaß verwendet, bei dem die existierenden Oberflächenmontagetechni­ ken und Oberflächenmontageausrüstungen in einer kosteneffektiven Weise verwendet werden können. Beispielsweise ist ein Rastermaß der Kontakthügel von ungefähr 500 µm gut mit den existierenden Oberflächenmontagetechniken und Oberflächenmontageausrüstungen vereinbar.
Wie bereits gezeigt, wird die Waferebenen-CSP 200 gedreht und auf das externe Substrat 214 gelegt. Das Lötzinn in den Kontakthügeln 212 wir dann wieder aufgeschmolzen, so daß der Kontakthügel 212 mit dem zugehörigen Leiterplattenkontakt auf dem externen Substrat 214 verbunden wird. Natürlich werden andere Kontakthügel (nicht gezeigt) auf der Packung 200 in einer ähnlichen Weise mit der Leiterplatte verbunden.
Das externe Substrat 214 kann jede Form annehmen, die-für die elektrischen Verbindungen der Waferebenen-CSP 200 zu einer oder mehreren anderen elektrischen Komponenten (nicht gezeigt) geeignet ist. Beispielsweise kann das externe Substrat 214 in Form einer mehr­ schichtigen gedruckten Leiterplatte (PCB) vorliegen. Die PCB kann eine Vielzahl anderer elektrischer Komponenten (die Waferebenen-CSP 200 eingeschlossen) aufweisen, die eine Reihe von Funktionen für beispielsweise eine besondere Anwendung bereitstellen.
Viele konventionelle Techniken stehen zur Verfügung, um elektrische Komponenten auf einer PCB zu befestigen. Beispielsweise kann jeder Kontakthügel 212 der Waferebenen-CSP 200 mit der PCB 214 mittels konventioneller Oberflächeninontagetechniken verbunden werden.
Die alleroberste Oberfläche der PCBs ist so konfiguriert, daß sie eine Vielzahl von Leiter­ plattenkontakten (nicht gezeigt) bereitstellt auf denen eine Waferebenen-CSP montiert werden kann. Somit ist jeder Kontakthügel (z. B. 212) der Packung 200 mit einem zugehörigen Lei­ terplattenkontakt des PCB 214 mittels konventioneller Lötaufschmelztechniken verbunden.
Fig. 3 ist eine schematische Draufsicht auf einen Wafer, der eine Vielzahl von Waferebenen- CSPs 200 enthält, wie in Fig. 2 in Übereinstimmung mit einer Ausführungsform der Erfin­ dung gezeigt ist. Wie gezeigt werden die Packungen 200 auf dem Wafer 300 in einem Feld­ muster ausgebildet. Anreißlinien 302 befinden sich zwischen jeder Packung 200. Wenn der Wafer zersägt wird, schneidet das Sägewerkzeug entlang der Anreißlinien 302. Vorzugsweise ist die elastische Schutzschicht und die Passivierungsschicht innerhalb der Anreißlinien 302 nicht vorhanden. Die elastische Schutzschicht und die Passivierungsschicht können von den Anreißlinien 302 entfernt werden, um zu verhindern, daß die elastische Schutzschicht und die Passivierungsschichten sich vom Wafer abschälen, nachdem der Wafer zersägt ist oder um zu verhindern, daß der Wafer während des Sägens bricht.
Eine Vielzahl von leitenden Kontakthügeln ist auf der Oberfläche jeder Packung 200 des Wa­ fers 300 ausgebildet. Eine Schutzschicht (in Fig. 2 als 216 gezeigt) kann auf eine Unterseite des Wafers 300 aufgebracht werden. Die Schutzschicht 216 auf der Unterseite hilft dabei, die Gefahr des Splitterns während des Waferzersägeprozesses zu reduzieren. Die Schutzschicht 216 ist vorzugsweise in der Form einer Dickschicht ausgebildet und kann mit jedem geeigne­ ten Verfahren zur Herstellung von Dickschichten hergestellt werden. Bei einer Ausführungs­ form wird ein Siebdruckverfahren benutzt. Bei einem anderen Beispiel wird ein Aufschleu­ derprozeß benutzt, wobei eine Dickschicht über der Unterseite des Wafers verteilt wird. Eini­ ge Ausführungsformen des Verfahrens zum Herstellen des Schutzüberzugs 218 sind in der US-Patentanmeldung Nr. 09/006,759 (Attorney Docket No. NSC1P105) vom 14. Januar 1998 mit dem Titel "A Semiconductor Wafer Having a Bottom Surface Protective Coating", von Kao et al. beschrieben, auf die Bezug genommen wird.
Fig. 4 ist ein Flußdiagramm, das einen Prozeß 400 zur Herstellung einer Waferebenen-CSP zeigt, die mehrere Halbleiterchips umfaßt, die mehrere Kontakthügel-Unterflächen auf einer elastischen Schutzschicht aufweisen, auf denen Kontakthügel ausgebildet sind, gemäß einer Ausführungsform der Erfindung. Zu Beginn werden in einem Fertigungsschritt 402 mehrere Chips bereitgestellt. Wie zuvor beschrieben, kann jeder Chip eine Vielzahl von integrierten Schaltkreisstrukturen enthalten, wie MOS-Transistoren. Jeder Chip umfaßt ebenso eine Viel­ zahl von leitenden Kontaktierungsflächen auf der Oberfläche des Chips. Die integrierten Schaltkreisstrukturen umfassen üblicherweise mehrere Schichten. Die integrierten Schalt­ kreisstrukturen, eingeschlossen die leitfähigen Kontaktierungsflächen, werden mit konventio­ nellen Herstellungsmethoden gebildet.
Nachdem die Herstellung des integrierten Schaltkreises beendet ist, wird in Fertigungsschritt 404 eine Passivierungsschicht über Teilen der mehreren leitfähigen Kontaktierungsflächen gebildet. Die Passivierungsschicht wird typischerweise durch Dotieren einer Siliziumschicht hergestellt, um beispielsweise eine SiO2-Schicht zu bilden. Konventionelle photolithographi­ sche Techniken werden dann benutzt, um mehrere Durchgänge in die SiO2-Schicht einzufor­ men. Jeder Passivierungsdurchgang ist über einer zugehörigen leitfähigen Kontaktierungsflä­ che positioniert.
In Fertigungsschritt 406 wird eine elastische Schutzschicht über der Passivierungsschicht ge­ bildet. Eine Vielzahl von Durchgängen wird dann in der elastischen Schutzschicht ausgebil­ det, so daß jeder elastische Durchgang über einem zugehörigen Passivierungsdurchgang und einer leitfähigen Kontaktierungsfläche positioniert ist. Wie zuvor diskutiert wurde, können einige oder alle der elastischen Durchgänge gegenüber dem zugehörigen Passivierungsdurch­ gang verschoben sein, wobei der verschobene elastische Durchgang mit dem zugehörigen Passivierungsdurchgang durch eine leitfähige Schicht verbunden ist. Die elastische Schutz­ schicht kann gebildet werden, indem mehrere Beschichtungen aufgebracht werden, so daß eine "dicke" elastische Schutzschicht entsteht. Beispielsweise vier bis sechs Schichten erfül­ len diese Aufgabe gut. Die elastische Schutzschicht und die Passivierungsschicht werden vor­ zugsweise vor der Vereinzelung von den Anreißlinien des Wafers entfernt.
In Fertigungsschritt 408 werden mehrere Kontakthügel-Unterflächen über Teilen der Passivie­ rungsschicht und den leitfähigen Kontaktierungsflächen gebildet. Jede Kontakthügel- Unterfläche wird über einem zugehörigen elastischen Durchgang positioniert. Die elastische Schutzschicht, die elastischen Durchgänge und die Kontakthügel-Unterflächen werden mit konventionellen Herstellungstechniken hergestellt. Beispielsweise können die Kontakthügel- Unterflächen mit konventionellen Sputtertechniken gebildet werden, wobei diese Techniken typischerweise relativ "dünne" Schichten der Kontakthügel-Unterflächen ergeben. Beispiels­ weise besitzen die Kontakthügel-Unterflächen typischerweise eine Dicke von ungefähr eini­ gen wenigen tausend Angström.
Nachdem die Kontakthügel-Unterflächen gebildet sind, wird in Fertigungsschritt 410 eine Vielzahl der Kontaktierungsflächen auf den Kontakthügel-Unterflächen gebildet. Jeder Kon­ takthügel wird auf einer zugehörigen Kontakthügel-Unterfläche gebildet. Die Kontakthügel werden mit konventionellen Lötverbindungstechniken gebildet. Als nächstes kann in Ferti­ gungsschritt 412 eine Rückseitenbeschichtung auf der Unterseite des Wafers aufgebracht werden.
Nachdem in Fertigungsschritt 414 die Waferebenen-CSPs auf dem Wafer gebildet worden sind, wird der Wafer in eine Vielzahl von individuellen Waferebenen-CSPs vereinzelt. In Fertigungsschritt 414 kann dann jede einzelne Waferebenen-CSP auf einem externen Substrat, wie eine PCB, angebracht werden. Die Waferebenen-CSP kann mit jeder Technik angebracht werden, die für die speziellen Waferebenen-CSP geeignet ist. Beispielsweise wird für eine Oberflächenmontage-Packung jeder Kontakthügel der Waferebenen-CSP auf dem Leiterplat­ tenkontakt der PCB plaziert. Das Lot wird dann in den Kontakthügeln wieder aufgeschmol­ zen, so daß die Kontakthügel alle elektrisch mit den Leiterplattenkontakten der PCBs verbun­ den sind.
Die zuvor erwähnten Schichten werden mittels konventioneller Herstellungstechniken gebil­ det. Beispielsweise werden die strukturierten Schichten mit gut bekannten Photolithographie­ techniken hergestellt. Die Strukturierung wird typischerweise durch das Aufbringen einer Photoresistschicht auf der zu strukturierenden Schicht ausgeführt, die dann selektiv durch eine strukturierte Maske belichtet wird. Ist der Photoresist einmal belichtet, so wird der Photoresist entwickelt, um eine Photoresistmaske zu bilden, die benutzt wird, um Schichten zu ätzen, die belichtet wurden und nicht mit dem Photoresistwerkstoff bedeckt waren.
Die vorliegende Erfindung hat mehrere Vorteile gegenüber konventionell integrierten Schalt­ kreispackungen. Beispielsweise absorbiert die elastische Schutzschicht Spannungen, die an den Kontakthügeln eingeleitet werden, und verbessert dadurch die Zuverlässigkeit der Pac­ kung. Das bedeutet, daß die elastische Schutzschicht einen relativ nachgiebigen Werkstoff zwischen der relativ nachgiebigen Kontakthügel-Unterfläche und dem relativ steifen darun­ terliegenden Chip darstellt. Diese elastische Schutzschicht erlaubt einen zusätzlichen Schutz der darunterliegenden aktiven IC-Einheit. Wenn also eine Packung der vorliegenden Erfin­ dung auf einer PCB montiert wird, wird jede Spannung, die durch die Kontakthügel und die Kontakthügel-Unterflächen eingeleitet wird, durch die elastische Schutzschicht absorbiert. Im Gegensatz dazu, besitzen konventionelle Packungen typischerweise eine relativ starre Passi­ vierungsschicht, die an die nachgiebige Kontakthügel-Unterfläche angrenzt.
Als eine Folge der relativ hohen Elastizität der elastischen Schutzschicht, ist eine Unterfütte­ rungsschicht nicht unbedingt erforderlich. Normalerweise muß eine Unterfütterungsschicht zwischen der Packung und der PCB und um die Kontakthügel gespritzt werden. Die Unter­ fütterungsschicht könnte dann die in die Kontakthügel eingeleiteten Spannungen absorbieren, die beispielsweise zwischen dem Chip und dem PCB auf Grund des Unterschiedes der ther­ mischen Ausdehnungskoeffizienten entstehen. Wird die Unterfütterungsschicht entfernt, kann die Erfindung zu einer beträchtlichen Reduktion der Kosten führen, die durch die Einsprit­ zung der Unterfütterungsschicht entstehen. Natürlich kann zusammen mit der elastischen Schutzschicht als zusätzlicher Schutz gegen Spannungen eine Unterfütterungsschicht einge­ setzt werden.
Wenn der Schutzüberzug auf der Unterseite jeder Waferebenen-CSP eingesetzt wird, ist keine Umhüllung der Packung erforderlich, verglichen mit vielen konventionellen Oberflächen­ montage-Packungen, was sich in einer signifikanten Reduktion der Montagekosten äußert. Somit kann die Erfindung zu einer wesentlichen Verringerung der Packmaße der Waferebe­ nen-CSP verglichen mit herkömmlich eingehäusten Packungen führen.
Zusätzlich kann eine preiswerte Ausrüstung zur Oberflächenmontage benutzt werden, wenn ein relativ kleines Rastermaß der Kontakthügel gewählt wird. Wenn beispielsweise das Ra­ stermaß der Kontakthügel ungefähr 500 µm beträgt, kann eine Standardmontageausrüstung für die Oberflächenmontage benutzt werden. Im Gegensatz dazu erfordern konventionelle Flip-Chip-Packungen, die typischerweise ein Rastermaß haben, das größer als die Oberflä­ chenmontage-Packungen ist, eine relativ teure Montageausrüstung.
Obwohl die vorhergehende Erfindung mit einigen Details für ein klares Verständnis beschrie­ ben worden ist, ist es offensichtlich, daß bestimmte Änderungen und Modifikationen im Um­ fang der Patentansprüche vorgenommen werden können. Beispielsweise können Kontakthü­ gel auf den elektrischen Kontakten jedes Chips nach oder vor dem Fertigungsschritt, in dem die Dickschicht aufgebracht wird, angeordnet werden. Dementsprechend dienen die vorlie­ genden Ausführungsformen der Veranschaulichung und nicht der Einschränkung, und die Erfindung ist nicht beschränkt auf die Details, die hier wiedergegeben wurden, sondern kann im Umfang der Patentansprüche und deren Äquivalente modifiziert werden.

Claims (26)

1. Eine Packung für einen integrierten Schaltkreis (IC) mit
einem Chip mit einer Vielzahl von leitfähigen Kontaktierungsflächen;
einer Passivierungsschicht auf den leitfähigen Kontaktierungsflächen, wobei die Pas­ sivierungsschicht eine Vielzahl von Passivierungsdurchgängen besitzt, wobei jeder Passivierungsdurchgang über einer zugehörigen leitfähigen Kontaktierungsfläche po­ sitioniert ist;
einer elastischen Schutzschicht, die auf der Passivierungsschicht gebildet ist, wobei die elastische Schutzschicht eine Vielzahl von elastischen Durchgängen besitzt, wo­ bei jeder elastische Durchgang einem zugehörigen Passivierungsdurchgang zugeord­ net ist;
einer Vielzahl von Kontakthügel-Unterflächen, die in elektrischem Kontakt mit den leitfähigen Kontaktierungsflächen stehen, wobei jede Kontakthügel-Unterfläche ei­ nem der elastischen Durchgänge zugeordnet ist; und
einer Vielzahl von Kontakthügeln, die auf der Vielzahl von Kontakthügel- Unterflächen ausgebildet sind, so daß jeder der Kontakthügel mit einer ausgewählten Kontakthügel-Unterfläche elektrisch verbunden ist, und so daß jeder Kontakthügel mit einer ausgewählten leitfähigen Kontaktierungsfläche elektrisch verbunden ist, wobei die elastische Schutzschicht so angeordnet ist, daß sie an den Kontakthügeln eingeleitete Spannungen absorbiert, wenn die integrierte Schaltkreispackung mit ei­ nem externen Substrat verbunden ist, die Kontakthügel aus einem Werkstoff beste­ hen, der die Absorption der Spannungen durch die elastische Schutzschicht erleich­ tert und die elastische Schutzschicht weiterhin so angeordnet ist, daß sie den Chip schützt.
2. IC-Packung nach Anspruch 1, bei dem jede Kontakthügel-Unterfläche einen Lippen­ abschnitt besitzt, der sich über einen Teil der elastischen Schutzschicht erstreckt.
3. IC-Packung nach Anspruch 1 oder 2, bei dem die elastische Schutzschicht einen Ela­ stizitätsmodul von weniger als ungefähr 3,0 GPa besitzt.
4. IC-Packung nach einem der vorangehenden Ansprüche, bei dem der Chip eine Oberseite aufweist, die einer Unterseite gegenüberliegt, mit einem Schutzüberzug auf der Unterseite des Chips, um das Splittern zu reduzieren, wenn die IC-Packung von einem Wafer vereinzelt wird.
5. IC-Packung nach einem der vorangehenden Ansprüche, bei dem die elastische Schutzschicht aus einem Material aus der Gruppe der Polyimid- und Benzocyclobu­ ten (BCB)-Werkstoffe besteht.
6. IC-Packung nach einem der vorangehenden Ansprüche, bei dem die elastische Schutzschicht eine Dicke von mehr als ungefähr 4 µm besitzt.
7. IC-Packung nach einem der vorangehenden Ansprüche, bei dem die elastische Schutzschicht eine Dicke zwischen ungefähr 4 µm und ungefähr 10 µm aufweist.
8. Leiterplatte umfassend ein Substrat mit einer Vielzahl von Leiterplattenkontakten; wobei eine IC-Packung nach einem der vorangehenden Ansprüche derart auf dem Substrat befestigt ist, daß jeder der Kontakthügel mit einem zugehörigen Kontakthü­ gel des Leiterplattenkontaktes verbunden ist.
9. Leiterplatte nach Anspruch 8, bei der die elastische Schutzschicht der IC-Packung Spannungen absorbiert, die an den Kontakthügeln eingeleitet werden, so daß eine Unterfütterungsschicht zwischen der IC-Packung und dem Substrat nicht erforderlich ist.
10. Leiterplatte nach Anspruch 8 oder 9, bei der die IC-Packung aus einer Gruppe aus­ gewählt ist, die besteht aus: oberflächenmontierter Packung, Packung in Chipgröße und Flip-Chip-Packung.
11. IC-Packung nach einer der vorangehenden Ansprüche 1 bis 7, bei dem die Kontakt­ hügel aus einer eutektischen Zinn-Blei-Legierung bestehen.
12. IC-Packung nach Anspruch 11, bei dem die eutektische Zinn-Blei-Legierung aus einer Zusammensetzung von ungefähr 63% Zinn und ungefähr 37% Blei besteht.
13. IC-Packung nach Anspruch 11, bei dem die eutektische Zinn-Blei-Legierung eine Zusammensetzung mit maximal 40% Blei besitzt.
14. IC-Packung nach Anspruch 11, bei dem die eutektische Zinn-Blei-Legierung eine Zusammensetzung mit mindestens 60% Zinn besitzt.
15. IC-Packung nach einem der vorangehenden Ansprüche 1 bis 7 oder 11 bis 14, bei dem jede Kontakthügel-Unterfläche eine Vielzahl von Stufen auf Teilen der Passi­ vierungsschicht und der elastischen Schutzschicht bildet.
16. Verfahren zur Herstellung eines Halbleiterwafers, mit folgenden Verfahrensschritten:
Vorsehen einer Vielzahl von Chips, wobei jeder Chip eine Oberseite mit einer Viel­ zahl von leitfähigen Kontaktierungsflächen, eine Unterseite, die der Oberseite ge­ genüberliegt, und eine Vielzahl von Anreißlinien entlang des Umfangs jedes Chips besitzt;
Vorsehen einer Passivierungsschicht auf den leitfähigen Kontaktierungsflächen, so daß die Passivierungsschicht eine Vielzahl von Durchgängen besitzt, wobei jeder Durchgang über einer zugehörigen leitfähigen Kontaktierungsfläche positioniert ist;
Ausbilden einer elastischen Schutzschicht über der Passivierungschicht;
Ausbilden einer Vielzahl von Kontakthügel-Unterflächen über der Passivierungs­ schicht, so daß jede Kontakthügel-Unterfläche mit einer zugehörigen leitfähigen Kontaktierungsfläche durch einen zugehörigen Durchgang elektrisch verbunden ist; und
Ausbilden einer Vielzahl von Kontakthügeln auf einer Vielzahl von Kontakthügel-Unter­ flächen, so daß jeder Kontakthügel mit einer ausgewählten Kontakthügel- Unterfläche elektrisch verbunden ist, und so daß jeder Kontakthügel mit einer aus­ gewählten leitfähigen Kontaktierungsfläche elektrisch verbunden ist,
wobei die elastische Schutzschicht so angeordnet wird, daß sie Spannungen absor­ biert, die an den Kontakthügeln eingeleitet werden, wenn das integrierte Schaltungs­ gehäuse auf einem externen Substrat montiert wird, wobei die Kontakthügel aus ei­ nem Material hergestellt werden, das die Absorption der Spannungen durch die ela­ stische Schutzschicht erleichtert, wobei die elastische Schutzschicht ferner so ange­ bracht wird, daß sie den Chip schützt.
17. Verfahren nach Anspruch 16, bei dem die elastische Schutzschicht durch Aufbringen mehrerer elastischer Schutzschichten gebildet wird.
18. Verfahren nach Anspruch 16 oder 17, bei dem ein Schutzüberzug auf die Unterseite der mehreren Chips aufgebracht wird, um Splittern während des Vereinzelungspro­ zesses zu reduzieren.
19. Verfahren nach einem der vorangehenden Ansprüche 16 bis 18, bei dem die elasti­ sche Schutzschicht und die Passivierungsschicht von den Anreißlinien der mehreren Chips entfernt werden.
20. Verfahren nach Anspruch 19, bei dem die mehreren Chips zu mehreren IC-Packungen vereinzelt werden.
21. Verfahren nach einem der vorangehenden Ansprüche 16 bis 20, bei dem die Bildung der Kontakthügel-Unterflächen die Bildung einer Lippe beinhaltet, die sich über ei­ nen Teil der elastischen Schutzschicht erstreckt.
22. Verfahren nach Anspruch 21, bei dem die Bildung der Kontakthügel-Unterflächen die Bildung einer Vielzahl von Stufen über Teilen der Passivierungsschicht und der elastischen Schutzschicht beinhaltet.
23. Verfahren nach einem der vorangehenden Ansprüche 16 bis 22, bei dem die elasti­ sche Schutzschicht in einer Dicke von mehr als ungefähr 4 µm ausgebildet ist.
24. Verfahren nach einem der vorangehenden Ansprüche 16 bis 23, bei dem eine ausge­ wählte leitfähige Kontaktierungsfläche eines ausgewählten Chips mit einem zugehö­ rigen Leiterplattenkontakt einer Leiterplatte verbunden wird, wobei keine Unterfütte­ rungsschicht verwendet wird, um Spannungen aufzunehmen, die an den Kontakthü­ geln des ausgewählten Chips eingeleitet werden.
25. IC-Packung nach einem der vorangehenden Ansprüche 1 bis 9 oder 11 bis 15, bei dem die IC-Packung eine Größe hat, die im wesentlichen mit der des Chips überein­ stimmt.
26. IC-Packung nach einem der vorangehenden Ansprüche 1 bis 9 oder 11 bis 15, bei dem die Kontakthügel ein Rastermaß von ungefähr 500 µm aufweisen.
DE19907525A 1998-02-26 1999-02-22 Packung für einen integrierten Schaltkreis und Verfahren zum Herstellen eines Halbleiters Ceased DE19907525A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/031,167 US6075290A (en) 1998-02-26 1998-02-26 Surface mount die: wafer level chip-scale package and process for making the same

Publications (1)

Publication Number Publication Date
DE19907525A1 true DE19907525A1 (de) 1999-09-02

Family

ID=21857969

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19907525A Ceased DE19907525A1 (de) 1998-02-26 1999-02-22 Packung für einen integrierten Schaltkreis und Verfahren zum Herstellen eines Halbleiters

Country Status (3)

Country Link
US (1) US6075290A (de)
KR (1) KR100320648B1 (de)
DE (1) DE19907525A1 (de)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1091399A1 (de) * 1998-06-12 2001-04-11 Hitachi, Ltd. Halbleitervorrichtung und verfahren zur herstellung
WO2001078144A1 (en) * 2000-04-07 2001-10-18 Siliconix, Inc. Vertical structure and process for semiconductor wafer-level chip scale packages
WO2001080303A2 (en) * 2000-04-18 2001-10-25 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
US6396145B1 (en) 1998-06-12 2002-05-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same technical field
DE10215355A1 (de) * 2002-04-08 2003-10-30 Infineon Technologies Ag Halbleiterchip mit Schutzschicht und Herstellungsverfahren
US6710446B2 (en) 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
US7589396B2 (en) 1999-09-13 2009-09-15 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US9136060B2 (en) 2000-09-14 2015-09-15 Vishay-Siliconix Precision high-frequency capacitor formed on semiconductor substrate

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69811296D1 (de) * 1997-07-11 2003-03-20 Bosch Gmbh Robert Erhöhte Haftung der Unterseitenbeschichtung von Flip-Chips
US6140827A (en) * 1997-12-18 2000-10-31 Micron Technology, Inc. Method and apparatus for testing bumped die
JP3819576B2 (ja) * 1997-12-25 2006-09-13 沖電気工業株式会社 半導体装置及びその製造方法
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
JP2943805B1 (ja) * 1998-09-17 1999-08-30 日本電気株式会社 半導体装置及びその製造方法
US6214716B1 (en) 1998-09-30 2001-04-10 Micron Technology, Inc. Semiconductor substrate-based BGA interconnection and methods of farication same
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US7416971B2 (en) * 2004-09-23 2008-08-26 Megica Corporation Top layers of metal for integrated circuits
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6255585B1 (en) * 1999-01-29 2001-07-03 Advantest Corp. Packaging and interconnection of contact structure
JP3756689B2 (ja) * 1999-02-08 2006-03-15 沖電気工業株式会社 半導体装置及びその製造方法
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof
US6940160B1 (en) * 1999-03-16 2005-09-06 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US6341418B1 (en) 1999-04-29 2002-01-29 International Business Machines Corporation Method for direct chip attach by solder bumps and an underfill layer
KR100343454B1 (ko) * 1999-11-09 2002-07-11 박종섭 웨이퍼 레벨 패키지
KR100668809B1 (ko) * 2000-06-30 2007-01-16 주식회사 하이닉스반도체 웨이퍼 레벨 패키지
US6420212B1 (en) * 2000-07-07 2002-07-16 National Semiconductor Corporation Method and apparatus to enclose dice
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
US6468892B1 (en) * 2000-07-14 2002-10-22 National Semiconductor Corporation Front side coating for bump devices
US6468832B1 (en) * 2000-07-19 2002-10-22 National Semiconductor Corporation Method to encapsulate bumped integrated circuit to create chip scale package
SG112799A1 (en) 2000-10-09 2005-07-28 St Assembly Test Services Ltd Leaded semiconductor packages and method of trimming and singulating such packages
TW449813B (en) 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6686258B2 (en) 2000-11-02 2004-02-03 St Assembly Test Services Ltd. Method of trimming and singulating leaded semiconductor packages
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6502231B1 (en) 2001-05-31 2002-12-31 Applied Micro Circuits Corporation Integrated circuit template cell system and method
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
KR20030034515A (ko) * 2001-10-23 2003-05-09 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6798073B2 (en) 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US20030132513A1 (en) * 2002-01-11 2003-07-17 Motorola, Inc. Semiconductor package device and method
US6715663B2 (en) * 2002-01-16 2004-04-06 Intel Corporation Wire-bond process flow for copper metal-six, structures achieved thereby, and testing method
US6885101B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
KR100881339B1 (ko) * 2002-09-19 2009-02-02 삼성테크윈 주식회사 반도체 웨이퍼에 범프를 형성하는 방법 및 이에 의하여범프가 형성된 반도체 웨이퍼
US20040102022A1 (en) * 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
US6802945B2 (en) * 2003-01-06 2004-10-12 Megic Corporation Method of metal sputtering for integrated circuit metal routing
EP1447844A3 (de) * 2003-02-11 2004-10-06 Axalto S.A. Verstärkte Halbleiterwafer
JP4165460B2 (ja) * 2003-06-13 2008-10-15 沖電気工業株式会社 半導体装置
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US7256074B2 (en) * 2003-10-15 2007-08-14 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
KR100585104B1 (ko) * 2003-10-24 2006-05-30 삼성전자주식회사 초박형 플립칩 패키지의 제조방법
TWI235470B (en) * 2004-05-26 2005-07-01 Advanced Semiconductor Eng Asymmetric bump structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US7067927B1 (en) 2005-01-31 2006-06-27 National Semiconductor Corporation Die with integral pedestal having insulated walls
WO2006097779A1 (en) * 2005-03-16 2006-09-21 Infineon Technologies Ag Substrate, electronic component, electronic configuration and methods of producing the same
US8384189B2 (en) * 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7514769B1 (en) 2005-08-13 2009-04-07 National Semiconductor Corporation Micro surface mount die package and method
US7871899B2 (en) * 2006-01-11 2011-01-18 Amkor Technology, Inc. Methods of forming back side layers for thinned wafers
JP2008041995A (ja) * 2006-08-08 2008-02-21 Yazaki Corp プリント配線基板及びプリント配線基板の製造方法
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
JP5361264B2 (ja) * 2008-07-04 2013-12-04 ローム株式会社 半導体装置
US7776649B1 (en) * 2009-05-01 2010-08-17 Powertech Technology Inc. Method for fabricating wafer level chip scale packages
US8698306B2 (en) * 2010-05-20 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate contact opening
CN102064135B (zh) * 2010-10-21 2015-07-22 日月光半导体制造股份有限公司 具有金属柱的芯片及具有金属柱的芯片的封装结构
US20120326299A1 (en) * 2011-06-24 2012-12-27 Topacio Roden R Semiconductor chip with dual polymer film interconnect structures
US8624404B1 (en) * 2012-06-25 2014-01-07 Advanced Micro Devices, Inc. Integrated circuit package having offset vias
US9640729B2 (en) * 2013-07-03 2017-05-02 Koninklijke Philips N.V. LED with stress-buffer layer under metallization layer
US10347592B2 (en) 2016-11-29 2019-07-09 Qualcomm Incorporated Integrated circuit (IC) devices with varying diameter via layer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0734059B1 (de) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
KR19980036467A (ko) * 1996-11-18 1998-08-05 김광호 반도체장치의 패드(pad)구조

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396145B1 (en) 1998-06-12 2002-05-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same technical field
EP1091399A1 (de) * 1998-06-12 2001-04-11 Hitachi, Ltd. Halbleitervorrichtung und verfahren zur herstellung
EP1091399A4 (de) * 1998-06-12 2002-01-16 Hitachi Ltd Halbleitervorrichtung und verfahren zur herstellung
US7589396B2 (en) 1999-09-13 2009-09-15 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
US6710446B2 (en) 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
WO2001078144A1 (en) * 2000-04-07 2001-10-18 Siliconix, Inc. Vertical structure and process for semiconductor wafer-level chip scale packages
WO2001080303A3 (en) * 2000-04-18 2002-02-21 Motorola Inc Method and apparatus for manufacturing an interconnect structure
US6429531B1 (en) 2000-04-18 2002-08-06 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
WO2001080303A2 (en) * 2000-04-18 2001-10-25 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
US9136060B2 (en) 2000-09-14 2015-09-15 Vishay-Siliconix Precision high-frequency capacitor formed on semiconductor substrate
DE10215355B4 (de) * 2002-04-08 2004-08-05 Infineon Technologies Ag Verfahren zur Flip-Chip-Montage von Halbleiterchips
DE10215355A1 (de) * 2002-04-08 2003-10-30 Infineon Technologies Ag Halbleiterchip mit Schutzschicht und Herstellungsverfahren
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates

Also Published As

Publication number Publication date
KR19990072933A (ko) 1999-09-27
US6075290A (en) 2000-06-13
KR100320648B1 (ko) 2002-01-19

Similar Documents

Publication Publication Date Title
DE19907525A1 (de) Packung für einen integrierten Schaltkreis und Verfahren zum Herstellen eines Halbleiters
DE10250636B4 (de) Verfahren zum Herstellen einer Halbleiterstuktur und Halbleiterstruktur
DE102011016361B4 (de) Wafer-Level-Chip-Scale-Package-Vorrichtung mit Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie durch mechanische Spannung bedingte Ausfälle vermindern
DE602004005760T2 (de) Halbleitervorrichtung
DE60022458T2 (de) Halbleitergehäuse, halbleitervorrichtung, elektronikelement und herstellung eines halbleitergehäuses
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
DE69635397T2 (de) Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
DE10234208B4 (de) Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10103186B4 (de) Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiter-Chip
DE102005040213A1 (de) Halbleiterbauelement mit Elektrode und Herstellungsverfahren
DE102007059161A1 (de) Multi-Chip Package Struktur und Verfahren zu deren Herstellung
DE102011056315A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE69415927T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einer Höckerelectrode
DE102020108542A1 (de) Verstärkungs-package unter verwendung von verstärkungs-patches
DE102018127314A1 (de) Integriertes Schaltkreis-Package und Verfahren
DE112020004630T5 (de) Verhinderung einer brückenbildung zwischen lot-verbindungsstellen
DE102020113139A1 (de) Halbleiter-package mit leitenden kontakthöckern und verfahren zur herstellung des halbleiter-package
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
DE102017118183B4 (de) Halbleiter-Packages mit Dummy-Verbindern und Verfahren zu deren Herstellung
DE102019114968B3 (de) Package von integrierten schaltungsvorrichtungen und sein herstellungsverfahren
DE102004050178B3 (de) Flip-Chip-Bauelement
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets
DE19702186C2 (de) Verfahren zur Gehäusung von integrierten Schaltkreisen
DE10318074B4 (de) Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8131 Rejection