DE19827454A1 - Logische CMOS-Schaltung und Treiberverfahren dafür - Google Patents

Description

Die Erfindung betrifft eine logische CMOS-Schaltung und insbesondere eine logische CMOS-Schaltung mit verminderter Verzögerungszeit, die somit eine höhere Betriebsgeschwin­ digkeit haben kann.

Zum Zweck der Erzielung einer hohen Leistungsfähigkeit in integrierten MOS-Schaltungen wird normalerweise eine Schwellwertspannung im MOS-Transistor durch eine Schaltung gesteuert. Insbesondere ist es möglich, die Betriebsge­ schwindigkeit aufgrund einer steigenden Treiberfähigkeit zu erhöhen und den elektrischen Verbrauch aufgrund einer Re­ duktion des Leckstroms durch Verminderung der Schwellwert­ spannung des in Betrieb befindlichen MOS-Transistors zu vermindern und durch Erhöhen der Schwellwertspannung, wäh­ rend der Transistor nicht in Betrieb ist.

Beispielsweise ist in der japanischen Patentveröffentli­ chung 61-61260, veröffentlicht am 24. Dezember 1986, eine Schaltung zum Erzeugen einer Spannung zum Vorspannen eines Substrats vorgeschlagen worden, wodurch eine Schaltung höchst effektiv arbeitet.

Mit der schnellen Entwicklung der Herstellung einer inte­ grierten Halbleiterschaltung mit geringerer Größe ist es absolut notwendig, eine Versorgungsspannung zu vermindern, um die Zuverlässigkeit des Betriebs eines MOS-Transistors sicherzustellen. Da es für einen Hochleistungs-MOS-Transi­ stor, der mit einer relativ geringen Spannung arbeitet, er­ forderlich ist, seine Schwellwertspannung in Übereinstim­ mung mit einer Auslegungsregel gering auszubilden, ist es folglich wichtig, einen Leckstrom zwischen Source- und Drainbereichen in einem schwachen Inversionsbereich des MOS-Transistors zu vermindern.

Um dieses Problem zu lösen, wird in der japanischen unge­ prüften Patentveröffentlichung Nr. 7-95032, veröffentlicht am 7. April 1995, eine CMOS-Inverterschaltung zum Reduzie­ ren eines Leckstroms zwischen Source- und Drainbereichen in einem schwachen Inversionsbereich eines MOS-Transistors vorgeschlagen. Der vorgeschlagene CMOS-Inverter wird als für eine Vorrichtung geeignet bezeichnet, die bei einer re­ lativ geringen Spannung arbeitet. Die vorgeschlagene Span­ nung umfaßt, neben dem CMOS-Inverter, einen ersten NMOS- Transistor mit einem Gate, das elektrisch mit einem Ein­ gangsanschluß verbunden ist, einer Source, die elektrisch mit Massepotential verbunden ist, und einem Drain, das elektrisch mit einem Substrat eines zweiten NMOS-Transi­ stors verbunden ist, der den CMOS-Inverter bildet. Die vor­ geschlagene Schaltung umfaßt weiterhin einen Kopplungskon­ densator, der elektrisch zwischen den Eingangsanschluß und das Substrat des ersten NMOS-Transistors geschaltet ist. Wenn eine Eingangsspannung, die an den CMOS-Inverter ange­ legt wird, geringer ist als die Schwellwertspannung des er­ sten NMOS-Transistors, wird eine negative Spannung an das Substrat des zweiten NMOS-Transistors aufgrund des Kopp­ lungskondensators angelegt, was dazu führt, daß die Schwellwertspannung höher wird.

Die ungeprüfte japanische Patentveröffentlichung Nr. 63- 229848, veröffentlicht am 26. September 1988, hat eine Halbleiterspeichervorrichtung vorgeschlagen zum Reduzieren eines Sub-Schwellwertleckstroms ohne Reduktion hinsichtlich der Schreib- und Auslesegeschwindigkeit und ohne Ver­ schlechterung einer Vorrichtung durch Anwenden einer Varia­ tion in einer Schwellwertspannung, die durch eine Variation in dem Potential an einem Substrat eines MOS-Transistors hervorgerufen wird. Insbesondere ist das Substratpotential eines MOS-Transfer-Gatetransistors tief ausgebildet, wäh­ rend Daten in dem Transistor gehalten werden, während das Substratpotential nur dann flach ausgebildet ist, wenn Da­ ten aus dem Transistor ausgelesen oder eingeschrieben wer­ den.

Die ungeprüfte japanische Patentveröffentlichung Nr. 57- 78165, die am 15. Mai 1982 veröffentlicht ist und auf der Anmeldung Nr. 164284 in den Vereinigten Staaten, einge­ reicht am 30. Juni 1980, beruht, hat eine Schaltung vorge­ schlagen zum Vorspannen eines Substrats einer integrierten Metall-Oxid-Halbleiterschaltung (Metal-Oxide-Semiconductor: MOS), insbesondere zum Vorspannen des Substrats eines Frei­ zugriffsspeichers (RAM).

Die japanische ungeprüfte Patentveröffentlichung Nr. 57- 103346 hat eine integrierte MOS-Schaltung vorgeschlagen mit einem selbst voranschreitenden Oszillator, einer Treiber­ schaltung, die eine von dem selbstlaufenden Oszillator er­ zeugte Ausgabe empfängt, einem Wechselstrom-Kopplungskon­ densator, der elektrisch mit der Treiberschaltung verbunden ist, und einem ersten und einem zweiten MOS-Transistor, die miteinander über eine Diode verbunden sind. Der erste MOS- Transistor verursacht Pegeländerungen, und der zweite MOS- Transistor absorbiert elektrische Ladungen, um dadurch eine Spannung zum Vorspannen eines Substrates zu erzeugen. Die Treiberschaltung umfaßt einen dritten, einen vierten und einen fünften MOS-Transistor, die in Reihe zwischen einer Versorgungsquelle und Masse geschaltet sind. Jeder der dritten und vierten OS-Transistoren hat eine Gateelektrode, die eine von der selbst voranschreitenden Schaltung er­ zeugte Ausgabe erhält, und der fünfte MOS-Transistor hat eine Gateelektrode, die eine Bezugsspannung erhält, die nicht von der Versorgungsspannung abhängig ist.

Die ungeprüfte japanische Patentveröffentlichung Nr. 58- 2061 hat eine integrierte CMOS-Schaltung mit einem p-arti­ gen MOSFET und einem n-artigen MOSFET vorgeschlagen, wobei das Potential des Substrats des p-artigen MOSFETS höher eingestellt ist als das positive Potential einer Versor­ gungsquelle und wobei das Potential des Substrats des n-ar­ tigen MOSFETS niedriger eingestellt ist als das negative Potential der Versorgungsquelle.

Die ungeprüfte japanische Patentveröffentlichung Nr. 62- 30421, veröffentlicht am 9. Februar 1987, hat eine inte­ grierte MOS-Schaltung vorgeschlagen mit einem MOS-Transi­ stor mit einer Sourceelektrode, einer Rückgateelektrode (backgate) und einer Drainelektrode und einem Verstärker mit einem Verstärkungsfaktor von nahezu 1. Die Sourceelek­ trode des MOS-Transistors ist elektrisch mit dem Eingang eines Verstärkers verbunden, und die Rückgateelektrode des MOS-Transistors ist elektrisch mit dem Ausgang des Verstär­ kers verbunden.

Die japanische Patentveröffentlichung Nr. 62-50984, die am 28. Oktober 1987 veröffentlicht wurde und auf der am 21. März 1978 eingereichten deutschen Anmeldung Nr. 2812378.6 basiert, hat eine Halbleiterschaltung mit zumin­ dest zwei Feldeffekttransistoren vorgeschlagen, die in ei­ nem Halbleiterkristall gebildet sind. Die Feldeffekttransi­ storen haben Source- und Drainbereiche mit jeweils einer ersten elektrischen Leitfähigkeit, die durch Halbleiterkri­ stallbereiche umgeben sind, die eine zweite elektrische Leitfähigkeit aufweisen. Ein Spannungsgenerator einschließ­ lich eines Oszillators und eines Schwellspannungsdetektors legt eine Hilfsspannung zwischen die Halbleiterkristallbe­ reiche und Massenpotential an. Die Hilfsspannung wird an einen bestimmten Abschnitt der Halbleiterschaltung über eine Pumpschaltung angelegt, die an dem Ausgangsanschluß des Spannungsgenerators gebildet ist.

Die ungeprüfte japanische Patentveröffentlichung Nr. 63- 40358, veröffentlicht am 20. Februar 1988, hat eine Halb­ leitervorrichtung vorgeschlagen mit einem MOS-Transistor, einem Bipolar-Transistor, einer Schaltung zur Erzeugung ei­ nes Substratpotentials, einer Vergleicherschaltung zum Ver­ gleich einer Bezugs-Schwellwertspannung des MOS-Transistors mit einer vorgegebenen Bezugsspannung, einer Oszillator­ schaltung zum Abgeben einer Wechselausgangsspannung, die in Übereinstimmung mit einer Ausgabe variiert wird, die von der Vergleicherschaltung erzeugt wird, einer Gleichrichter­ schaltung zum Gleichrichten einer Ausgabe, die von der Os­ zillatorschaltung erzeugt wird und sie damit in ein Gleich­ spannungspotenial zu ändern, und einem Kontroller zum Steu­ ern des Substratpotentials in Übereinstimmung mit einer Ausgabe, die von der Gleichrichterschaltung erzeugt wird, um dadurch die Schwellwertspannung des MOS-Transistors zu steuern.

Die ungeprüfte japanische Patentveröffentlichung Nr. 5- 211291, veröffentlicht am 20. August 1993, hat eine inte­ grierte Halbleiterschaltungsvorrichtung vorgeschlagen mit einer Schaltung zum Erzeugen einer Vorspannung zum Vorspan­ nen eines Substrats, mit einer Anzahl von CMOS-Invertern und einer Pumpschaltung. Die Vorspannungserzeugungsschal­ tung umfaßt eine erste Schaltung zum Anlegen einer ersten Substratvorspannung an ein Halbleitersubstrat und eine zweite Schaltung zum Anlegen einer zweiten Substratvorspan­ nung an einen Halbleiterbereich mit elektrischer Leitfähig­ keit entgegengesetzt zu der des Halbleitersubstrats.

In den oben beschriebenen verschiedenen bekannten Schaltun­ gen zum Steuern einer Spannung an einem Substrat ist es be­ vorzugt, eine Spannung in solcher Weise zu steuern, daß eine Schwellwertspannung für alle Transistoren, die eine integrierte Halbleiterschaltung bilden, niedriger einge­ stellt wird, während die integrierte Halbleiterschaltung in Betrieb ist, und höher eingestellt wird, während die inte­ grierte Halbleiterschaltung nicht in Betrieb ist.

Fig. 1 zeigt eine typische Struktur einer CMOS-Inverter­ schaltung zur Steuerung einer Spannung an einem Substrat in einer integrierten Halbleiterschaltung. Die dargestellte Schaltung umfaßt einen PMOS-Transistor 110, einen NMOS- Transistor 120, einen ersten Schalter 130 zum elektrischen Verbinden des PMOS-Transistors 110 mit entweder einer er­ sten Versorgungsspannung VDD0 oder einer zweiten Versor­ gungsspannung VDD1 und einen zweiten Schalter 140 zum elek­ trischen Verbinden des NMOS-Transistors 110 mit entweder einer ersten Masse GND0 oder einer zweiten Masse GND1. Der erste und der zweite Schalter 130 und 140 empfangen Steuer­ signale S, durch die Schalter 130 und 140 so gesteuert wer­ den, daß der PMOS- und der NMOS-Transistor 110 und 120 elektrisch mit VDD1 oder VDD0 bzw. GND0 oder GND1 verbunden werden. Die Gates des PMOS-Transistors 110 und NMOS-Transi­ stors 120 sind elektrisch miteinander verbunden, und in gleicher Weise sind die Drains des PMOS-Transistors 110 und des NMOS-Transistors 120 elektrisch miteinander verbunden. Ein Eingangssignal IN1 wird an die so elektrisch verbun­ denen Gates angelegt und ein Ausgangssignal OUT1 wird von den so elektrisch verbundenen Drains erzeugt.

Dem Durchschnittsfachmann ist geläufig, daß, falls eine Spannung an einem Substrat in der oben beschriebenen bevor­ zugten Weise gesteuert wird, sich ein Problem dabei ergibt, daß eine Schaltung zum Steuern der Substratspannung unaus­ weichlich wegen der Anordnung einer Versorgungsquelle zum Erzeugen einer Vorspannung, der Trennung eines Substrats in eines für jeden Transistor, der Anordnung von Schaltern zum Schalten von Substratspannungen und der Anordnung von Schaltsteuerleitungen groß wird.

Des weiteren ist es erforderlich, einen Schalter in jedem der Transistoren zum Schalten der Substratspannung in Über­ einstimmung damit zu steuern, ob die Transistoren, die eine integrierte Halbleiterschaltung bilden, arbeiten oder nicht arbeiten. Des weiteren hat diese Steuerung in Echtzeit zu erfolgen. Somit kann bei der Schaltung zum Steuern einer Substratspannung nicht verhindert werden, daß aufwendige Steuerungen durchgeführt werden müssen.

Es ist eine Aufgabe der Erfindung, eine logische CMOS- Schaltung mit verringerter Verzögerungszeit zu schaffen, die mit höherer Geschwindigkeit als eine bekannte Schaltung arbeiten kann und ohne einen Anstieg eines Leckstroms. Es ist eine weitere Aufgabe der Erfindung, ein Verfahren zum Treiben einer logischen CMOS-Schaltung derart zu schaffen, daß ihre Verzögerungszeit vermindert ist und daß die Schal­ tung in der Lage ist, mit höherer Geschwindigkeit als eine bekannte Schaltung ohne Ansteigen eines Leckstroms zu ar­ beiten.

Gemäß einem Aspekt der Erfindung wird eine logische CMOS- Schaltung geschaffen mit (a) einem PMOS-Transistor, (b) ei­ nem NMOS-Transistor, (c) einem ersten Kopplungskondensator, der elektrisch mit dem Gate des PMOS-Transistors verbunden ist, und (d) einem zweiten Kopplungskondensator, der elek­ trisch mit dem Gate des NMOS-Transistors verbunden ist, wo­ bei der PMOS- und der NMOS-Transistor Substrate aufweisen, deren Spannungen höher als zugeordnete Bezugsspannungen an Anstiegsflanken oder führenden Flanken von Signalen sind, die an die Gates übermittelt werden, und die niedriger als die zugeordneten Bezugsspannungen an den abfallenden Flan­ ken oder hinteren Flanken der Signale ist.

Vorzugsweise sind die Gates des PMOS- und des NMOS-Transi­ stors elektrisch miteinander verbunden, und die Drains des PMOS- und des NMOS-Transistors sind elektrisch miteinander verbunden, wobei ein Eingangssignal an die so elektrisch miteinander verbundenen Gates angelegt wird und ein Aus­ gangssignal durch die somit elektrisch miteinander verbun­ denen Drains abgenommen wird.

Ferner wird eine logische CMOS-Schaltung geschaffen mit (a) einem PMOS-Transistor, (b) einem NMOS-Transistor, (c) einem ersten Kopplungskondensator, der elektrisch mit dem Gate des PMOS-Transistors verbunden ist, und (d) einem zweiten Kopplungskondensator, der elektrisch mit dem Gate des NMOS- Transistors verbunden ist, wobei der PMOS-Transistor so ausgelegt ist, daß er eine höhere Schwellspannung aufweist und der NMOS-Transistor so ausgebildet ist, daß er eine niedrigere Schwellspannung aufweist als eine zugeordnete Bezugsspannung an Anstiegsflanken von Signalen, die an die Gates des PMOS- und des NMOS-Transistors angelegt werden, und wobei der PMOS-Transistor ausgelegt ist, um eine nied­ rigere Schwellspannung aufzuweisen und der NMOS-Transistor ausgebildet ist, um eine höhere Schwellspannung aufzuweisen als eine zugeordnete Bezugsspannung an abfallenden Flanken von Signalen, die den Gates des PMOS- und des NMOS-Transi­ stors angelegt werden.

Es wird weiterhin eine logische CMOS-NAND-Schaltung ge­ schaffen mit (a) einem ersten PMOS-Transistor, (b) einem zweiten PMOS-Transistor, (c) einem ersten NMOS-Transistor, (d) einem zweiten NMOS-Transistor, (e) einem ersten Kopp­ lungskondensator, der elektrisch mit dem Gate des ersten PMOS-Transistors verbunden ist, (f) einem zweiten Kopp­ lungskondensator, der elektrisch mit dem Gate des zweiten PMOS-Transistors verbunden ist, (g) einem dritten Kopp­ lungskondensator, der elektrisch mit dem Gate des ersten NMOS-Transistors verbunden ist, (h) einem vierten Kopp­ lungskondensator, der elektrisch mit dem Gate des zweiten NMOS-Transistors verbunden ist. Die ersten und zweiten PMOS- und NMOS-Transistoren umfassen Substrate, deren Span­ nungen höher gemacht werden als zugeordnete Bezugsspannun­ gen an Anstiegsflanken von Signalen, die an die Gates über­ mittelt werden, und geringer sind als die zugeordneten Be­ zugsspannungen an den abfallenden Flanken der Signale.

Weiterhin wird eine logische CMOS-NAND-Schaltung geschaffen mit (a) einem ersten PMOS-Transistor, (b) einem zweiten PMOS-Transistor, (c) einem ersten NMOS-Transistor, (d) ei­ nem zweiten NMOS-Transistor, (e) einem ersten Kopplungskon­ densator, der elektrisch mit dem Gate des ersten PMOS-Tran­ sistors verbunden ist, (f) einem zweiten Kopplungskondensa­ tor, der elektrisch mit dem Gate des zweiten PMOS-Transi­ stors verbunden ist, (g) einem dritten Kopplungskondensa­ tor, der elektrisch mit dem Gate des ersten NMOS-Transi­ stors verbunden ist, und (h) einem vierten Kopplungskonden­ sator, der elektrisch mit dem Gate des zweiten NMOS-Transi­ stors verbunden ist, wobei der erste und der zweite PMOS- Transistor so ausgelegt sind, daß sie eine höhere Schwell­ spannung aufweisen, und der erste und der zweite NMOS-Tran­ sistor so ausgelegt sind, daß sie eine niedrigere Schwell­ spannung aufweisen als zugeordnete Bezugsspannungen an An­ stiegsflanken von Signalen, die an die Gates der ersten und zweiten PMOS- und NMOS-Transistoren übermittelt werden, und wobei der erste und der zweite PMOS-Transistor ausgelegt sind, um eine niedrigere Schwellspannung aufzuweisen, und der erste und zweite NMOS-Transistor ausgelegt sind, um eine höhere Schwellspannung aufzuweisen als eine zugeord­ nete Bezugsspannung an abfallenden Flanken von Signalen, die an die Gates der ersten und zweiten PMOS- und NMOS- Transistoren angelegt werden.

Gemäß einem weiteren Aspekt wird ein Verfahren zum Treiben einer logischen CMOS-Schaltung geschaffen mit (a) einem PMOS-Transistor, (b) einem NMOS-Transistor, (c) einem er­ sten Kopplungskondensator, der elektrisch mit dem Gate des PMOS-Transistors verbunden ist, und (d) einem zweiten Kopp­ lungskondensator, der elektrisch mit dem Gate des NMOS- Transistors verbinden ist, mit den Schritten der Erhöhung der Spannungen an den Substraten des PMOS- und des NMOS- Transistors über zugeordnete Bezugsspannungen an Anstiegs­ flanken von Signalen, die an die Gates übermittelt werden, und Vermindern der Spannungen unterhalb der zugeordneten Bezugsspannungen an abfallenden Flanken der Signale.

Vorzugsweise umfaßt das Verfahren weiterhin die Schritte des Anlegens eines Eingangssignals an elektrisch miteinan­ der verbundene Gates des PMOS- und des NMOS-Transistors und Abnehmen eines Ausgangssignals über elektrisch verbundene Drains von PMOS- und NMOS-Transistoren.

Es wird weiterhin ein Verfahren zum Treiben einer logischen CMOS-Schaltung geschaffen mit (a) einem PMOS-Transistor, (b) einem NMOS-Transistor, (c) einem ersten Kopplungskon­ densator, der elektrisch mit dem Gate des PMOS-Transistors verbunden ist, und (d) einem zweiten Kopplungskondensator, der elektrisch mit dem Gate des NMOS-Transistors verbunden ist, mit den Schritten des Erhöhens der Schwellspannung des PMOS-Transistors und dem Vermindern der Schwellspannung des NMOS-Transistors unter eine zugeordnete Bezugsspannung an Anstiegsflanken von Signalen, die an die Gates des PMOS- und des NMOS-Transistors angelegt werden, und Vermindern der Schwellspannung des PMOS-Transistors und Erhöhen der Schwellspannung des NMOS-Transistors über eine zugeordnete Bezugsspannung an abfallenden Flanken von Signalen, die an die Gates des PMOS- und des NMOS-Transistors angelegt wer­ den.

Noch ein weiteres Verfahren zum Treiben einer logischen CMOS-NAND-Schaltung wird geschaffen mit (a) einem ersten PMOS-Transistor, (b) einem zweiten PMOS-Transistor, (c) ei­ nem NMOS-Transistor, (d) einem zweiten NMOS-Transistor, (e) einem ersten Kopplungskondensator, der elektrisch mit dem Gate des ersten PMOS-Transistors verbunden ist, (f) einem zweiten Kopplungskondensator, der elektrisch mit dem Gate des zweiten PMOS-Transistors verbunden ist, (g) einem drit­ ten Kopplungskondensator, der elektrisch mit dem Gate des ersten NMOS-Transistors verbunden ist, und (h) einem vier­ ten Kopplungskondensator, der elektrisch mit dem Gate des zweiten NMOS-Transistors verbunden ist, mit den Schritten der Erhöhung der Spannung an Substraten des ersten und zweiten PMOS- und NMOS-Transistors höher als zugeordnete Bezugsspannungen an Anstiegsflanken von Signalen, die den Gates übermittelt werden, und Vermindern der Spannungen un­ ter die zugeordneten Bezugsspannungen an abfallenden Flan­ ken der Signale.

Vorzugsweise umfaßt das Verfahren weiterhin Schritte zum Anlegen eines ersten Eingangssignals an elektrisch mitein­ ander verbundene Gates des ersten PMOS- und des ersten NMOS-Transistors, Einbringen eines zweiten Eingangssignals in elektrisch miteinander verbundene Gates des zweiten PMOS- und des zweiten NMOS-Transistors und Abnehmen eines Ausgangssignals durch elektrisch miteinander verbundene Drains der ersten und zweiten PMOS-Transistoren und des er­ sten NMOS-Transistors.

Es wird noch ein Verfahren zum Treiben einer logischen CMOS-NAND-Schaltung geschaffen mit (a) einem ersten PMOS- Transistor, (b) einem zweiten PMOS-Transistor, (c) einem ersten NMOS-Transistor, (d) einem zweiten NMOS-Transistor, (e) einem ersten Kopplungskondensator, der elektrisch mit dem Gate des ersten PMOS-Transistors verbunden ist, (f) ei­ nem zweiten Kopplungskondensator, der elektrisch mit dem Gate des zweiten PMOS-Transistors verbunden ist, (g) einem dritten Kopplungskondensator, der elektrisch mit dem Gate des ersten NMOS-Transistors verbunden ist, und (h) einem vierten Kopplungskondensator, der elektrisch mit dem Gate des zweiten NMOS-Transistors verbunden ist, mit den Schrit­ ten des Erhöhens der Schwellspannung des ersten und des zweiten PMOS-Transistors und der Schwellspannung des ersten und des zweiten NMOS-Transistors unter eine zugeordnete Be­ zugsspannung an Anstiegsflanken von Signalen, die an die Gates der ersten und zweiten PMOS- und NMOS-Transistoren übermittelt werden, und Vermindern der Schwellspannung des ersten und des zweiten PMOS-Transistors und einer Schwell­ spannung des ersten und des zweiten NMOS-Transistors über eine zugeordnete Bezugsspannung an abfallenden Flanken von Signalen, die an die Gates der ersten und zweiten PMOS- und NMOS-Transistoren übermittelt werden.

Erfindungsgemäß wird an einer Anstiegsflanke eines Ein­ gangssignals sowohl die Schwellspannung des PMOS-Transi­ stors höher als auch die Schwellspannung des NMOS-Transi­ stors niedriger eingestellt und die Schwellspannung des PMOS-Transistors wird niedriger und die Schwellspannung des NMOS-Transistors wird höher eingestellt, jeweils an einer abfallenden Flanke eines Eingangssignals. Als Ergebnis ist es möglich, die Verzögerung in einem logischen CMOS-Element zu vermindern.

Des weiteren ist bei dem PMOS-Transistor und bei dem NMOS- Transistor, die ein Paar bilden, einer der Transistoren im Vorgang des Einschaltens vom Ausschaltzustand auf eine niedrigere Schwellspannung eingestellt und der andere ist im Vorgang des Ausschaltens vom Einschaltzustand auf eine höhere Schwellspannung eingestellt. Es ist somit möglich zu vermeiden, daß ein Widerstand zwischen einer Versorgungs­ quelle und Masse reduziert wird, mit dem Ergebnis, daß das Ansteigen eines Leckstroms in einer logischen CMOS-Schal­ tung verhindert wird.

Erfindungsgemäß ist die Treiberfähigkeit von Transistoren erhöht. Als Ergebnis variiert ein Signal steil, was sicher­ stellt, daß der Durchflußstrom reduziert wird.

Es ist nicht länger nötig, eine Hilfsversorgungsquelle, einen Schalter zum Schalten einer Substratspannung und ein externes Steuersystem vorzusehen. Somit kann das Potential am Substrat effektiv gesteuert werden.

Fig. 1 ist ein Schaltungsdiagramm eines CMOS-Inverters mit Schaltern zum Schalten einer Substratspannung.

Fig. 2 ist ein Schaltungsdiagramm eines CMOS-Inverters ge­ mäß einem ersten Ausführungsbeispiel der Erfindung.

Fig. 3 zeigt Signalformen von Potentialen im CMOS-Inverter der Fig. 2.

Fig. 4 erläutert Eingangs- und Ausgangscharakteristika in einem bekannten CMOS-Inverter und einem CMOS-Inverter gemäß dem ersten Ausführungsbeispiel.

Fig. 5A zeigt die Beziehung zwischen der Steigung eines Eingangssignals und dem Durchflußstrom in einem bekannten CMOS-Inverter.

Fig. 5B zeigt die Beziehung zwischen der Steigung eines Eingangssignals und dem Durchflußstrom in einem CMOS-Inver­ ter in Übereinstimmung mit dem ersten Ausführungsbeispiel.

Fig. 6 ist ein Schaltungsdiagramm einer CMOS-NAND-Schaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung.

Fig. 7 erläutert Signalformen von Signalen, die in der CMOS-NAND-Schaltung gemäß dem zweiten Ausführungsbeispiel übermittelt werden.

Fig. 8A und 8B sind Aufsichten auf einen CMOS-Inverter ge­ mäß einem dritten Ausführungsbeispiel.

Fig. 9 ist eine Querschnittsdarstellung entlang der Linie IX-IX in der Fig. 8B.

Fig. 10A und 10B sind Aufsichten auf den CMOS-Inverter ge­ mäß dem vierten Ausführungsbeispiel.

Fig. 11 ist eine Schnittdarstellung entlang der Linie XI-XI in Fig. 10B.

Fig. 12 ist eine Aufsicht auf eine CMOS-Gateschaltung mit einer Anzahl von CMOS-Invertern gemäß dem dritten Ausfüh­ rungsbeispiel, die in Kaskade verbunden sind.

Erstes Ausführungsbeispiel

Fig. 2 ist ein Schaltungsdiagramm eines CMOS-Inverters ge­ mäß dem ersten Ausführungsbeispiel. Der dargestellte CMOS- Inverter umfaßt einen PMOS-Transistor P1, einen NMOS-Tran­ sistor N1, einen ersten Kopplungskondensator Cc1, der elek­ trisch zwischen das Gate und das Drain des PMOS-Transistors P1 geschaltet ist, und einen zweiten Kopplungskondensator Cc2, der elektrisch zwischen das Gate und das Drain des NMOS-Transistors N1 geschaltet ist.

Die Gates des PMOS-Transistors P1 und des NMOS-Transistors N1 sind elektrisch miteinander verbunden, und die Drains des PMOS-Transistors P1 und des NMOS-Transistors N1 sind elektrisch miteinander verbunden. Ein Eingangssignal 1 wird in die beiden so verbundenen Gates des PMOS-Transistors P1 und des NMOS-Transistors N1 und den ersten und den zweiten Kopplungskondensator Cc1 und Cc2 eingebracht. Ein Ausgangs­ signal 2 wird durch die verbundenen Drains des PMOS-Transi­ stors P1 und des NMOS-Transistors N1 erzeugt.

Der PMOS-Transistor P1 umfaßt eine n-artige Wanne 11 als Substrat, und der NMOS-Transistor N1 umfaßt eine p-artige Wanne 12 als Substrat. Die Wanne 11 vom n-Typ ist elek­ trisch mit einer Spannungsversorgungsleitung 100 verbunden, und die Wanne 12 vom P-Typ ist elektrisch mit einer Massen­ leitung 101 verbunden.

Die n-Wanne 11 hat parasitäre Widerstände R1a, R1b, R1c und R1d zwischen dem ersten Kopplungskondensator Cc1 und der Spannungsversorgungsleitung 100, und in ähnlicher Weise hat die p-Wanne 12 parasitäre Widerstände R2a, R2b, R2c und R2d zwischen dem zweiten Kopplungskondensator Cc2 und der Mas­ senleitung 101. Das Drain hat einen Drain-Diffusions-Kon­ densator Cd1, und die Source hat einen Source-Diffusions- Kondensator Cs1 im PMOS-Transistor P1. In ähnlicher Weise hat das Drain einen Drain-Diffusions-Kondensator Cd2, und die Source hat einen Source-Diffusions-Kondensator Cs2 im NMOS-Transistor N1.

Die n-Wanne 11 und die p-Wanne 12 werden durch das Aus­ gangssignal 2 durch die parasitären Widerstände R1a bis R1d und R2a bis R2d und die Drain-Diffusions-Kapazitäten Cd1 und Cd2 beeinflußt. Auf diese Weise wird eine Fluktuation in dem Potential an den Substraten des PMOS-Transistors P1 und des NMOS-Transistors N1 gebildet, die jeweils ein Back- Gate bilden, abhängig von den Werten der parasitären Wider­ stände R1a bis R1d und R2a bis R2d und den Drain-Diffusi­ ons-Kapazitäten Cd1 und Cd2.

Im folgenden wird der Betrieb des in Fig. 2 dargestellten CMOS-Inverters erläutert, wobei Fig. 3 die Signalformen für die Potentiale in dem CMOS-Inverter zeigt.

In Fig. 3 bezeichnet A die Signalformen des Eingangssignals 1, B bezeichnet des Potential direkt unterhalb des ersten Kopplungskondensators Cc1, C gibt das Potential direkt un­ terhalb des zweiten Kopplungskondensators Cc2 an, D be­ zeichnet eine Signalform des Ausgangssignals 2, E gibt das Potential direkt unterhalb des Drains des PMOS-Transistors P1 an, F gibt das Potential direkt unterhalb des Drains des NMOS-Transistors N1 an, G gibt das Potential des Substrats 11 des PMOS-Transistors P1 wieder und H bezeichnet das Po­ tential des Substrats 12 des NMOS-Transistors N1.

Das Eingangssignal 1 ändert Substratpotentiale direkt un­ terhalb der ersten und der zweiten Kopplungskapazitäten Cc1 und Cc2 in derselben Phase durch die erste und die zweite Kopplungskapazität Cc1 und Cc2. Das Ausgangssignal 2 ist identisch zu einer Inversion des verzögerten Eingangssi­ gnals 1. Das Ausgangssignal 2 variiert Substratpotentiale direkt unterhalb der Drain-Diffusions-Kapazitäten Cd1 und Cd2 in entgegengesetzter Phase durch die Drain-Diffusions- Kapazitäten Cd1 und Cd2, wenn eine gewisse Zeitspanne, die durch die Verzögerungszeit des CMOS-Inverters definiert ist, verstrichen ist, nachdem das Eingangssignal 1 in den CMOS-Inverter eingegeben wurde.

Die durch B, C, E und F bezeichneten Potentiale sind defi­ niert variierend in Abhängigkeit von Signal formen des Ein­ gangs- und des Ausgangssignals 1 und 2, Werten der ersten und zweiten Kopplungskapazitäten Cc1 und Cc2, Werten der parasitären Widerstände R1a bis R1d, Werten der parasitären Widerstände R2a bis R2d, Werten der Drain-Diffusions-Kapa­ zitäten Cd1 und Cd2 und Werten von Source-Diffusions-Kapa­ zitäten Cs1 und Cs2. Die Potentiale an den Substraten 11 und 12 des PMOS- und des NMOS-Transistors P1 und N1, die als G und H bezeichnet sind, sind durch die Summe von Po­ tentialen definiert, die durch die parasitären Widerständen R1a bis R1d und R2a bis R2d definiert sind.

In einer Zeitspanne, die in Fig. 3 als A1 angegeben ist, steigt das Eingangssignal 1 an, der PMOS-Transistor P1 wird vom Einschaltzustand ausgeschaltet, der NMOS-Transistor N1 vom Einschaltzustand aus, und das Ausgangssignal 2 fällt ab. Wenn das Eingangssignal 1 variiert, werden durch die erste und die zweite Kopplungskapazität Cc1 und Cc2 die Po­ tentiale an den Substraten 11 und 12 angehoben. Wenn das Ausgangssignal 2 beginnt abzufallen, wird die Variation der Potentiale an den Substraten 11 und 12 mit der Variation des Ausgangssignals 2 ausgelöscht, was durch die Drain-Dif­ fusion-Kapazitäten Cd1 und Cd2 erfolgt. Als Ergebnis werden Potentiale an den Substraten 11 und 12 abgeflacht.

Wenn das Eingangssignal 1 auf seinem hohen Pegel gehalten wird, werden in der letzten Hälfte der Zeitspanne A1 die Po­ tentiale an den Substraten 11 und 12 in Übereinstimmung mit der Änderung des Ausgangssignals 2 vermindert. Während ei­ ner Zeitspanne A2, in der das Eingangs- und das Ausgangssi­ gnal 1 und 2 konstant gehalten werden, konvergiert das Po­ tential am Substrat 11 zur Versorgungsspannung VDD, und das Potential am Substrat 12 konvergiert zur Massenspannung GND in Übereinstimmung mit einer Zeitkonstante CR, die durch die Werte der parasitären Widerstände R und der parasitären Kapazitäten C definiert ist.

In der Zeitspanne A1 werden die Potentiale an den Substra­ ten 11 und 12 angehoben, die Schwellspannung Vpt des PMOS- Transistors P1 wird erhöht, und die Schwellspannung Vnt des NMOS-Transistors N1 wird vermindert. Als Ergebnis wird ein Leckstrom, der durch den PMOS-Transistor P1 und den NMOS- Transistor N1 fließt, unterdrückt, und ein Treiberstrom, der den MOS-Transistor N1 passiert, wird erhöht. Dies stellt sicher, daß die Verzögerungszeit, innerhalb derer das Eingangssignal 1 abfällt, reduziert wird.

Dem gegenüber werden in einer Zeitspanne B die Potentiale an den Substraten 11 und 12 reduziert, die Schwellspannung Vpt des PMOS-Transistors P1 wird vermindert, und die Schwellspannung Vnt des NMOS-Transistors N1 wird erhöht. Als Ergebnis wird ein den PMOS-Transistor P1 und den NMOS- Transistor N1 passierender Leckstrom unterdrückt, und ein den PMOS-Transistor P1 passierender Treiberstrom wird er­ höht. Dies stellt sicher, daß die Verzögerungszeit, mit der das Eingangssignal 1 abfällt, vermindert wird.

Im folgenden wird ein Vergleich der Eingangs- und Ausgang­ scharakteristika zwischen einem konventionellen CMOS-Inver­ ter und einem CMOS-Inverter gemäß der Erfindung erläutert. Wie durch die unterbrochene Linie dargestellt, ist die lo­ gische Schwellspannung in einem konventionellen CMOS-Tran­ sistor konstant, unabhängig vom Eingangssignal. Da anderer­ seits an der Anstiegsflanke eines Eingangssignals die Schwellspannung des PMOS-Transistors P1 höher und die Schwellspannung des NMOS-Transistors N1 niedriger gemacht werden kann und an der abfallenden Flanke des Eingangssi­ gnals in Übereinstimmung mit dem ersten Ausführungsbeispiel die Schwellspannung des PMOS-Transistors P1 geringer und die Schwellspannung des NMOS-Transistors N1 höher gemacht werden kann, kann die logische Schwellwertspannung an der Anstiegsflanke eines Eingangssignals niedriger gemacht wer­ den, wie durch die durchgezogene Linie dargestellt ist, und eine logische Schwellwertspannung kann an der abfallenden Flanke des Eingangssignals höher gemacht werden, wie durch eine unterbrochene Linie dargestellt ist. Es ist somit mög­ lich, die Verzögerungszeit im CMOS-Inverter zu reduzieren.

In der erfindungsgemäßen CMOS-Inverterschaltung bilden der PMOS-Transistor P1 und der NMOS-Transistor N1 ein Paar. In solch einem Paar wird beim Vorgang des Einschaltens vom Ausschaltzustand einer der Transistoren so eingestellt, daß er eine niedrigere Schwellspannung hat, und der andere wird beim Vorgang des Ausschaltens vom Einschaltzustand so ein­ gestellt, daß er eine höhere Schwellwertspannung aufweist. Somit ist es möglich zu verhindern, daß ein Widerstand zwi­ schen einer Versorgungsquelle und Masse reduziert wird, mit dem Ergebnis, daß ein Anstieg eines Leckstroms in der logi­ schen CMOS-Schaltung verhindert wird.

Bei diesem Ausführungsbeispiel ist die Treiberfähigkeit je­ des PMOS- und NMOS-Transistors P1 und N1 erhöht. Als Ergeb­ nis variiert ein Signal steil, was sicherstellt, daß der Durchflußstrom vermindert ist. Im folgenden wird dieser Vorteil mit Bezug auf Fig. 5A erläutert, die eine Signal­ form zeigt, aus der ersichtlich ist, wie eine Eingabe an den CMOS-Inverter und der Durchflußstrom mit der Zeit in einem konventionellen CMOS-Inverter variieren, und mit Be­ zug auf Fig. 5B, die eine Signalform zeigt, die darstellt, wie ein Eingangssignal an den CMOS-Inverter und ein Durch­ flußstrom mit der Zeit in dem CMOS-Inverter gemäß dem er­ sten Ausführungsbeispiel variieren.

Durch Vergleich der Fig. 5A und 5B ist ersichtlich, daß ein in den CMOS-Inverter gemäß dem ersten Ausführungsbeispiel eingegebenes Eingangssignal sich steiler ändert als das Eingangssignal, das in einen konventionellen CMOS-Inverter eingegeben wird, was sicherstellt, daß der Durchflußstrom enorm reduziert ist.

Zweites Ausführungsbeispiel

Fig. 6 ist ein Schaltungsdiagramm einer CMOS-NAND-Schaltung gemäß dem zweiten Ausführungsbeispiel. Die dargestellte CMOS-NAND-Schaltung umfaßt einen ersten PMOS-Transistor P2, einen zweiten PMOS-Transistor P3, einen ersten NMOS-Transi­ stor N2, einen zweiten NMOS-Transistor N3, einen ersten Kopplungskondensator Cc3, der elektrisch zwischen das Gate und das Drain des ersten PMOS-Transistors P2 geschaltet ist, einen zweiten Kopplungskondensator Cc4, der elektrisch zwischen das Gate und das Drain des zweiten PMOS-Transi­ stors P3 geschaltet ist, einen dritten Kopplungskondensator Cc5, der elektrisch zwischen das Gate und das Drain des er­ sten NMOS-Transistors N2 geschaltet ist, und einen vierten Kopplungskondensator Cc6, der elektrisch zwischen das Gate und das Drain im zweiten NMOS-Transistor N3 geschaltet ist.

Die Gates des ersten PMOS-Transistors P2 und des ersten NMOS-Transistors N2 sind elektrisch miteinander verbunden, und die Gates des zweiten PMOS-Transistors P3 und des zwei­ ten NMOS-Transistors N3 sind elektrisch miteinander verbun­ den. Die Drains des ersten PMOS-Transistors P2, des zweiten PMOS-Transistors P3 und des ersten NMOS-Transistors N2 sind elektrisch miteinander verbunden. Die Source des ersten NMOS-Transistors N2 ist elektrisch mit dem Drain des zwei­ ten NMOS-Transistors N3 verbunden.

Ein erstes Eingabesignal 3 wird in die beiden so verbun­ denen Gates des ersten PMOS-Transistors P2 und des ersten NMOS-Transistors N2 und in die erste und die dritte Kopp­ lungskapazität Cc3 und Cc5 eingegeben. Ein zweites Ein­ gangssignal 4 wird in die beiden so verbundenen Gates des zweiten PMOS-Transistors P3 und des zweiten NMOS-Transi­ stors N3 und die zweite und vierte Kopplungskapazität Cc4 und Cc6 eingegeben. Ein Ausgangssignal 5 wird durch die verbundenen Drains des ersten PMOS-Transistors P2, des zweiten PMOS-Transistors P3 und des ersten NMOS-Transistors N2 erzeugt.

Der erste PMOS-Transistor P2 umfaßt eine Wanne 13 vom n-Typ als Substrat und der zweite PMOS-Transistor P3 umfaßt eine Wanne 14 vom n-Typ als Substrat. Der erste NMOS-Transistor N2 umfaßt eine Wanne 15 vom p-Typ als Substrat und der zweite NMOS-Transistor N3 umfaßt eine Wanne 16 vom n-Typ als Substrat. Die n-Wannen 13 und 14 sind elektrisch mit einer Versorgungsleitung 100 verbunden, und die p-Wannen 15 und 16 sind elektrisch mit einer Massenleitung 101 verbun­ den.

Die n-Wanne 13 hat parasitäre Widerstände R3a, R3b, R3c und R3d zwischen dem ersten Kopplungskondensator Cc3 und der Versorgungsleitung 100. Die n-Wanne 14 hat parasitäre Wi­ derstände R4a, R4b, R4c und R4d zwischen dem zweiten Kopp­ lungskondensator Cc4 und der Versorgungsleitung 100. Die p- Wanne 15 hat parasitäre Widerstände R5a, R5b, R5c und R5d zwischen dem dritten Kopplungskondensator Cc5 und der Mas­ senleitung 101. Die p-Wanne 16 hat parasitäre Widerstände R6a, R6b, R6c und R6d zwischen dem vierten Kopplungskonden­ sator Cc6 und der Massenleitung 101. Das Drain im ersten PMOS-Transistor P2 hat einen Drain-Diffusions-Kondensator Cd3, und die Source hat einen Source-Diffusions-Kondensator Cs3. Im zweiten PMOS-Transistor P3 hat das Drain einen Drain-Diffusions-Kondensator Cd4, und die Source hat einen Source-Diffusions-Kondensator Cs4. In gleicher Weise hat im ersten NMOS-Transistor N2 das Drain einen Drain-Diffusions- Kondensator Cd5, und die Source hat einen Source-Diffusi­ ons-Kondensator Cs5. Im zweiten NMOS-Transistor N3 hat das Drain einen Drain-Diffusions-Kondensator Cd5, und die Source hat einen Source-Diffusions-Kondensator Cs6.

Die n-Wannen 13, 14 und die p-Wannen 15, 16 haben jeweils parasitären Widerstände R3a bis R3d bzw. R6a bis R6d und werden durch das Ausgangssignal 5 über die Drain-Diffusi­ ons-Kapazitäten Cd3 bis Cd6 beeinflußt. Zusätzlich werden die n-Wannen 13, 14 und die p-Wannen 15, 16 durch ein Zwi­ schensignal 17 beeinflußt, das zwischen dem Drain-Diffusi­ ons-Kondensator Cd6 und dem Source-Diffusions-Kondensator Cs5 passiert. Somit werden Fluktuationen in den Potentialen an den Substraten 13, 14, 15 und 16 erzeugt, die jeweils ein Back-Gate bilden, in Übereinstimmung mit den Werten der oben genannten parasitären Widerstände und parasitären Ka­ pazitäten.

Im folgenden wird der Betrieb der CMOS-NAND-Schaltung gemäß Fig. 6 mit Bezug auf Fig. 7 erläutert, die Signalformen der Potentiale in der CMOS-NAND-Schaltung wiedergibt.

In Fig. 7 bezeichnet A die Signalform des ersten Eingangs­ signals 3, B die Signalform des zweiten Eingangssignals 4, C bis F die Potentiale direkt unterhalb der ersten bzw. zweiten Kopplungskapazität Cc3 bis Cc6, G bezeichnet die Signalform des Ausgangssignals 5, H das Potential direkt unterhalb dem Drain des ersten PMOS-Transistors P2, I das Potential direkt unterhalb des Drains des ersten NMOS-Tran­ sistors N2, J das Potential am Substrat 13 des ersten PMOS- Transistors P2, K das Potential an dem Substrat 15 des er­ sten NMOS-Transistors N2, L eine Signalform des Zwischensi­ gnals 17, M gibt das Potential direkt unterhalb des Drains des zweiten PMOS-Transistors P3 (d. h. direkt unterhalb des Drains des ersten NMOS-Transistors M2) an, N bezeichnet das Potential direkt unterhalb des Drains des zweiten NMOS- Transistors N3, O gibt das Potential am Substrat 14 des zweiten PMOS-Transistors P3 und P gibt das Potential am Substrat 16 des zweiten NMOS-Transistors N3 wieder.

Das erste und das zweite Eingangssignal 3 und 4 variieren Substratpotentiale direkt unterhalb der ersten bis vierten Kopplungskapazitäten Cc3 bis Cc6 in derselben Phase durch die ersten bis vierten Kopplungskapazitäten Cc3 bis Cc6. Das Ausgangssignal 5 variiert Substratpotentiale direkt un­ terhalb der Drain-Diffusions-Kapazitäten Cd3 bis Cd6 in entgegengesetzter Phase durch die Drain-Diffusions-Kapazi­ täten Cd3 bis Cd6. Das Zwischensignal 17 variiert Substrat­ potentiale direkt unterhalb sowohl dem Drain des zweiten NMOS-Transistors N3 als auch der Source des ersten NMOS- Transistors N2 durch den Drain-Diffusions-Kondensator Cd6 und den Source-Diffusions-Kondensator Cs5.

Die als C bis F, H bis K und M bis P bezeichneten Poten­ tiale werden durch die Signal formen des ersten und des zweiten Eingangssignals 3 und 4, des Ausgangssignals 5 und des Zwischensignals 17, die Werte der ersten und der zwei­ ten Kopplungskapazitäten Cc1 und Cc2, die Werte der ersten bis vierten Kopplungskapazitäten Cc3 bis Cc6, die Werte der parasitären Widerstände R3a bis R3d, R4a bis R4d, R5a bis R5d und R6a bis R6d, die Werte der Drain-Diffusions-Kapazi­ täten Cd3 bis Cd6 und die Werte der Source-Diffusions-Kapa­ zitäten Cs3 bis Cs6 definiert und variieren abhängig davon. Die Potentiale an den Substraten 13, 14, 15 und 16 der er­ sten und zweiten PMOS-Transistoren und NMOS-Transistoren P1, P2 und N1, N2, die als J, O, K und P dargestellt sind, sind durch eine Summe von Potentialen definiert, die durch die parasitären Widerstände R3a bis R3d, R4a bis R4d, R5a bis R5d und R6a bis R6d definiert sind.

In Fig. 7 steigen in einer Zeitspanne, die als A1 bezeich­ net ist, das erste und das zweite Eingangssignal 3 und 4 an, der erste und der zweite PMOS-Transistor P2 und P3 wer­ den vom Einschaltzustand ausgeschaltet und der erste und der zweite NMOS-Transistor N2 und N3 werden vom Ausschalt­ zustand eingeschaltet, und das Ausgangssignal 5 fällt ab. Wenn das erste und das zweite Eingangssignal 3 und 4 vari­ ieren, werden die Potentiale an den Substraten 13 bis 16 durch die ersten bis vierten Kopplungskapazitäten Cc3 bis Cc6 angehoben. Wenn das Ausgangssignal 5 abzufallen be­ ginnt, wird ein Anstieg in den Potentialen an den Substra­ ten 13 bis 15 mit der Variation des Ausgangssignals 5 aus­ gelöscht, was durch die Drain-Diffusions-Kapazitäten Cd3 bis Cd5 erfolgt. Als Ergebnis werden die Potentiale an den Substraten 13 bis 15 abgeflacht.

Wenn das erste und das zweite Eingangssignal 3 und 4 auf ihrem hohen Pegel gehalten werden, werden die Potentiale in der zweiten Hälfte der Zeitspanne A1 an den Substraten 13 bis 15 in Übereinstimmung mit der Variation des Ausgangssi­ gnals 5 vermindert. Während einer Zeitspanne A2, in der das erste und das zweite Eingangssignal und das Ausgangssignal 3, 4, 5 konstant gehalten werden, konvergieren die Poten­ tiale an den Substraten 13 und 14 zur Versorgungsspannung VDD, und die Potentiale an den Substraten 15 und 16 konver­ gieren zur Massenspannung GND in Übereinstimmung mit einer Zeitkonstante CR, die durch die Werte der parasitären Wi­ derstände R und der parasitären Kapazitäten C bestimmt ist.

In einer durch B1 bezeichneten Zeitspanne fällt das zweite Eingangssignal 4 ab, und der zweite PMOS-Transistor P3 wird vom Ausschaltzustand eingeschaltet, der zweite NMOS-Transi­ stor N3 wird vom Einschaltzustand ausgeschaltet und das Ausgangs- und Zwischensignal 5 und 17 steigen beide an. Wenn das zweite Eingangssignal 4 variiert, werden die Po­ tentiale an den Substrat 14 und 16 durch die zweite und vierte Kopplungskapazität Cc4 und Cc6 abgesenkt. Wenn sowohl das Ausgangssignal 5 als auch das Zwischensignal 17 anzusteigen beginnen, werden die Potentiale an den Substra­ ten 13 bis 15 in Übereinstimmung mit der Änderung des Aus­ gangssignals 5 angehoben, was durch die Drain-Diffusions- Kapazitäten Cd3 bis Cd5 erfolgt. Des weiteren werden die Potentiale an den Substraten 13 und 15 in Übereinstimmung mit der Änderung des Zwischensignals 17 (vgl. Fig. 7-L) an­ gehoben, was durch die Source-Diffusions-Kapazitäten Cs5 und den Drain-Diffusions-Kondensator Cd6 erfolgt, und somit wird eine Absenkung der Potentiale an den Substraten 14 und 16 mit einer Erhöhung der Potentiale an den Substraten 13 und 15 ausgelöscht. Als Ergebnis werden die Potentiale an den Substraten 14 und 16 abgeflacht.

Wenn das erste Eingangssignal 3 auf seinem niedrigen Pegel gehalten wird, werden in der letzteren Hälfte der Zeit­ spanne B1 die Potentiale an den Substraten 13 bis 16 in Übereinstimmung mit der Änderung des Ausgangssignals und des Zwischensignals 5 und 17 angehoben. Da das Zwischensi­ gnal 17 durch den ersten NMOS-Transistor N2 ansteigt, hat das Zwischensignal 17 eine Spannung, die durch (VDD-Vt) definiert ist, wobei VDD die Versorgungsspannung angibt, die gleich der Gatespannung des ersten NMOS-Transistors N2 ist, und wobei Vt die Schwellwertspannung angibt. Während einer Zeitspanne B2, in der das erste und das zweite Ein­ gangssignal und das Ausgangssignal 3, 4, 5 konstant gehal­ ten werden, konvergieren die Potentiale an den Substraten 13 und 14 zur Versorgungsspannung VDD und die Potentiale an den Substraten 15 und 16 zur Massenspannung GND in Überein­ stimmung mit einer Zeitkonstante CR, die durch die Werte der parasitären Widerstände R und der parasitären Kapazitä­ ten C definiert ist.

In einer durch C1 angegebenen Zeitspanne fällt das erste Eingangssignal 3 ab, der erste PMOS-Transistor P2 wird vom Ausschaltzustand eingeschaltet, und der erste NMOS-Transi­ stor N2 wird vom Einschaltzustand ausgeschaltet. Das zweite Eingangssignal 4 steigt an, der zweite PMOS-Transistor P3 wird vom Einschaltzustand ausgeschaltet, und der zweite NMOS-Transistor N3 wird vom Ausschaltzustand eingeschaltet. Das Ausgangssignal 5 wird auf seinem hohen Pegel gehalten, und das Zwischensignal 17 fällt ab. Wenn sich das erste Eingangssignal 3 ändert, werden die Potentiale an den Sub­ straten 13 und 14 durch die erste und die dritte Kopplungs­ kapazität Cc3 und Cc5 abgesenkt. Wenn sich das zweite Ein­ gangssignal 4 ändert, werden in gleicher Weise die Poten­ tiale an den Substraten 14 und 16 durch die zweite und die vierte Kopplungskapazität Cc4 und Cc6 angehoben. Wenn das Zwischensignal 17 abzufallen beginnt, werden die Potentiale an den Substraten 15 und 16 in Übereinstimmung mit dem Ab­ fallen des Zwischensignals 17 abgesenkt, was durch den Source-Diffusions-Kondensator Cs5 und den Drain-Diffusions- Kondensator Cd6 erfolgt, und das Potential am Substrat 15 wird weiter abgesenkt. Ein Ansteigen des Potentials am Sub­ strat 16 wird durch ein Abfallen im Potential des Substrats 15 ausgelöscht. Als Ergebnis wird das Potential am Substrat 16 abgeflacht.

Wenn das erste und das zweite Eingangssignal 3 und 4 kon­ stant gehalten werden, werden die Potentiale an den Sub­ straten 15 und 16 in Übereinstimmung mit der Änderung des Zwischensignals 17 abgesenkt. Nachdem das erste und das zweite Eingangssignal 3 und 4 konstant gehalten wurden, konvergieren die Potential der Substrate 13 und 14 zur Ver­ sorgungsspannung VDD, und die Potentiale an den Substraten 15 und 16 konvergieren zur Massenspannung GND in Überein­ stimmung mit einer Zeitkonstanten CR, die durch die Werte der parasitären Widerstände R und der parasitären Kapazitä­ ten C definiert ist.

In einer als D1 bezeichneten Zeitspanne fällt das zweite Eingangssignal 4 ab, der zweite PMOS-Transistor P3 wird vom Ausschaltzustand eingeschaltet, und der zweite NMOS-Transi­ stor N3 wird vom Einschaltzustand ausgeschaltet. Das Aus­ gangssignal 5 und das Zwischensignal 17 werden ungeändert gehalten. Wenn sich das zweite Eingangssignal 4 ändert, werden die Potentiale an den Substraten 14 und 16 durch die zweite und die vierte Kopplungskapazität Cc4 und Cc6 abge­ senkt. Nachdem das zweite Eingangssignal 4 auf seinem nied­ rigen Pegel gehalten wurde, konvergieren die Potentiale an den Substraten 13 und 14 zur Versorgungsspannung VDD, und die Potentiale an den Substraten 15 und 16 konvergieren zur Massenspannung GND in Übereinstimmung mit einer Zeitkon­ stanten CR, die durch die Werte der parasitären Widerstände R und der parasitären Kapazitäten C bestimmt ist.

In der Zeitspanne A1 werden die Potentiale an den Substra­ ten 13 bis 16 angehoben, die Schwellwertspannungen des er­ sten und des zweiten PMOS-Transistors P2 und P3 werden an­ gehoben, und die Schwellwertspannungen des ersten und des zweiten NMOS-Transistors N2 und N3 werden abgesenkt. Als Ergebnis wird ein den ersten und den zweiten PMOS-Transi­ stor P2 und P3 und den ersten und den zweiten NMOS-Transi­ stor N2 und N3 passierender Leckstrom unterdrückt, und ein den ersten und den zweiten NMOS-Transistor N2 und N3 pas­ sierender Treiberstrom wird erhöht. Dies stellt sicher, daß die Verzögerungszeit, mit der das erste und das zweite Ein­ gangssignal 3 und 4 abfallen, vermindert ist.

In der Zeitspanne B1 werden die Potentiale der Substrate 14 und 16 abgesenkt, die Schwellwertspannung des zweiten PMOS- Transistors P3 wird abgesenkt und die Schwellwertspannung des zweiten NMOS-Transistors N3 wird erhöht. Als Ergebnis wird ein durch den ersten und zweiten PMOS-Transistor P2 und P3 und den ersten und zweiten NMOS-Transistor N2 und N3 passierender Leckstrom unterdrückt und der den zweiten PMOS-Transistor P3 passierende Treiberstrom wird erhöht. Dies stellt sicher, daß die Verzögerungszeit, in der das erste und das zweite Eingangssignal 3 und 4 ansteigen, ver­ mindert ist.

In der Zeitspanne C1 werden die Potentiale an den Substra­ ten 13 und 14 abgesenkt, und die Potentiale an den Substra­ ten 14 und 16 werden erhöht, die Schwellwertspannung des ersten PMOS-Transistors P2 wird vermindert und die Schwell­ wertspannung des zweiten PMOS-Transistors P3 wird erhöht. Die Schwellwertspannung des ersten NMOS-Transistors N2 wird erhöht und die Schwellwertspannung des zweiten NMOS-Transi­ stors N3 wird vermindert. Da die Schwellwertspannung des ersten NMOS-Transistors N2 erhöht ist, wird ein Ansteigen des Leckstromes aufgrund der Änderung des ersten und des zweiten Eingangssignals 3 und 4 nicht erzeugt, obwohl die Schwellwertspannung des zweiten NMOS-Transistors N3 ver­ mindert ist.

In der Zeitspanne D1 werden die Potentiale der Substrate 14 und 15 abgesenkt, die Schwellwertspannung des zweiten PMOS- Transistors P3 wird gesenkt und die Schwellwertspannung des zweiten NMOS-Transistors N3 wird erhöht. Da die Schwell­ wertspannung des zweiten NMOS-Transistors N3 auf einem ho­ hen Pegel ist, wird somit ein Ansteigen des Leckstroms auf­ grund der Änderung des zweiten Eingangssignals 4 nicht er­ zeugt.

Drittes Ausführungsbeispiel

Die Fig. 8A und 8B sind Aufsichten des in Fig. 2 darge­ stellten CMOS-Inverters, und Fig. 9 ist eine Schnittdar­ stellung entlang der Linie IX-IX in Fig. 8B. Wie darge­ stellt, sind ein erster und ein zweiter PMOS-Transistor 301 und 302 in einer Wanne 31 vom n-Typ ausgebildet, die in ei­ nem Substrat 700 vom p-Typ ausgebildet ist. Der erste und der zweite PMOS-Transistor 301 und 302 umfassen Gates, die elektrisch mit Eingangsbereichen 11a und 11b über Polysili­ ziumgateschichten 71a und 71b und Metallverdrahtungen ver­ bunden sind, und Sources 21 und 22, die elektrisch mit ei­ ner Versorgungsquelle 101 über Kontakte 40a und Metallver­ drahtungen verbunden sind.

In gleicher Weise sind einer erster und ein zweiter NMOS- Transistor 401 und 402 in einer Wanne 41 vom p-Typ ausge­ bildet, die in dem Substrat 700 vom p-Typ ausgebildet ist. Der erste und der zweite NMOS-Transistor 401 und 402 umfas­ sen Gates, die elektrisch mit Eingangsbereichen 11a und 11b über Polysiliziumgateschichten 81a und 81b und Metallver­ drahtungen verbunden sind, und Sources 23 und 24, die elek­ trisch mit einer Massenleitung 201 über Kontakte 40b und Metallverdrahtungen verbunden sind.

Die Eingangsbereiche 11a und 11b sind elektrisch mit p-Dif­ fusionsbereichen von Kopplungskapazitäten 51a und 51b ver­ bunden, die in der n-Wanne 31 ausgebildet sind, und auch elektrisch mit n-Diffusionsbereichen von Kopplungskapazitä­ ten 61a und 61b verbunden, die in der p-Wanne 41 ausgebil­ det sind.

Die Kopplungskapazitäten 51a und 51b sind aus der n-Wanne 31 und einem pn-Übergangskondensator des p-Diffusionsbe­ reichs gebildet, und die Kopplungskapazitäten 61a und 61b sind aus der p-Wanne 41 und einem pn-Übergangskondensator des n-Diffusionsbereichs gebildet. Diese Kopplungskapazitä­ ten 51a, 51b, 61a und 61b sind in der Nähe der ersten und zweiten PMOS-Transistoren 301, 302, 401, 402 angeordnet und vermindern die Impedanz zwischen jedem der MOS-Transistoren und jeder der Kopplungskapazitäten 51a, 51b, 61a und 61b.

In Übereinstimmung mit dem dritten Ausführungsbeispiel ist es nicht länger erforderlich, eine Hilfsversorgungsquelle, einen Schalter zum Schalten einer Substratspannung und ein externes Steuersystem vorzusehen, die alle in einem konven­ tionellen CMOS-Inverter erforderlich sind. Somit kann das Potential des Substrats effizient gesteuert werden.

Der in Fig. 8A dargestellte CMOS-Inverter hat im wesentli­ chen dasselbe Layout wie der CMOS-Inverter der Fig. 8B mit der Ausnahme, daß die Polysiliziumgateschichten 71a und 81a sich in einer Richtung unterschiedlich von der Richtung er­ strecken, in der sich die Polysiliziumgateschichten 71b und 81b erstrecken. Insbesondere erstrecken sich die Polysili­ ziumgateschichten 71a und 81a vertikal, gesehen in der Ebene der Fig. 8A, während sich die Polysiliziumschichten 71b und 81b horizontal in der Ebene der Fig. 8B erstrecken. Die Richtungen, in denen sich die Polysiliziumgateschichten 71a, 71b, 81a und 81b erstrecken, sind optimal bestimmt, unter der Berücksichtigung einer Positionsbeziehung mit an­ deren Elementen, die in der Nähe des CMOS-Inverters ange­ ordnet sind.

Viertes Ausführungsbeispiel

Die Fig. 10A und 10B sind weitere Aufsichten auf den in Fig. 2 dargestellten CMOS-Inverter, und Fig. 11 ist eine Querschnittsdarstellung entlang der Linie XI-XI der Fig. 10B. Der in Fig. 10A dargestellte CMOS-Inverter hat fast die gleiche Struktur wie die in Fig. 8 dargestellte CMOS- Struktur, mit der Ausnahme, daß MOS-Gatekapazitäten 501 und 601 die Kopplungskapazitäten 51a und 61a ersetzen. In glei­ cher Weise hat der in Fig. 10B dargestellte CMOS-Inverter fast die gleiche Struktur wie die CMOS-Struktur der Fig. 8B, mit der Ausnahme, daß MOS-Gatekapazitäten 502 und 602 die Kopplungskapazitäten 51b und 61b ersetzen. Die Verwen­ dung von MOS-Gatekapazitäten 501, 502, 601 und 602 liefert den Vorteil, daß es nahezu keine Abhängigkeit eines Konden­ sators von einer Spannung gibt und daß es im wesentlichen keine Dispersion in dem Kondensator gibt.

Fünftes Ausführungsbeispiel

Fig. 12 erläutert eine Inverterschaltung gemäß dem fünften Ausführungsbeispiel der Erfindung. Der dargestellte Inver­ ter umfaßt drei CMOS-Inverter, die in Fig. 8 dargestellt sind, in horizontaler Anordnung. Eingangsabschnitte 120 und Ausgangsabschnitte 220 der drei CMOS-Inverter sind elek­ trisch in Reihe miteinander geschaltet. Insbesondere wird eine Eingabe an den dargestellten Inverter über den Ein­ gangsabschnitt 120 des am weitesten links dargestellten CMOS-Inverters eingegeben, durch die drei CMOS-Inverter übertragen und dann als eine Ausgabe über den Ausgangsab­ schnitt 220 des am weitesten rechts liegenden CMOS-Inver­ ters erzeugt.

Der in Fig. 12 dargestellte Inverter zeichnet sich dadurch aus, daß sowohl die n-Diffusionsbereiche 701 als auch die p-Diffusionsbereiche 801 zwischen den drei CMOS-Invertern aufgenommen sind. Die Ausbildung der n-Diffusionsbereiche 701 und der p-Diffusionsbereiche 801 zwischen den drei CMOS-Invertern liefert den Vorteil, daß eine Fluktuation im Potential, die in einem Substrat eines der drei MOS-Transi­ storen erzeugt wird, keinen Einfluß auf einen MOS-Transi­ stor ausübt, der daran angrenzend angeordnet ist. Das heißt, es ist möglich zu verhindern, daß eine solche Fluk­ tuation des Potentials in einen angrenzenden MOS-Transistor als Rauschen eindringt und dadurch eine Fehlfunktion verur­ sacht.

In den oben genannten Ausführungsbeispielen ist eine Sili­ zium-auf-Isolator-Struktur (Silicon-on-Insulator: SOI) sehr effektiv für die Trennung von Substratbindungen zwischen Transistoren ebenso wie zwischen Kopplungskapazitäten. Die SOI-Struktur beschränkt einen Bereich, der durch Kopplungs­ kapazitäten zu treiben ist, was sicherstellt, daß ein Sub­ stratpotential deutlich variiert.

Claims (23)

1. Logische CMOS-Schaltung mit:

• (a) einem PMOS-Transistor (P1),
• (b) einem NMOS-Transistor (N1),
• (c) einem ersten Kopplungskondensator (Cc1), der elek­ trisch mit dem Gate des PMOS-Transistors (P1) verbun­ den ist, und
• (d) einem zweiten Kopplungskondensator (Cc2), der elek­ trisch mit dem Gate des NMOS-Transistors (N1) verbun­ den ist, wobei der PMOS-Transistor und der NMOS-Transistor (P1, N1) Substrate (11, 12) aufweisen, deren Spannungen bei an­ steigenden Flanken von Signalen, die an die Gates übermit­ telt werden, über zugeordnete Bezugsspannungen erhöht wer­ den und bei abfallenden Flanken der Signale unter zugeord­ nete Bezugsspannungen abgesenkt werden.

2. Logische CMOS-Schaltung nach Anspruch 1, wobei die Ga­ tes des PMOS- und des NMOS-Transistors (P1, N1) elektrisch miteinander verbunden sind und die Drains des PMOS- und NMOS-Transistors (P1, N1) elektrisch miteinander verbunden sind, wobei ein Eingangssignal (1) in die so elektrisch verbundenen Gates eingegebenen wird und ein Ausgangssignal (2) durch die so elektrisch verbundenen Drains abgenommen wird.

3. Logische CMOS-Schaltung nach Anspruch 1 oder 2, wobei jede der ersten und zweiten Kopplungskapazitäten (51a, 51b, 61a, 61b) durch einen pn-Übergangskondensator gebildet ist, der zwischen einem Substrat (31, 41) mit einer ersten elek­ trischen Leitfähigkeit und einem Diffusionsbereich ausge­ bildet ist, der in dem Substrat (31, 41) gebildet ist und eine zweite elektrische Leitfähigkeit aufweist.

4. Logische CMOS-Schaltung nach Anspruch 1 oder 2, wobei jede der ersten und zweiten Kopplungskapazitäten (51a, 51b, 61a, 61b) aus einem Gate-Isolierfilm gebildet ist.

5. Logische CMOS-Schaltung nach Anspruch 1 oder 2, wobei die logische CMOS-Schaltung ausgelegt ist, um eine Anzahl von PMOS- und NMOS-Transistoren und Diffusionsbereichen (701, 801) aufzuweisen, die zwischen den PMOS- und NMOS- Transistoren ausgebildet sind und dieselbe elektrische Leitfähigkeit wie das Substrat der PMOS- und NMOS-Transi­ storen aufweisen, wobei eine konstante Vorspannung an die Diffusionsbereiche (701, 801) angelegt wird.

6. Logische CMOS-Schaltung nach Anspruch 1 oder 2, wobei die logische CMOS-Schaltung ein Substrat mit einer SOI- Struktur aufweist.

7. Logische CMOS-Schaltung nach Anspruch 1 oder 2, wobei jede der ersten und zweiten Kopplungskapazitäten mit MOS- Gatekapazitäten (501, 502, 601, 602) gebildet ist.

8. Logische CMOS-Schaltung mit:

• (a) einem PMOS-Transistor (P1),
• (b) einem NMOS-Transistor (N1),
• (c) einem ersten Kopplungskondensator (Cc1), der elek­ trisch mit dem Gate des PMOS-Transistors (P1) verbun­ den ist, und
• (d) einem zweiten Kopplungskondensator (Cc2), der elek­ trisch mit dem Gate des NMOS-Transistors (N1) verbun­ den ist,
  wobei der PMOS-Transistor (P1) ausgebildet ist, um eine höhere Schwellwertspannung aufzuweisen und der NMOS- Transistor (N1) ausgebildet ist, um eine niedrigere Schwellwertspannung aufzuweisen als eine zugeordnete Be­ zugsspannung an Anstiegsflanken von Signalen, die an Gates des PMOS- und des NMOS-Transistors (P1, N1) übermittelt werden, und wobei der PMOS-Transistor (P1) ausgebildet ist, um eine niedrigere Schwellwertspannung aufzuweisen, und der NMOS-Transistor (N1) ausgebildet ist, um eine höhere Schwellwertspannung aufzuweisen als eine zugeordnete Be­ zugsspannung an abfallenden Flanken von Signalen, die an die Gates der PMOS- und NMOS-Transistoren (P1, N1) übermit­ telt werden.

9. Logische CMOS-NAND-Schaltung mit:

• (a) einem ersten PMOS-Transistor (P2),
• (b) einem zweiten PMOS-Transistor (P3),
• (c) einem ersten NMOS-Transistor (N2),
• (d) einem zweiten NMOS-Transistor (N3),
• (e) einem ersten Kopplungskondensator (Cc3), der elek­ trisch mit dem Gate des ersten PMOS-Transistors (P2) verbunden ist,
• (f) einem zweiten Kopplungskondensator (Cc4), der elek­ trisch mit dem Gate des zweiten PMOS-Transistors (P3) verbunden ist,
• (g) einem dritten Kopplungskondensator (Cc5), der elek­ trisch mit dem Gate des ersten NMOS-Transistors (N2) verbunden ist, und
• (h) einem vierten Kopplungskondensator (Cc6), der elek­ trisch mit dem Gate des zweiten NMOS-Transistors (N3) verbunden ist, wobei die ersten und zweiten PMOS- und NMOS-Transisto­ ren (P2, P3, N2, N3) Substrate (13, 14, 15, 16) aufweisen, deren Spannungen an ansteigenden Flanken von Signalen, die an die Gates übermittelt werden, über zugeordnete Bezugs­ spannungen erhöht werden und an abfallenden Flanken dieser Signale unter die zugeordneten Bezugsspannungen abgesenkt werden.

10. Logische CMOS-NAND-Schaltung nach Anspruch 9, wobei die Gates des ersten PMOS- und des ersten NMOS-Transistors (P2, N2) elektrisch miteinander verbunden sind, die Drain des ersten und des zweiten PMOS-Transistors (P2, P3) und des ersten NMOS-Transistors (N2) elektrisch miteinander verbunden sind und die Gates des zweiten PMOS-Transistors (P3) und des zweiten NMOS-Transistors (N3) elektrisch mit­ einander verbunden sind und wobei ein erstes Eingangssignal (3) in die so elektrisch verbundenen Gates des ersten PMOS- Transistors und des ersten NMOS-Transistors (P2, N2) einge­ geben wird und ein zweites Eingangssignal in die so elek­ trisch verbundenen Gates des zweiten PMOS-Transistors und des zweiten NMOS-Transistors (P3, N3) eingegeben wird und wobei ein Ausgangssignal (5) von den so elektrisch mitein­ ander verbundenen Drains abgenommen wird.

11. Logische CMOS-NAND-Schaltung nach Anspruch 10, wobei die Source des ersten NMOS-Transistors (N2) und das Drain des zweiten NMOS-Transistors (N3) elektrisch miteinander verbunden sind.

12. Logische CMOS-NAND-Schaltung nach Anspruch 9 oder 10, wobei jede der ersten bis vierten Kopplungskapazitäten (Cc3, Cc4, Cc5, Cc6) aus einem pn-Übergangskondensator ge­ bildet ist, der zwischen einem Substrat mit einer ersten elektrischen Leitfähigkeit und einem Diffusionsbereich ge­ bildet ist, der in dem Substrat ausgebildet ist und eine zweite elektrische Leitfähigkeit aufweist.

13. Logische CMOS-NAND-Schaltung nach Anspruch 9 oder 10, wobei jede der ersten bis vierten Kopplungskapazitäten (Cc3, Cc4, Cc5, Cc6) aus einem Gate-Isolierfilm gebildet ist.

14. Logische CMOS-NAND-Schaltung nach Anspruch 9 oder 10, wobei die logische CMOS-NAND-Schaltung ausgebildet ist, um eine Anzahl von PMOS- und NMOS-Transistoren aufzuweisen und Diffusionsbereiche (701, 801), die zwischen den PMOS- und NMOS-Transistoren ausgebildet sind und dieselbe elektrische Leitfähigkeit wie das Substrat der PMOS- und NMOS-Transi­ storen aufweisen, wobei eine konstante Spannung an den Dif­ fusionsbereich (701, 801) angelegt wird.

15. Logische CMOS-NAND-Schaltung nach Anspruch 9 oder 10, wobei die logische CMOS-NAND-Schaltung ein Substrat mit SOI-Struktur aufweist.

16. Logische CMOS-NAND-Schaltung nach Anspruch 9 oder 10, wobei jede der ersten und zweiten Kopplungskapazitäten durch MOS-Gatekapazitäten (501, 502, 601, 602) gebildet ist.

17. Logische CMOS-NAND-Schaltung mit:

• (a) einem ersten PMOS-Transistor (P2),
• (b) einem zweiten PMOS-Transistor (P3)
• (c) einem ersten NMOS-Transistor (N2),
• (d) einem zweiten NMOS-Transistor (N3),
• (e) einem ersten Kopplungskondensator (Cc3), der elek­ trisch mit dem Gate des ersten PMOS-Transistors (P2) verbunden ist,
• (f) einem zweiten Kopplungskondensator (Cc4), der elek­ trisch mit dem Gate des zweiten PMOS-Transistors (P3) verbunden ist,
• (g) einem dritten Kopplungskondensator (Cc5), der elek­ trisch mit dem Gate des ersten NMOS-Transistors (N2) verbunden ist, und
• (h) einem vierten Kopplungskondensator (Cc6), der elek­ trisch mit dem Gate des zweiten NMOS-Transistors (N3) verbunden ist,
  wobei der erste und der zweite PMOS-Transistor (P2, P3) ausgebildet sind, um eine höhere Schwellwertspannung aufzuweisen, und der erste und zweite NMOS-Transistor (N2, N3) ausgebildet sind, um eine niedrigere Schwellwertspan­ nung aufzuweisen als eine zugeordnete Referenzspannung an Anstiegsflanken von Signalen, die an die Gates der ersten und zweiten PMOS- und NMOS-Transistoren (P2, P3, N2, N3) übermittelt werden, und
  wobei der erste und der zweite PMOS-Transistor (P2, P3) ausgebildet sind, um eine niedrigere Schwellwertspan­ nung aufzuweisen, und der erste und der zweite NMOS-Transi­ stor (N2, N3) ausgebildet sind, um eine höhere Schwellwert­ spannung aufzuweisen als eine zugeordnete Bezugsspannung an abfallenden Flanken von Signalen, die an Gates der ersten und zweiten PMOS- und NMOS-Transistoren (P2, P3, N2, N3) übermittelt werden.

18. Verfahren zum Treiben einer logischen CMOS-Schaltung mit:

• (a) einem PMOS-Transistor (P1),
• (b) einem NMOS-Transistor (N1),
• (c) einem ersten Kopplungskondensator (Cc1), der elek­ trisch mit dem Gate des PMOS-Transistors (P1) verbun­ den ist, und
• (d) einem zweiten Kopplungskondensator (Cc2), der elek­ trisch mit dem Gate des NMOS-Transistors (N1) verbun­ den ist, mit den Schritten:
  Erhöhen der Spannungen der Substrate der PMOS- und NMOS- Transistoren (P1, N1) über zugeordnete Bezugsspannungen bei Anstiegsflanken von Signalen, die an die Gates angelegt werden, und
  Vermindern der Spannungen unter die zugeordneten Bezugspan­ nungen bei abfallenden Flanken der Signale.

19. Verfahren nach Anspruch 18 mit weiterhin den Schritten:
Eingeben eines Eingangssignals (Ein) an elektrisch verbun­ denen Gates der PMOS- und NMOS-Transistoren (P1, N1) und
Abnehmen eines Ausgabesignals (2) durch elektrisch verbun­ dene Drains der PMOS- und NMOS-Transistoren (P1, N1).

20. Verfahren zum Treiben einer logischen CMOS-Schaltung mit:

• (a) einem PMOS-Transistor (P1),
• (b) einem NMOS-Transistor (N1),
• (c) einem ersten Kopplungskondensator (Cc1), der elek­ trisch mit dem Gate des PMOS-Transistors (P1) verbun­ den ist, und
• (d) einem zweiten Kopplungskondensator (Cc2), der elek­ trisch mit dem Gate des NMOS-Transistors (N1) verbun­ den ist, mit den Schritten:
  Erhöhen der Schwellwertspannung des PMOS-Transistors (P1) über und Vermindern der Schwellwertspannung des NMOS- Transistors (N1) unter eine zugeordnete Bezugsspannung bei ansteigenden Flanken von Signalen, die den Gates des PMOS- und des NMOS-Transistors (P1, N1) übermittelt werden, und
  Vermindern der Schwellwertspannung des PMOS-Transi­ stors (P1) unter und Erhöhen der Schwellwertspannung des NMOS-Transistors (N1) über eine zugeordnete Bezugsspannung bei abfallenden Flanken von Signalen, die den Gates des PMOS- und des NMOS-Transistors (P1, N1) übermittelt werden.

21. Verfahren zum Treiben einer logischen CMOS-NAND-Schal­ tung mit:

• (a) einem ersten PMOS-Transistor (P2),
• (b) einem zweiten PMOS-Transistor (P3),
• (c) einem ersten NMOS-Transistor (N2),
• (d) einem zweiten NMOS-Transistor (N3),
• (e) einem ersten Kopplungskondensator (Cc3), der elek­ trisch mit dem Gate des ersten PMOS-Transistors (P2) verbunden ist,
• (f) einem zweiten Kopplungskondensator (Cc4), der elek­ trisch mit dem Gate des zweiten PMOS-Transistors (P3) verbunden ist,
• (g) einem dritten Kopplungskondensator (Cc5), der elek­ trisch mit dem Gate des ersten NMOS-Transistors (N2) verbunden ist, und
• (h) einem vierten Kopplungskondensator (Cc6), der elek­ trisch mit dem Gate des zweiten NMOS-Transistors (N3) verbunden ist, mit den Schritten:
  Erhöhen von Spannungen an den Substraten der ersten und zweiten PMOS- und NMOS-Transistoren (P2, P3, N2, N3) über zugeordnete Bezugsspannungen bei Anstiegsflanken von Signalen, die an die Gates übermittelt werden, und
  Vermindern der Spannungen unter die zugeordneten Be­ zugsspannungen an abfallenden Flanken der Signale.

22. Verfahren nach Anspruch 21 mit weiterhin den Schrit­ ten:
Eingeben eines ersten Eingangssignals (3) an elek­ trisch verbundene Gates des ersten PMOS- und des ersten NMOS-Transistors (P2, N2),
Anlegen eines zweiten Eingangssignals (4) an elek­ trisch verbundene Gates des zweiten PMOS- und des zweiten NMOS-Transistors (P3, N3), und
Abnehmen eines Ausgangssignals (5) über elektrisch verbundene Drains des ersten und zweiten PMOS-Transistors (P2, P3) und des ersten NMOS-Transistors (N2).

23. Verfahren zum Treiben einer logischen CMOS-NAND-Schal­ tung mit:

• (a) einem ersten PMOS-Transistor (P2),
• (b) einem zweiten PMOS-Transistor (P3),
• (c) einem ersten NMOS-Transistor (N2),
• (d) einem zweiten NMOS-Transistor (N3),
• (e) einem ersten Kopplungskondensator (Cc3), der elek­ trisch mit dem Gate des ersten PMOS-Transistors (P2) verbunden ist,
• (f) einem zweiten Kopplungskondensator (Cc4), der elek­ trisch mit dem Gate des zweiten PMOS-Transistors (P3) verbunden ist,
• (g) einem dritten Kopplungskondensator (Cc5), der elek­ trisch mit dem Gate des ersten NMOS-Transistors (N2) verbunden ist, und
• (h) einem vierten Kopplungskondensator (Cc6), der elek­ trisch mit dem Gate des zweiten NMOS-Transistors (N3) verbunden ist, mit den Schritten:
  Erhöhen der Schwellwertspannung des ersten und des zweiten PMOS-Transistors (P2, P3) über und Vermindern der Schwellwertspannung des ersten und des zweiten NMOS-Transi­ stors (N2, N3) unter eine zugeordnete Bezugsspannung bei ansteigenden Flanken von Signalen, die den Gates der ersten und zweiten PMOS-Transistoren (P2, P3, N2, N3) übermittelt werden, und
  Vermindern der Schwellwertspannung des ersten und des zweiten PMOS-Transistors (P2, P3) unter und Erhöhen der Schwellwertspannung des ersten und des zweiten NMOS-Transi­ stors (N2, N3) über eine zugeordnete Bezugsspannung bei ab­ fallenden Flanken von Signalen, die den Gates der ersten und zweiten PMOS- und NMOS-Transistoren (P2, P3, N2, N3) übermittelt werden.