DE19654697A1 - Substrat mit Silicium auf einem Isolator und Verfahren zu dessen Herstellung - Google Patents

Substrat mit Silicium auf einem Isolator und Verfahren zu dessen Herstellung

Info

Publication number
DE19654697A1
DE19654697A1 DE19654697A DE19654697A DE19654697A1 DE 19654697 A1 DE19654697 A1 DE 19654697A1 DE 19654697 A DE19654697 A DE 19654697A DE 19654697 A DE19654697 A DE 19654697A DE 19654697 A1 DE19654697 A1 DE 19654697A1
Authority
DE
Germany
Prior art keywords
layer
wafer
insulating layer
photoresist
sacrificial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19654697A
Other languages
English (en)
Inventor
Jae-Kap Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE19654697A1 publication Critical patent/DE19654697A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/78654Monocrystalline silicon transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281Lateral isolation by selective oxidation of silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)

Description

Die vorliegende Erfindung betrifft ein Silicium-auf-Isolator("SOI)-Substrat und ein Verfahren zu dessen Herstellung, und insbesondere ein SOI-Substrat gemäß dem Patentanspruch 14, das eine planare bzw. ebene Oberfläche hat, und ein Verfahren zur Herstellung eines SOI-Substrats gemäß dem Patentanspruch 1, das gleichzeitig einen Trenn- bzw. Isolationsfilm bzw. -schicht und eine vergrabene isolierende Schicht ausbilden kann.
Im allgemeinen wird bei einem Herstellungsverfahren für einen komplementären Metall-Oxid-Halbleiter( "CMOS")-Transistor ein Isolations- bzw. Trennbereich mit einer großen Fläche benötigt, um Einrichtungen zu trennen und ein Öffnen bzw. Aufschnappen eines CMOS-Transistors zu verhindern. Es gibt jedoch Probleme, in dem ein Trenn- bzw. Isolationsbereich mit einer großen Fläche zu verringerten Chipabmessungen und einem verringerten Integrationsgrad der Einrichtungen führt.
Eine SOI-Technik ist im Hinblick auf die obigen Probleme vorgeschlagen worden. Mit der vollständigen Trennung zwischen Einrichtungen verhindert ein SOI-Substrat, daß eine vergrabene isolierende Schicht hat, die zwischen einem Si-Handhabungs- bzw. Trägersubstrat und einem Si-Einrichtungssubstrat geschichtet ist, das Öffnen bzw. Aufschnappen eines CMOS-Transistors und ermöglicht eine hohe Betriebs­ geschwindigkeit der Einrichtungen.
Gemäß einem Verfahren zur Trennung durch implantierten Sauerstoff ("SIMOX- Verfahren") wird bezugnehmend auf Fig. 3A ein Si-Wafer 10 mit Verunreinigungs­ ionen mit einem vorbestimmten Leitfähigkeitstyp dotiert. Sauerstoffionen werden in den Si-Wafer 10 mit einer vorbestimmten Energie implantiert, um einen mit Verunreinigungen dotierten Bereich 11 auszubilden. Bezugnehmend auf Fig. 3B wird ein Wärmebehandlungsprozeß bzw. Temperungs- oder Glühverfahren durchgeführt, um eine vergrabene isolierende Schicht 11A in dem Si-Wafer 10 auszubilden, und um eine Si-Schicht 10A auf der vergrabenen isolierenden Schicht 11A auszubilden, wo eine Einrichtung ausgebildet werden soll. Als nächstes wird ein Oxidflecken bzw. eine Oxidfläche 12 auf der Si-Schicht 10A durch eine thermische Oxidation ausgebildet, und eine Siliciumnitridschicht 13 wird auf dem Oxidflecken 12 durch eine chemische Dampfabscheidung abgelagert. Dann werden die Oxidfläche 12 und die Siliciumnitridschicht 13 strukturiert, um einen getrennten Bereich F der Si-Schicht 10A freizulegen.
Bezugnehmend auf Fig. 3C wird die thermische Oxidation ausgeführt, um ein Feldoxid 14 an der freigelegten Si-Schicht 10A des getrennten Bereichs F auszubilden, wodurch ein aktiver Bereich AA durch das Feldoxid 14 festgelegt wird. Folglich wird ein SOI-Substrat 200 hergestellt, das den Si-Wafer 10, die Si-Schicht 10A, eine vergrabene isolierende Schicht 11A, die zwischen dem Si-Wafer 10 und der Si-Schicht 10A ausgebildet ist, und das Feldoxid 14 für eine Trennung bzw. Isolation aufweist.
Das herkömmliche Verfahren, das SIMOX und LOCOS verwendet, weist Nachteile auf, in dem es eine lange Zeit zur Herstellung des SOI-Substrats in Anspruch nimmt, da ein langes thermisches Oxidationsverfahren erforderlich ist, um die vergrabene isolierende Schicht 11A und das Feldoxid 14 auszubilden. Da zusätzlich das Feldoxid 14 zum Definieren des aktiven Bereichs AA durch das LOCOS-Verfahren ausgebildet wird, ist der Herstellungsprozeß kompliziert. Da ferner das SOI-Substrat 200 eine Topologie bzw. räumliche Geometrie wegen des Feldoxids hat, ist ein getrennter zusätzlicher Prozeß zur Einebnung bzw. Planarisierung erforderlich, um das SOI-Substrat mit einer ebenen Oberfläche zu erhalten.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Substrat und ein Verfahren zur Verfügung zu stellen, die den oben aufgezeigten Nachteilen des Standes der Technik wenigstens teilweise Abhilfe verschaffen.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, um ein SOI-Substrat herzustellen, welches Verfahren gleichzeitig eine vergrabene Schicht und eine Trennschicht bzw. einen Trennfilm auszubilden vermag.
Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines SOI-Substrats zur Verfügung zu stellen, welches vereinfacht ist.
Eine andere Aufgabe der vorliegenden Erfindung ist es, ein SOI-Substrat mit einer planaren bzw. ebenen Oberfläche zur Verfügung zu stellen.
Die obigen Aufgaben werden wenigstens teilweise durch ein Verfahren gemäß dem Patentanspruch 1 bzw. ein Substrat gemäß dem Patentanspruch 14 gelöst.
Zweckmäßige Varianten bzw. Ausführungsformen der erfindungsgemäßen Gegenstände werden durch die Unteransprüche definiert.
Gemäß einer Ausführungsform wird ein Verfahren zur Herstellung eines Silicium- auf-Isolator-Wafers mit den folgenden Schritten zur Verfügung gestellt: Auf einem getrennten bzw. isolierten Bereich des Si-Wafers wird eine zu opfernde Schicht bzw. Opferschicht ausgebildet, um einen aktiven Bereich des Si-Wafers freizulegen; Sauerstoffionen werden in den Si-Wafer implantiert, um einen ionenimplantierten Bereich innerhalb des Si-Wafers zu bilden; und der Si-Wafer wird mit Hitze behandelt bzw. getempert, um eine Si-Schicht in dem aktiven Bereich zu bilden, und um eine vergrabene isolierende Schicht in dem Si-Wafer zu bilden, wobei die Si- Schicht von dem Si-Wafer durch die vergrabene isolierende Schicht getrennt ist, die koplanar zu der Si-Schicht ist.
Bei einer Ausführungsform umfaßt der Schritt zur Ausbildung der Opferschicht die folgenden Schritte: Der Si-Wafer wird mit einem photoempfindlichen Lack bzw. Kunstharz beschichtet; und der photoempfindliche Lack bzw. Kunstharz wird belichtet und entwickelt, um die Opferschicht über den Isolations- bzw. Trennbereich des Si-Wafers auszubilden. Der photoempfindliche Lack bzw. das photoempfindliche Kunstharz für die Opferschicht ist entweder Polymid oder Photolack bzw. Photoresist.
Alternativ kann der Schritt zum Ausbilden der Opferschicht die folgenden Schritte umfassen: Eine Schicht mit einer von der des Si-Wafers unterschiedlichen Ätzrate wird auf dem Si-Wafer ausgebildet; die Schicht wird mit einer Photoresistschicht bzw. einem Photoresistfilm bedeckt bzw. überdeckt; die Photoresistschicht wird strukturiert bzw. mit einem Muster ausgestattet, um die Schicht über dem aktiven Bereich freizulegen; die Schicht wird unter Verwendung der Photoresistschicht als einer Maske geätzt, um die Opferschicht über dem Isolations- bzw. Brennbereich des Si-Wafers auszubilden; und das Photoresistmuster bzw. die Photoresiststruktur wird entfernt. Die Schicht der Opferschicht kann um Beispiel ein aufschleuderbares Glas ("spin on glass") sein.
Bei einer Ausführungsform werden die Sauerstoffionen mit einer Energie implantiert, die ausreicht, um die Opferschicht zu durchdringen, und einer Dosis von weniger als 10¹⁹, insbesondere etwa 5 × 10¹⁷ bis etwa 7 × 10¹⁸ Ionen/cm².
Bei einer Ausführungsform weist die Opferschicht eine Dicke H auf, die durch die folgende Gleichung ausgedrückt wird:
H = d1 + 1/2 · d2
wobei d1 die Ionenimplantationstiefe der Sauerstoffionen ist und d2 die Dicke des Ionenimplantationsbereiches ist.
Bei einer Ausführungsform wird der Schritt zum Tempern bzw. zur Hitzebehandlung des Si-Wafers bei einer Temperatur von weniger als etwa 1300°C, insbesondere ungefähr 1100 bis ca. 1300°C über etwa 2 bis ungefähr 7 h durchgeführt.
Es wird auch ein Silicium-auf-Halbleiter-Substrat zur Verfügung gestellt, das die folgenden Merkmale umfaßt: Einen Si-Wafer, in dem ein Trenn- bzw. Isolierbereich und ein aktiver Bereich festgelegt sind; eine Si-Schicht, die in dem aktiven Bereich des Si-Wafers ausgebildet ist; und eine isolierende Schicht, die in dem Si-Wafer ausgebildet ist, wobei die isolierende Schicht koplanar zu der Si-Schicht ist, um die Si-Schicht von dem Si-Wafer zu trennen bzw. zu isolieren.
Gemäß einer Ausführungsform ist die isolierende Schicht eine vergrabene isolierende Schicht. Und von der isolierenden Schicht dient der Abschnitt, der in dem Trennbereich des Si-Wafers ausgebildet ist und der koplanar zu der Si-Schicht ist, als ein Feldoxid des Silicium-auf-Isolator-Substrat und der Abschnitt, der in dem aktiven Bereich des Si-Wafers ausgebildet ist, dient als eine vergrabene isolierende Schicht des Silicium-auf-Isolator-Substrats.
Die Aufgaben und Merkmale der Erfindung können unter Bezugnahme auf die folgende, im einzelnen dargelegte Beschreibung, die beigefügten Ansprüche und die beigeschlossenen Darstellungen besser verstanden werden, in denen:
Fig. 1A bis 1C vereinfachte querschnittliche Ansichten sind, die ein Verfahren zur Herstellung eines SOI-Substrats in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 2 eine vereinfachte querschnittliche Ansicht eines SOI-Substrats gemäß einer Ausführungsform der vorliegenden Erfindung ist; und
Fig. 3A bis 3C vereinfachte querschnittliche Ansichten sind, die einen herkömmlichen Prozeß zur Herstellung eines SOI-Substrats darstellen.
Bezugnehmend auf Fig. 2 weist gemäß einer Ausführungsform der vorliegenden Erfindung ein SOI-Substrat 100, in dem ein aktiver Bereich AA und ein Feldbereich F festgelegt sind, einen Si-Wafer 1, der das SOI-Substrat 100 trägt, und eine Si- Schicht 1A, die über dem Si-Wafer 1 ausgebildet ist, wo eine Einrichtung ausgebildet werden soll, und eine vergrabene isolierende Schicht 3A auf, um die Si- Schicht 1A von dem Si-Wafer 1 zu trennen bzw. zu isolieren. Die Si-Schicht 1A wird an dem aktiven Bereich AA des SOI-Substrats 100 ausgebildet.
Über den Si-Wafer 1 wird die vergrabene Isolationsschicht 3A, die aus einer Oxidschicht gemacht ist, ausgebildet, um die Si-Schicht 1A zu umgeben, wodurch die Si-Schicht 1A von dem Si-Wafer 1 getrennt bzw. isoliert wird. Von der vergrabenen isolierenden Schicht 3A dient der Abschnitt in dem isolierten bzw. getrennten Bereich F als ein Feldoxid zur Isolation bzw. Trennung und der zwischen der Si-Schicht 1A und dem Si-Wafer 1 in dem aktiven Bereich AA eingeschichtete Abschnitt dient als eine vergrabene isolierende Schicht des SOI-Substrats 100. Hierin beträgt die Tiefe der Si-Schicht 1A weniger als 0,4 µm, bevorzugt 0,08 bis 0,3 µm und die Dicke der vergrabenen isolierenden Schicht 3A, die als ein Feldoxid in dem Isolations- bzw. Trennbereich F dient, beträgt in etwa weniger als 0,6, bevorzugt 0,07 bis etwa 0,45 µm.
Ein Verfahren zur Herstellung eines SOI-Substrats 100 nach Fig. 2 lautet wie folgt. Bezugnehmend auf Fig. 1A wird auf der Oberfläche eines Si-Wafers 1, der entweder ein dotierter Si-Wafer oder ein undotierter Si-Wafer ist, eine Opferschicht 2 mit einer vorbestimmten Dicke ausgebildet. Hierin ist die Opferschicht 2 aus einem Harz bzw. Kunstharz, wie etwa Photolack, Photoresist oder Polymid hergestellt. Ansonsten kann die Opferschicht 2 aus einem Material sein, das eine von der des Si- Wafers 1 unterschiedliche Ätzrate hat, zum Beispiel ein aufschleuderbares Glas (spin on glass: "SOG"). Die Opferschicht 2 ist strukturiert bzw. mit einem Muster versehen, um bei dem Isolations- bzw. Trennbereich F des Si-Wafers 1 zu verbleiben.
Zu dieser Zeit wird sie in dem Fall, in dem die Opferschicht 2 einem Photolack bzw. einem photoempfindlichen Harz bzw. Kunstharz aufweist, durch ein Belichtungs- und Entwicklungsverfahren strukturiert bzw. mit einem Muster versehen. In dem Fall, daß die Opferschicht 2 andererseits ein Material aufweist, das eine von der des Si-Wafers 1 unterschiedliche Ätzrate hat, zum Beispiel SOG, wird ein Photoresistmuster bzw. eine Photoresiststruktur auf der Opferschicht 2 durch ein herkömmliches lithographisches bzw. photolithographisches Verfahren ausgebildet, und dann wird die Opferschicht 2 strukturiert, indem die Photoresiststruktur als Maske verwendet wird.
Bezugnehmend auf Fig. 1B werden Sauerstoffionen mit einer vorbestimmten Energie in den Si-Wafer 1 implantiert. Die Dicke H der Opferschicht 2 hängt von dem Sauerstoffionenimplantationsverfahren ab, und wird durch die folgende Gleichung ausgedrückt
H = d1 + d2/2.
Hierbei ist d1 eine Tiefe, bis zu der Sauerstoffionen in dem Si-Wafer 1 implantiert werden, und d2 ist eine Tiefe eines Bereichs 3 des Si-Wafers 1, bis zu der Sauerstoffionen implantiert werden. Zu dieser Zeit, wenn die Implantationstiefe d1 ca. 0,08 bis ungefähr 0,3 µm ausmacht, und die Dicke d2 des Implantationsbereiches 3 in etwa 0,07 bis ca. 0,5 µm ausmacht, beträgt die Dicke der Opferschicht 2 in etwa 0,1 bis ungefähr 0,6 µm.
Die Sauerstoffionen werden in den Si-Wafer 1 mit einer Dosis von etwa 5 × 10¹⁷ bis ca. 7 × 10¹⁸ Ionen/cm² und mit einer Energie implantiert, die ausreicht, um sie durch die Opferschicht 2 hindurchzubringen. Die Sauerstoffionen werden in den Si-Wafer 1 implantiert, um unterhalb der Oberfläche des Si-Wafers 1 in dem Isolations- bzw. Trennbereich F lokalisiert zu werden. Ansonsten sind die implantierten Sauer­ stoffionen in dem aktiven Bereich AA innerhalb des Si-Wafers 1 bei einer Tiefe von etwa 0,08 µm bis ca. 0,3 µm zu lokalisieren. Wie oben beschrieben, hängt die Tiefe d1, bis zu der die Sauerstoffionen in dem Si-Wafer 1 implantiert werden, von der Dicke H der Opferschicht 2 ab.
Bezugnehmend auf Fig. 1C wird das Verfahren zum Tempern bzw. zur Hitzebe­ handlung für den Si-Wafer 1 bei einer Temperatur von 1100 bis 1300°C, jedenfalls unterhalb von 1400°C, über weniger als 8 h, bevorzugt 2 bis 7 h, durchgeführt, um eine vergrabene isolierende Schicht 3A als eine isolierende Schicht auszubilden, und um eine Si-Schicht 1A auszubilden, in der eine Einrichtung bzw. Schaltung ausgebildet werden soll. Die Si-Schicht 1A ist von dem Si-Wafer 1 durch die vergrabene isolierende Schicht 3A getrennt. Von der vergrabenen isolierenden Schicht 3A dient der Abschnitt in dem getrennten Bereich F als ein Feldoxid zur Trennung bzw. Isolation, und der Abschnitt in dem aktiven Bereich AA dient als eine vergrabene isolierende Schicht des SOI-Substrats 100.
Hierin wird die vergrabene isolierende Schicht 3A nur in dem Si-Wafer 1 so ausgebildet, daß der Abschnitt der vergrabenen isolierenden Schicht 3A, die sich zu der Oberfläche des Si-Wafers 1 erstreckt, nicht existiert.
Danach wird die Opferschicht 2 entfernt, um ein SOI-Substrat 100 zu erhalten, das eine ebene Oberfläche hat; die den Si-Wafer 1, die Si-Schicht 1A und eine vergrabene isolierende Schicht 3A, die zwischen dem Si-Wafer 1 und der Si-Schicht 1A ausgebildet ist, aufweist. Die Opferschicht 2 kann vor oder nach dem Hitzebe­ handlungsverfähren bzw. Temperungsverfahren entfernt werden.
Gemäß der vorliegenden Erfindung dient eine vergrabene isolierende Schicht als ein Feldoxid wie auch als eine isolierende Schicht eines SOI-Substrats, die durch einen Sauerstoffionenimplantationsprozeß und ein Hitzebehandlungs- bzw. Temperungs­ verfahren ausgebildet wird, wodurch das Herstellungsverfahren vereinfacht wird, die Prozeßzeit verringert wird, und das SOI-Substrat mit einer ebenen bzw. planaren Oberfläche erhalten wird.
Während die Erfindung unter Bezugnahme auf illustrative Ausführungsformen beschrieben worden ist, ist es nicht beabsichtigt, daß diese Beschreibung in einem einschränkenden Sinne ausgelegt wird. Verschiedene Modifikationen der dargestellten Ausführungsformen, wie auch andere Ausführungsformen der Erfindung, werden den Fachleuten im Stand der Technik durch Bezugnahme auf diese Beschreibung vor Augen geführt. Es ist deshalb zu bedenken, daß die beigefügten Ansprüche jede derartige Modifikation oder Ausführungsform abdecken werden, so daß sie in den tatsächlichen Bereich der Erfindung fallen.
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines SOI-Substrats mit den folgenden Schritten: Auf einem getrennten bzw. isolierten Bereich des Si- Wafers wird eine zu opfernde Schicht bzw. Opferschicht ausgebildet, um einen aktiven Bereich des Si-Wafers freizulegen; Sauerstoffionen werden in den Si-Wafer implantiert, um einen ionenimplantierten Bereich innerhalb des Si-Wafers zu bilden; und der Si-Wafer wird mit Hitze behandelt bzw. getempert, um eine Si-Schicht in dem aktiven Bereich zu bilden, und um eine vergrabene isolierende Schicht in dem Si-Wafer zu bilden, wobei die Si-Schicht von dem Si-Wafer durch die vergrabene isolierende Schicht getrennt ist, die koplanar zu der Si-Schicht ist.

Claims (19)

1. Verfahren zur Herstellung eines Silicium-auf-Isolator-Substrats, mit den folgenden Schritten:
auf einem getrennten bzw. isolierten Bereich des Si-Wafers wird eine zu opfernde Schicht bzw. Opferschicht ausgebildet, um einen aktiven Bereich des Si- Wafers freizulegen;
Sauerstoffionen werden in den Si-Wafer implantiert, um einen ionenim­ plantierten Bereich innerhalb des Si-Wafers zu bilden; und
der Si-Wafer wird mit Hitze behandelt bzw. getempert, um eine Si-Schicht in dem aktiven Bereich zu bilden, und um eine vergrabene isolierende Schicht in dem Si-Wafer zu bilden, wobei die Si-Schicht von dem Si-Wafer durch die vergrabene isolierende Schicht getrennt ist, die koplanar zu der Si-Schicht ist.
2. Verfahren nach Anspruch 1, bei dem der Schritt zur Ausbildung der Opferschicht die folgenden Schritte umfaßt:
ein photoempfindliches Harz wird auf dem Si-Wafer aufgetragen; und
das photoempfindliche Harz wird belichtet und entwickelt, um die Opfer­ schicht über dem Isolations- bzw. Trennbereich des Si-Wafers auszubilden.
3. Verfahren nach Anspruch 2, bei dem das photoempfindliche Harz für die Opferschicht Polymid ist.
4. Verfahren nach Anspruch 2, bei dem das photoempfindliche Harz für die Opferschicht Photoresist bzw. Photolack ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt zur Ausbildung der Opferschicht die folgenden Schritte umfaßt:
eine Schicht, die eine von der des Si-Wafers unterschiedliche Ätzrate hat, wird auf dem Si-Wafer ausgebildet;
eine Photoresistschicht bzw. ein Photolackfilm wird auf der Schicht aufgetragen;
die Photoresistschicht bzw. der Photolackfilm wird strukturiert, um die Schicht über dem aktiven Bereich freizulegen;
die Schicht wird unter Verwendung der Photoresistschicht bzw. des Photolackfilms als einer Maske geätzt, um die Opferschicht über dem Trenn- bzw. Isolationsbereich auf dem Si-Wafer auszubilden; und
das Photoresist- bzw. Photolackmuster wird entfernt.
6. Verfahren nach Anspruch 5, bei dem die Schicht für die Opferschicht ein aufschleuderbares Glas ist.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Sauerstoffionen mit einer Dosis von weniger als 10¹⁹, insbesondere etwa 5 × 10¹⁷ bis etwa 7 × 10¹⁸ Ionen/cm² in den Si-Wafer implantiert werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die Sauerstoffionen mit einer Energie implantiert werden, die ausreicht, um sie durch die Opferschicht hindurchgehen zu lassen.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die Opferschicht eine Dicke H hat, die durch die folgende Gleichung ausgedrückt wird, H = d1 + 1/2 · d2,wobei d1 die Ionenimplantationstiefe der Sauerstoffionen ist und d2 die Dicke des Ionenimplantationsbereiches ist.
10. Verfahren nach Anspruch 9, bei dem die Ionenimplantationstiefe der Sauer­ stoffionen in dem aktiven Bereich weniger als 0,4 µm, insbesondere etwa 0,08 bis ca. 0,3 µm beträgt.
11. Verfahren nach Anspruch 9, bei dem die Dicke des Ionenimplantationsbereiches weniger als etwa 0,65 µm, insbesondere ca. 0,07 bis etwa 0,5 µm beträgt.
12. Verfahren nach einem der Ansprüche 9 bis 11, bei dem die Opferschicht mit einer Dicke von weniger als 0,75 µm, bevorzugt etwa 0,1 bis ca. 0,6 µm ausgebildet wird.
13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem der Schritt zum Tempern bzw. zur Hitzebehandlung des Si-Wafers bei einer Temperatur von weniger als ca. 1400°C, insbesondere 1100 bis 1300°C über weniger als ca. 9 h, insbesondere ca. 2 bis 7 h durchgeführt wird.
14. Silicium-auf-Isolator-Substrat mit den folgenden Merkmalen:
einen Si-Wafer, in dem ein Trenn- bzw. Isolierbereich und ein aktiver Bereich festgelegt sind;
eine Si-Schicht, die in dem aktiven Bereich des Si-Wafers ausgebildet ist; und
eine isolierende Schicht, die in dem Si-Wafer ausgebildet ist, wobei die isolierende Schicht koplanar zu der Si-Schicht ist, um die Si-Schicht von dem Si- Wafer zu trennen bzw. zu isolieren.
15. Substrat nach Anspruch 14, bei dem die Oxidschicht eine vergrabene isolierende Schicht ist.
16. Substrat nach einem der Ansprüche 14 oder 15, bei dem von der isolierenden Schicht der Abschnitt, der in dem Trenn- bzw. Isolationsbereich des Si-Wafers ausgebildet ist und der koplanar zu der Si-Schicht ist, als ein Feldoxid des Silicium- auf-Isolator-Substrats dient.
17. Substrat nach einem der Ansprüche 14 bis 16, bei dem von der isolierenden Schicht der Abschnitt, der in dem aktiven Bereich des Si-Wafers gebildet ist, als eine vergrabene isolierende Schicht des Silicium-auf-Isolator-Substrats dient.
18. Substrat nach Anspruch 17, bei dem der Abschnitt der isolierenden Schicht, der in dem aktiven Bereich ausgebildet ist, eine Dicke von weniger als 0,55, bevorzugt etwa 0,07 bis ungefähr 0,45 µm hat.
19. Substrat nach einem der Ansprüche 14 bis 18, bei dem die Si-Schicht eine Tiefe von 0,08 bis 0,3 µm, höchstens 0,5 µm hat.
DE19654697A 1995-12-30 1996-12-30 Substrat mit Silicium auf einem Isolator und Verfahren zu dessen Herstellung Ceased DE19654697A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950069460A KR970052022A (ko) 1995-12-30 1995-12-30 에스 오 아이 기판 제조방법

Publications (1)

Publication Number Publication Date
DE19654697A1 true DE19654697A1 (de) 1997-07-03

Family

ID=19448458

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19654697A Ceased DE19654697A1 (de) 1995-12-30 1996-12-30 Substrat mit Silicium auf einem Isolator und Verfahren zu dessen Herstellung

Country Status (6)

Country Link
JP (1) JPH1012850A (de)
KR (1) KR970052022A (de)
CN (1) CN1084524C (de)
DE (1) DE19654697A1 (de)
GB (1) GB2309587B (de)
TW (1) TW309648B (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204452A (ja) 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
KR100366923B1 (ko) * 2001-02-19 2003-01-06 삼성전자 주식회사 에스오아이 기판 및 이의 제조방법
US6737332B1 (en) * 2002-03-28 2004-05-18 Advanced Micro Devices, Inc. Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same
EP1993127B1 (de) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Verfahren zur Herstellung eines SOI-Substrats
US8119490B2 (en) * 2008-02-04 2012-02-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745947A (en) * 1980-09-03 1982-03-16 Toshiba Corp Mos type semiconductor integrated circuit
GB2183905B (en) * 1985-11-18 1989-10-04 Plessey Co Plc Method of semiconductor device manufacture
JPS6423529A (en) * 1987-07-20 1989-01-26 Fuji Electric Co Ltd Manufacture of semiconductor device
NL8703039A (nl) * 1987-12-16 1989-07-17 Philips Nv Werkwijze voor het patroonmatig vervaardigen van een dunne laag uit een oxidisch supergeleidend materiaal.
JPH03201535A (ja) * 1989-12-28 1991-09-03 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法
JPH042120A (ja) * 1990-04-18 1992-01-07 Fujitsu Ltd 半導体装置の製造方法
JPH0467649A (ja) * 1990-07-09 1992-03-03 Fujitsu Ltd 半導体装置の製造方法
JPH0775244B2 (ja) * 1990-11-16 1995-08-09 信越半導体株式会社 誘電体分離基板及びその製造方法
JPH04297055A (ja) * 1991-03-26 1992-10-21 Sharp Corp 半導体装置の製造方法
EP0525256A1 (de) * 1991-07-25 1993-02-03 Motorola, Inc. Verfahren zur Herstellung isolierter Anordnungszonen
US5270265A (en) * 1992-09-01 1993-12-14 Harris Corporation Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure
JPH06268054A (ja) * 1993-03-10 1994-09-22 Nippondenso Co Ltd 半導体装置
JPH0745713A (ja) * 1993-07-29 1995-02-14 Kawasaki Steel Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TW309648B (de) 1997-07-01
GB9627000D0 (en) 1997-02-12
GB2309587A (en) 1997-07-30
CN1180238A (zh) 1998-04-29
GB2309587B (en) 2000-07-05
CN1084524C (zh) 2002-05-08
JPH1012850A (ja) 1998-01-16
KR970052022A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
DE19643898C2 (de) Verfahren zur Herstellung eines Silicium-auf-Isolator (SOI)-Wafers
DE2700873C2 (de) Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren
DE69522992T2 (de) Verfahren zur Herstellung eines Widerstands
DE69302359T2 (de) Transistor mit einer Kanaldimension weit unterhalb des Mikrometerbereiches
DE4447229C2 (de) Verfahren zur Herstellung einer Halbleiterspeichervorrichtung
DE69127837T2 (de) Hochgeschwindigkeits-SOI-Bauelement und Herstellungsverfahren dafür
DE2922018A1 (de) Verfahren zur herstellung von vlsi-schaltungen
DE69333173T2 (de) Verfahren zur Herstellung eines Substrates mit einer Halbleiterschicht auf einem Isolator
DE69331077T2 (de) Verfahren zur Herstellung einer MOSFET-Struktur mit planarem Oberfläche
DE19654738A1 (de) Verfahren zum Herstellen einer Halbleiterspeichervorrichtung
DE19806842A1 (de) Laminatsubstrat aus Halbleiterwafern, die miteinander ohne Kontakt zwischen Isolierschicht und Halbleiterschicht verbunden sind, und Verfahren zur Herstellung
DE10297583B4 (de) Verfahren zum Herstellen eines Soi-Bauteils mit unterschiedlichen Siliziumdicken
DE3788120T2 (de) Verfahren zur herstellung gestapelter mos-strukturen.
EP0745271B1 (de) Verfahren zur herstellung eines einem graben benachbarten diffusionsgebietes in einem substrat
DE2922014A1 (de) Verfahren zur herstellung von vlsi-schaltungen
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE2922016A1 (de) Vlsi-schaltungen
EP0656651A2 (de) Verfahren zur Herstellung einer integrierten Schaltungsanordnung
EP0453644A2 (de) Verfahren zur Herstellung einer Öffnung in einem Halbleiterschichtaufbau und dessen Verwendung zur Herstellung von Kontaktlöchern
DE19654301B4 (de) Verfahren zur Herstellung eines Substrates mit Silizium auf einem Isolator
DE3244588A1 (de) Verfahren zum bilden von ionenimplantierten gebieten, selbstausgerichtet mit ueberliegenden isolierenden schichtteilen
DE10334416A1 (de) Halbleiterbaugruppe
EP0062725B1 (de) Verfahren zum Herstellen eines integrierten Planartransistors
DE19654697A1 (de) Substrat mit Silicium auf einem Isolator und Verfahren zu dessen Herstellung
DE69615642T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

8127 New person/name/address of the applicant

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8131 Rejection