JPH0745713A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0745713A JPH0745713A JP5188004A JP18800493A JPH0745713A JP H0745713 A JPH0745713 A JP H0745713A JP 5188004 A JP5188004 A JP 5188004A JP 18800493 A JP18800493 A JP 18800493A JP H0745713 A JPH0745713 A JP H0745713A
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- Japan
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- resist
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- mask
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】Ｓｉ基板にＰウェルとＮウェルを交互に連続し
て形成する際、これらが交わる領域や離れる領域の発生
を防止できると共にＳｉ基板に段差が発生することを防
止し良好な平坦度を得ることができる半導体装置の製造
方法を提供する。 【構成】Ｓｉ基板１０の上にＳｉ酸化膜１２を形成し、
さらにレジスト４２を形成し、燐のイオン注入を行いＮ
ウェル４４を形成する。次に、レジスト４２が除去され
ずに残ったままのＳｉ基板１０に有機溶剤に溶けたガラ
ス溶液を回転塗布し、レジスト４２とＮウェル４４を覆
うようにＳＯＧ膜４６を形成する。このＳＯＧ膜４６を
マスクとしてボロンのイオン注入を行い、Ｐウェル４８
を形成する。
て形成する際、これらが交わる領域や離れる領域の発生
を防止できると共にＳｉ基板に段差が発生することを防
止し良好な平坦度を得ることができる半導体装置の製造
方法を提供する。 【構成】Ｓｉ基板１０の上にＳｉ酸化膜１２を形成し、
さらにレジスト４２を形成し、燐のイオン注入を行いＮ
ウェル４４を形成する。次に、レジスト４２が除去され
ずに残ったままのＳｉ基板１０に有機溶剤に溶けたガラ
ス溶液を回転塗布し、レジスト４２とＮウェル４４を覆
うようにＳＯＧ膜４６を形成する。このＳＯＧ膜４６を
マスクとしてボロンのイオン注入を行い、Ｐウェル４８
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、例えば、ＰウェルとＮウェルが交互に連続して
形成された半導体装置を製造するのに好適な半導体装置
の製造方法に関する方法に関する。
に関し、例えば、ＰウェルとＮウェルが交互に連続して
形成された半導体装置を製造するのに好適な半導体装置
の製造方法に関する方法に関する。
【０００２】
【従来の技術】例えばＣＭＯＳトランジスタを形成する
際は、半導体基板に予めＰウェルとＮウェルが交互に連
続して形成される。このＰウェルとＮウェルの形成方法
について説明する。図２は、交互に連続したＰウェルと
Ｎウェルを形成する従来の方法を示す断面図である。
際は、半導体基板に予めＰウェルとＮウェルが交互に連
続して形成される。このＰウェルとＮウェルの形成方法
について説明する。図２は、交互に連続したＰウェルと
Ｎウェルを形成する従来の方法を示す断面図である。
【０００３】先ず、Ｓｉ酸化膜１２が形成されたＳｉ基
板１０の所定領域にレジスト１４を形成し、図２（ａ）
に示されるように、このレジスト１４をマスクとして燐
のイオン注入を行い、Ｎウェル１６を形成する。次に、
図２（ｂ）に示されるように、レジスト１４を除去す
る。次に、Ｎウェル１６に挟まれた領域にＰウェル１８
を形成するために、図２（ｃ）に示されるように、Ｎウ
ェル１６の上にレジスト２０を形成しボロンのイオン注
入を行いＰウェル１８を形成する。その後、図２（ｄ）
に示されるように、レジスト２０を除去し、次工程に進
む。
板１０の所定領域にレジスト１４を形成し、図２（ａ）
に示されるように、このレジスト１４をマスクとして燐
のイオン注入を行い、Ｎウェル１６を形成する。次に、
図２（ｂ）に示されるように、レジスト１４を除去す
る。次に、Ｎウェル１６に挟まれた領域にＰウェル１８
を形成するために、図２（ｃ）に示されるように、Ｎウ
ェル１６の上にレジスト２０を形成しボロンのイオン注
入を行いＰウェル１８を形成する。その後、図２（ｄ）
に示されるように、レジスト２０を除去し、次工程に進
む。
【０００４】図３を参照して、上記従来の方法の問題点
を説明する。上記従来の方法によると、レジスト１４と
レジスト２０の位置関係を合わせるアライメントの際
に、アライメント精度の誤差が±０．３μｍ程度発生す
る。このため、Ｐウェル１８とＮウェル１６が交わる領
域２２や離れる領域２４が生じ設計どおりのＰウェルと
Ｎウェルを形成できず、半導体装置が所期の機能を発揮
しないという問題がある。
を説明する。上記従来の方法によると、レジスト１４と
レジスト２０の位置関係を合わせるアライメントの際
に、アライメント精度の誤差が±０．３μｍ程度発生す
る。このため、Ｐウェル１８とＮウェル１６が交わる領
域２２や離れる領域２４が生じ設計どおりのＰウェルと
Ｎウェルを形成できず、半導体装置が所期の機能を発揮
しないという問題がある。
【０００５】そこで、Ｐウェル１８とＮウェル１６が交
わる領域２２や離れる領域２４の発生を防止し半導体装
置に所期の機能を発揮させるために、セルフアライメン
ト法と呼ばれる方法でＰウェルとＮウェルが形成されて
いる。このセルフアライメント法について図４を参照し
て説明する。図４は、従来のセルフアライメント法を示
す断面図である。
わる領域２２や離れる領域２４の発生を防止し半導体装
置に所期の機能を発揮させるために、セルフアライメン
ト法と呼ばれる方法でＰウェルとＮウェルが形成されて
いる。このセルフアライメント法について図４を参照し
て説明する。図４は、従来のセルフアライメント法を示
す断面図である。
【０００６】先ず、図４（ａ）に示されるように、Ｓｉ
基板１０に形成されたＳｉ酸化膜１２の上の所定領域に
ＳｉＮ膜２６を形成し、さらにこのＳｉＮ膜２６の上に
レジスト２８を形成し、これらＳｉＮ膜２６とレジスト
２８をマスクとして燐のイオン注入を行う。これによ
り、図４（ｂ）に示されるように、Ｎウェル３０が形成
される。次に、図４（ｃ）に示されるように、Ｐウェル
３２を形成する際のマスクを形成するために、Ｓｉ基板
１０を酸化し、Ｎウェル３０の上にＳｉ酸化膜３４を形
成する。ここで、ＳｉＮ膜２６は酸化されないため、Ｎ
ウェル３０の上にのみＳｉ酸化膜３４が形成される。次
に、図４（ｄ）に示されるように、ＳｉＮ膜２６を除去
し、ボロンのイオン注入を行いＰウェル３２を形成す
る。次に、図４（ｅ）に示されるように、Ｓｉ酸化膜１
２，３４を除去し、次工程に進む。以上説明したよう
に、図４に示される従来の方法ではセルフアライメント
法でＮウェル３０とＰウェル３２を形成するため、Ｐウ
ェル１８とＮウェル１６が交わる領域２２（図２参照）
や離れる領域２４（図２参照）の発生を防止できる。
基板１０に形成されたＳｉ酸化膜１２の上の所定領域に
ＳｉＮ膜２６を形成し、さらにこのＳｉＮ膜２６の上に
レジスト２８を形成し、これらＳｉＮ膜２６とレジスト
２８をマスクとして燐のイオン注入を行う。これによ
り、図４（ｂ）に示されるように、Ｎウェル３０が形成
される。次に、図４（ｃ）に示されるように、Ｐウェル
３２を形成する際のマスクを形成するために、Ｓｉ基板
１０を酸化し、Ｎウェル３０の上にＳｉ酸化膜３４を形
成する。ここで、ＳｉＮ膜２６は酸化されないため、Ｎ
ウェル３０の上にのみＳｉ酸化膜３４が形成される。次
に、図４（ｄ）に示されるように、ＳｉＮ膜２６を除去
し、ボロンのイオン注入を行いＰウェル３２を形成す
る。次に、図４（ｅ）に示されるように、Ｓｉ酸化膜１
２，３４を除去し、次工程に進む。以上説明したよう
に、図４に示される従来の方法ではセルフアライメント
法でＮウェル３０とＰウェル３２を形成するため、Ｐウ
ェル１８とＮウェル１６が交わる領域２２（図２参照）
や離れる領域２４（図２参照）の発生を防止できる。
【０００７】
【発明が解決しようとする課題】しかし、Ｓｉ基板１０
を酸化してＮウェル３０の上にＳｉ酸化膜３４を形成す
るため、Ｓｉ酸化膜３４を除去した跡には約０．３μｍ
〜０．５μｍの凹部３６が形成され、Ｓｉ基板１０に段
差が生じ平坦度が悪くなるという問題がある。本発明
は、上記事情に鑑み、例えば、Ｓｉ基板にＰウェルとＮ
ウェルを交互に連続して形成する際、これらの層が交わ
る領域や離れる領域の発生を防止でき、さらにＳｉ基板
に段差が発生することを防止し良好な平坦度を得ること
ができる半導体装置の製造方法を提供することを目的と
する。
を酸化してＮウェル３０の上にＳｉ酸化膜３４を形成す
るため、Ｓｉ酸化膜３４を除去した跡には約０．３μｍ
〜０．５μｍの凹部３６が形成され、Ｓｉ基板１０に段
差が生じ平坦度が悪くなるという問題がある。本発明
は、上記事情に鑑み、例えば、Ｓｉ基板にＰウェルとＮ
ウェルを交互に連続して形成する際、これらの層が交わ
る領域や離れる領域の発生を防止でき、さらにＳｉ基板
に段差が発生することを防止し良好な平坦度を得ること
ができる半導体装置の製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置の製造方法は、半導体基板の所定
領域にイオン注入を阻止するための第１のマスクを形成
し第１の不純物をイオン注入する工程と、前記第１の不
純物がイオン注入された領域にＳＯＧ膜を形成する工程
と、前記第１のマスクを除去する工程と、前記ＳＯＧ膜
をマスクにして第２の不純物をイオン注入する工程とを
含むことを特徴とするものである。
の本発明の半導体装置の製造方法は、半導体基板の所定
領域にイオン注入を阻止するための第１のマスクを形成
し第１の不純物をイオン注入する工程と、前記第１の不
純物がイオン注入された領域にＳＯＧ膜を形成する工程
と、前記第１のマスクを除去する工程と、前記ＳＯＧ膜
をマスクにして第２の不純物をイオン注入する工程とを
含むことを特徴とするものである。
【０００９】ここで、第１のマスクとしてレジストを用
いることが好ましい。また、ＳＯＧ膜をマスクにして第
２の不純物をイオン注入する前に、このＳＯＧ膜を約４
００℃でベーキングすることが好ましい。
いることが好ましい。また、ＳＯＧ膜をマスクにして第
２の不純物をイオン注入する前に、このＳＯＧ膜を約４
００℃でベーキングすることが好ましい。
【００１０】
【作用】本発明の半導体装置の製造方法では、第１の不
純物がイオン注入された領域にＳＯＧ膜を形成した後第
１のマスクを除去し、ＳＯＧ膜をマスクにして第２の不
純物をイオン注入する。このため、セルフアライメント
法により第２の不純物をイオン注入することとなり、第
１の不純物がイオン注入された層と第２の不純物がイオ
ン注入された層が交わる領域や離れる領域の発生を防止
でき、設計どおりのイオン注入層を形成でき、半導体装
置が所期の機能を発揮する。しかも、従来のように半導
体基板を酸化することにより第２の不純物のイオン注入
を阻止するマスクを形成するのではなく、第１の不純物
がイオン注入された領域にＳＯＧ膜を形成し、このＳＯ
Ｇ膜を、第２の不純物のイオン注入を阻止するマスクと
している。このＳＯＧ膜は、有機溶剤に溶けたガラス溶
液を半導体基板上に回転塗布し低温で加熱処理すること
により形成されるため、ＳＯＧ膜を除去した跡に凹部が
形成されることがなく、半導体基板に段差が発生するこ
とを防止でき良好な平坦度を得ることができる。
純物がイオン注入された領域にＳＯＧ膜を形成した後第
１のマスクを除去し、ＳＯＧ膜をマスクにして第２の不
純物をイオン注入する。このため、セルフアライメント
法により第２の不純物をイオン注入することとなり、第
１の不純物がイオン注入された層と第２の不純物がイオ
ン注入された層が交わる領域や離れる領域の発生を防止
でき、設計どおりのイオン注入層を形成でき、半導体装
置が所期の機能を発揮する。しかも、従来のように半導
体基板を酸化することにより第２の不純物のイオン注入
を阻止するマスクを形成するのではなく、第１の不純物
がイオン注入された領域にＳＯＧ膜を形成し、このＳＯ
Ｇ膜を、第２の不純物のイオン注入を阻止するマスクと
している。このＳＯＧ膜は、有機溶剤に溶けたガラス溶
液を半導体基板上に回転塗布し低温で加熱処理すること
により形成されるため、ＳＯＧ膜を除去した跡に凹部が
形成されることがなく、半導体基板に段差が発生するこ
とを防止でき良好な平坦度を得ることができる。
【００１１】ここで、第１のマスクとして窒化膜やレジ
ストを用いることができるが、レジストを用いる場合
は、第１のマスクの形成、除去が容易となる。また、第
２の不純物をイオン注入する前にＳＯＧ膜を約４００℃
でベーキングする場合は、ＳＯＧ膜中の水分が完全に取
り除かれるためイオン注入の際にイオン注入装置内で水
分が蒸発することを防止できる。
ストを用いることができるが、レジストを用いる場合
は、第１のマスクの形成、除去が容易となる。また、第
２の不純物をイオン注入する前にＳＯＧ膜を約４００℃
でベーキングする場合は、ＳＯＧ膜中の水分が完全に取
り除かれるためイオン注入の際にイオン注入装置内で水
分が蒸発することを防止できる。
【００１２】
【実施例】以下、図面を参照して本発明の半導体装置の
製造方法の一実施例を説明する。図１は、Ｓｉ基板にＰ
ウェルとＮウェルが交互に連続して形成された半導体装
置の製造方法を示す断面図である。先ず、図１（ａ）に
示されるように、Ｓｉ基板１０の上にＳｉ酸化膜１２を
形成し、さらに、燐のイオン注入を阻止するためのレジ
スト４２を形成し、燐のイオン注入を行いＮウェル４４
を形成する。次に、レジスト４２が除去されずに残った
ままのＳｉ基板１０に有機溶剤に溶けたガラス溶液を回
転塗布し、流動性を抑える程度にこのガラス溶液を固化
するために１４０℃、３０分間のベークを施し、図１
（ｂ）に示されるように、レジスト４２とＮウェル４４
を覆うようにＳＯＧ膜４６を形成する。次に、周知のド
ライエッチング法によりＳＯＧ膜４６の全面エッチバッ
クを行い、図１（ｃ）に示されるように、レジスト４２
の表面を露出させる。次に、周知の方法により、図１
（ｄ）に示されるように、レジスト４２を除去する。次
に、ＳＯＧ膜４６中の水分を完全に取り除くために４０
０℃で３０分間ベークを行い、次工程のイオン注入の際
にイオン注入装置内で水分が蒸発することを防止する。
次に、図１（ｅ）に示されるように、ＳＯＧ膜４６をマ
スクとしてボロンのイオン注入を行い、Ｐウェル４８を
形成する。次に、図１（ｆ）に示されるように、Ｓｉ酸
化膜１２とＳＯＧ膜４６を除去し次工程に進む。
製造方法の一実施例を説明する。図１は、Ｓｉ基板にＰ
ウェルとＮウェルが交互に連続して形成された半導体装
置の製造方法を示す断面図である。先ず、図１（ａ）に
示されるように、Ｓｉ基板１０の上にＳｉ酸化膜１２を
形成し、さらに、燐のイオン注入を阻止するためのレジ
スト４２を形成し、燐のイオン注入を行いＮウェル４４
を形成する。次に、レジスト４２が除去されずに残った
ままのＳｉ基板１０に有機溶剤に溶けたガラス溶液を回
転塗布し、流動性を抑える程度にこのガラス溶液を固化
するために１４０℃、３０分間のベークを施し、図１
（ｂ）に示されるように、レジスト４２とＮウェル４４
を覆うようにＳＯＧ膜４６を形成する。次に、周知のド
ライエッチング法によりＳＯＧ膜４６の全面エッチバッ
クを行い、図１（ｃ）に示されるように、レジスト４２
の表面を露出させる。次に、周知の方法により、図１
（ｄ）に示されるように、レジスト４２を除去する。次
に、ＳＯＧ膜４６中の水分を完全に取り除くために４０
０℃で３０分間ベークを行い、次工程のイオン注入の際
にイオン注入装置内で水分が蒸発することを防止する。
次に、図１（ｅ）に示されるように、ＳＯＧ膜４６をマ
スクとしてボロンのイオン注入を行い、Ｐウェル４８を
形成する。次に、図１（ｆ）に示されるように、Ｓｉ酸
化膜１２とＳＯＧ膜４６を除去し次工程に進む。
【００１３】ここで、上記の工程のうちの図１（ｂ）に
示される工程では、レジスト４２とＮウェル４４を覆う
ようにＳＯＧ膜４６を形成したが、図１（ａ）に示され
る状態から、互いに隣接するレジスト４２に挟まれた空
間だけにガラス溶液を塗布することにより、図１（ｃ）
に示されるように、ＳＯＧ膜４６を形成してもよい。以
上説明した実施例の工程では、燐がイオン注入されて形
成されるＮウェル４４にＳＯＧ膜４６を形成し、このＳ
ＯＧ膜４６をマスクにしてボロンをイオン注入するた
め、セルフアライメント法によりボロンをイオン注入す
ることとなり、Ｎウェル４４とＰウェル４８が交わる領
域や離れる領域の発生を防止できる。このため設計どお
りのＰウェルとＮウェルを形成でき、半導体装置に所期
の機能を発揮させることができる。しかも、従来のよう
に半導体基板を酸化することによりボロンのイオン注入
を阻止するマスクを形成するのではなく、ＳＯＧ膜を形
成することによりボロンのイオン注入を阻止するマスク
を形成している。従って、ＳｉＮ膜の形成が不要とな
り、またＳＯＧ膜を除去した跡に凹部が形成されること
がなく、半導体基板に段差が生じることを防止でき良好
な平坦度を得ることができる。また、露光装置を用いて
レジストを所定のパターンに形成しマスクとするのに比
べＳＯＧ膜を形成しマスクとすることはアライメントが
不要で簡便な工程であるため、作業性が向上する。
示される工程では、レジスト４２とＮウェル４４を覆う
ようにＳＯＧ膜４６を形成したが、図１（ａ）に示され
る状態から、互いに隣接するレジスト４２に挟まれた空
間だけにガラス溶液を塗布することにより、図１（ｃ）
に示されるように、ＳＯＧ膜４６を形成してもよい。以
上説明した実施例の工程では、燐がイオン注入されて形
成されるＮウェル４４にＳＯＧ膜４６を形成し、このＳ
ＯＧ膜４６をマスクにしてボロンをイオン注入するた
め、セルフアライメント法によりボロンをイオン注入す
ることとなり、Ｎウェル４４とＰウェル４８が交わる領
域や離れる領域の発生を防止できる。このため設計どお
りのＰウェルとＮウェルを形成でき、半導体装置に所期
の機能を発揮させることができる。しかも、従来のよう
に半導体基板を酸化することによりボロンのイオン注入
を阻止するマスクを形成するのではなく、ＳＯＧ膜を形
成することによりボロンのイオン注入を阻止するマスク
を形成している。従って、ＳｉＮ膜の形成が不要とな
り、またＳＯＧ膜を除去した跡に凹部が形成されること
がなく、半導体基板に段差が生じることを防止でき良好
な平坦度を得ることができる。また、露光装置を用いて
レジストを所定のパターンに形成しマスクとするのに比
べＳＯＧ膜を形成しマスクとすることはアライメントが
不要で簡便な工程であるため、作業性が向上する。
【００１４】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、第１の不純物がイオン注入された
領域にＳＯＧ膜を形成し、セルフアライメント法により
第２の不純物をイオン注入するため、第１の不純物がイ
オン注入された層と第２の不純物がイオン注入された層
が交わる領域や離れる領域の発生を防止でき設計どおり
のイオン注入層を形成できる結果、半導体装置に所期の
機能を発揮させることができる。しかも、ＳＯＧ膜を除
去した跡に凹部が形成されることがなく、半導体基板に
段差が発生することを防止でき良好な平坦度を得ること
ができ、素子の微細化を図ることができる。
の製造方法によれば、第１の不純物がイオン注入された
領域にＳＯＧ膜を形成し、セルフアライメント法により
第２の不純物をイオン注入するため、第１の不純物がイ
オン注入された層と第２の不純物がイオン注入された層
が交わる領域や離れる領域の発生を防止でき設計どおり
のイオン注入層を形成できる結果、半導体装置に所期の
機能を発揮させることができる。しかも、ＳＯＧ膜を除
去した跡に凹部が形成されることがなく、半導体基板に
段差が発生することを防止でき良好な平坦度を得ること
ができ、素子の微細化を図ることができる。
【図１】本発明の半導体装置の製造方法の一実施例を示
す断面図である。
す断面図である。
【図２】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図３】図２に示される従来の方法の問題点を示す断面
図である。
図である。
【図４】従来の他の半導体装置の製造方法を示す断面図
である。
である。
１０ Ｓｉ基板 ４２ レジスト ４４ Ｎウェル ４６ ＳＯＧ膜 ４８ Ｐウェル
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｇ 7352−4Ｍ
Claims (1)
- 【請求項１】 半導体基板の所定領域にイオン注入を阻
止するための第１のマスクを形成し第１の不純物をイオ
ン注入する工程と、 前記第１の不純物がイオン注入された領域にＳＯＧ膜を
形成する工程と、 前記第１のマスクを除去する工程と、 前記ＳＯＧ膜をマスクにして第２の不純物をイオン注入
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188004A JPH0745713A (ja) | 1993-07-29 | 1993-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188004A JPH0745713A (ja) | 1993-07-29 | 1993-07-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745713A true JPH0745713A (ja) | 1995-02-14 |
Family
ID=16215963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188004A Withdrawn JPH0745713A (ja) | 1993-07-29 | 1993-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745713A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012850A (ja) * | 1995-12-30 | 1998-01-16 | Hyundai Electron Ind Co Ltd | Ｓｏｉ基板およびその製造方法 |
| EP0851468A2 (en) * | 1996-12-31 | 1998-07-01 | Lucent Technologies Inc. | Method of making integrated circuit with twin tub |
| JP2008077788A (ja) * | 2006-09-22 | 2008-04-03 | Showa Denko Kk | 磁気記録媒体の製造方法、及び磁気記録媒体、並びに磁気記録再生装置 |
| CN112928019A (zh) * | 2021-01-25 | 2021-06-08 | 杰华特微电子（杭州）有限公司 | 用于半导体器件的漂移区的制造方法 |
-
1993
- 1993-07-29 JP JP5188004A patent/JPH0745713A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012850A (ja) * | 1995-12-30 | 1998-01-16 | Hyundai Electron Ind Co Ltd | Ｓｏｉ基板およびその製造方法 |
| EP0851468A2 (en) * | 1996-12-31 | 1998-07-01 | Lucent Technologies Inc. | Method of making integrated circuit with twin tub |
| EP0851468A3 (en) * | 1996-12-31 | 1998-08-05 | Lucent Technologies Inc. | Method of making integrated circuit with twin tub |
| US6017787A (en) * | 1996-12-31 | 2000-01-25 | Lucent Technologies Inc. | Integrated circuit with twin tub |
| KR100554648B1 (ko) * | 1996-12-31 | 2006-04-21 | 루센트 테크놀러지스 인크 | 집적회로제조방법 |
| JP2008077788A (ja) * | 2006-09-22 | 2008-04-03 | Showa Denko Kk | 磁気記録媒体の製造方法、及び磁気記録媒体、並びに磁気記録再生装置 |
| JP4634354B2 (ja) * | 2006-09-22 | 2011-02-16 | 昭和電工株式会社 | 磁気記録媒体の製造方法 |
| CN112928019A (zh) * | 2021-01-25 | 2021-06-08 | 杰华特微电子（杭州）有限公司 | 用于半导体器件的漂移区的制造方法 |
| CN112928019B (zh) * | 2021-01-25 | 2024-06-25 | 杰华特微电子股份有限公司 | 用于半导体器件的漂移区的制造方法 |
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| A300 | Withdrawal of application because of no request for examination |
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