DE19634181A1

DE19634181A1 - Variable Verzögerungsschaltung sowie Ringoszillator und variable Impulsbreitenschaltung, die diese variable Verzögerungsschaltung verwenden

Info

Publication number: DE19634181A1
Application number: DE19634181A
Authority: DE
Inventors: Akira Ohta; Norio Higashisaka; Tetsuya Heima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-02-15
Filing date: 1996-08-23
Publication date: 1997-08-21
Also published as: US5821793A; KR970063930A; JPH09223952A

Description

Die vorliegende Erfindung bezieht sich auf eine variable Verzögerungsschaltung zum Erzeugen eines gewünsch ten Zeitsignals unter Verwendung digitaler Schaltkreise. Darüber hinaus bezieht sich die Erfindung auf einen Ringos zillator und eine variable Impulsbreitenschaltung, welche die variable Verzögerungsschaltung verwendet, insbesondere zur Unterstützung der Funktion einer variablen Verzöge rungsschaltung mit einer Gatterkette und einer Auswahlvor richtung.

Die Fig. 15 zeigt ein Schaltbild, das den Aufbau einer herkömmlichen n-Bit Verzögerungsschaltung darstellt. In der Fig. 15 bezeichnen die Bezugszeichen W0 bis Wn-1 n Teile von Gattern, die miteinander in Serie geschaltet eine Gat terkette ausbilden, während das Bezugszeichen WS eine Aus wahlvorrichtung von n:1 bezeichnet, welche die Auswahlsi gnale N0 bis Nn-1 von entsprechenden Verbindungspunkten der Gatter W0 bis Wn-1 auswählt. Darüber hinaus bezeichnet das Bezugszeichen IN einen Eingangsanschluß der Gatterkette, an dem ein zu verzögerndes Signal eingegeben wird, während ein Bezugszeichen OUT einen Ausgangsanschluß bezeichnet, an dem ein verzögertes Signal aus der Auswahlvorrichtung WS ausge geben wird.

Die Fig. 16(a) und 16(b) zeigen Schaltbilder, die den Aufbau einer herkömmlichen variablen 4-Bit Verzögerungs schaltung darstellen, wobei die Fig. 16(a) einen Fall dar stellt, bei dem n = 4 in der variablen n-Bit Verzögerungs schaltung gemäß Fig. 15 ist, während die Fig. 16(b) eine Auswahlschaltung darstellt. In den Fig. 16(a) und 16(b) be zeichnen die Bezugszeichen E0 und E1 Auswahlsignale zum Auswählen der Signale N0 bis N3 an den Verbindungspunkten der entsprechenden Gatter W0 bis W3. Das Bezugszeichen IN bezeichnet einen Eingangsanschluß der Gatterkette, an dem ein zu verzögerndes Signal eingegeben wird, während ein Be zugszeichen OUT einen Ausgangsanschluß bezeichnet, an dem das verzögerte Signal von der Auswahlvorrichtung WS ausge geben wird.

Wie in Fig. 15 dargestellt, wandern in einer derartigen herkömmlichen variablen Verzögerungsschaltung die am Ein gangsanschluß IN der Gatterkette eingegebenen Impulssignale durch die Gatterkette, während sie durch die entsprechenden Gatter W0 bis Wn-1 verzögert werden. Wenn Auswahlsignale an der Auswahlvorrichtung WS anliegen, wird am Ausgangsan schluß ein verzögerter Impuls ausgegeben, der in Abhängig keit von einem am Eingangsanschluß IN eingegebenen Impuls um eine nachfolgend spezifizierte Verzögerungszeit ausgege ben wird.

(Verzögerungszeit) = k × tdg + tds (1 k n),

wobei
tdg: die Verzögerungszeit pro Gatterstufe und
tds: die Verzögerungszeit der Auswahlvorrichtung ist.

Die vorstehend beschriebene herkömmliche variable Ver zögerungsschaltung besitzt ein nachfolgend anhand der Fig. 16(a) und 16(b) beschriebenes Problem.

Ein Verzögerung vom Eingang zum Ausgang der variablen Verzögerungsschaltung wird eingeteilt in eine Verzöge rung aufgrund der Verdrahtung vom Eingangsanschluß IN zu den Gattern, Verzögerungen durch die Gatter, Verzöge rungen durch die Ausgangslastwiderstände (Verdrahtung usw.) der Gatter, Verzögerungen durch die 3-Eingänge des NOR-Gatters an der ersten Stufe der Auswahlvorrichtung, Ver zögerungen durch Ausgangslastwiderstände (Verdrahtung usw.) der 3-Eingangs-NOR-Gatter, Verzögerung durch ein 4-Ein gangs-NOR-Gatter an der zweiten Stufe der Auswahlvorrich tung und Verzögerung des 4-Eingangs-NOR-Gatters an der zweiten Stufe der Auswahlvorrichtung zum Ausgangsanschluß OUT.

Die Verzögerungszeit dieser Schaltung ist nachfolgend beschrieben.

wobei in diesem Fall ein Ausgang eines k-ten Stufengat ters (Wk-1) über die Auswahlvorrichtung WS ausgewählt wird.

Zur Verbesserung der Linearität der Verzögerungszeit (konstantes Beibehalten einer variablen Breite), werden die Werte von tdi, tdi, tdi, tdi und tdi in einem Bereich von 1 i 4 jeweils gleich groß eingestellt.

Unter den Verzögerungszeiten verändern sich durch das Layoutmuster der Verdrahtung die Verzögerungen aufgrund des Ausgangslastwiderstandes (Verdrahtung usw.) der Gatter und die Verzögerungen aufgrund der Ausgangslastwider stände (Verdrahtung usw.) der 3-Eingangs-NOR-Gatter.

Zum Angleichen der entsprechenden Werte von tdi und tdi im Bereich von 5 i 4 müssen die Länge der ent sprechenden Verdrahtungsabschnitte von und im Bereich von 1 i < 4 angeglichen werden. Aufgrund der begrenzten Anordnungsmöglichkeiten der Gatter und dergleichen ist es jedoch schwierig die Längen anzugleichen bzw. anzupassen. Darüber hinaus wird die durch die Variable Verzögerungs schaltung belegte Fläche vergrößert, selbst wenn die Längen angeglichen sind.

Der Erfindung liegt daher die Aufgabe zugrunde das vor herstehend beschriebene Problem zu lösen und eine variable Verzögerungsschaltung mit einem einfachen Aufbau zu schaf fen, bei der die Verdrahtungsanzahl bzw. der Verdrahtungs aufwand und die Anzahl der Gatter verringert ist.

Darüber hinaus liegt der Erfindung die Aufgabe zugrunde eine variable Verzögerungsschaltung zu schaffen, die eine Vielzahl von Verzögerungszeit-Auflösungen aufweist.

Ferner liegt der Erfindung die Aufgabe zugrunde einen Ringoszillator zu schaffen, der eine derartige variable Verzögerungsschaltung verwendet.

Schließlich liegt der Erfindung noch die Aufgabe zu grunde eine variable Impulsbreitenschaltung zu schaffen, die eine derartige variable Verzögerungsschaltung verwen det.

Gemäß einem ersten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung vorgesehen mit:
einem Eingangsanschluß, an dem ein zu verzögerndes Si gnal eingegeben wird;
einem Verzögerungsgatter, das mit dem Eingangsanschluß verbunden ist;
einem logischen Gatter, an dem ein Eingangssignal des Verzögerungsgatters und ein Ausgangssignal des Verzöge rungsgatters eingegeben wird und das ein verzögertes Signal erzeugt; und
einem Ausgangsanschluß, der das durch das logische Gat ter erzeugte verzögerte Signal ausgibt; wobei
ein Steuersignal zum Steuern des Verzögerungsgatters am Verzögerungsgatter eingegeben wird.

Gemäß einem zweiten Teilaspekt der vorliegenden Erfindung wird eine variable Verzögerungsschaltung vorgese hen mit:
einem Eingangsanschluß;
n (n ist eine positive ganze Zahl 2) Stufen von Ver zögerungsgattern, an denen ein am Eingangsanschluß ein gegebenes zu verzögerndes Signal eingegeben wird und die derart seriell miteinander verbunden sind, daß die Ausgangssignale der entsprechenden Stufen nacheinander der nächsten Stufe eingegeben wird;
einem logischen Gatter, an dem die Ausgangssignale der entsprechenden Stufen der Verzögerungsgatter eingegeben werden und welches ein verzögertes Signal erzeugt; und
einem Ausgangsanschluß zum Ausgeben des durch das logi sche Gatter erzeugten verzögerten Signals; wobei
Steuersignale zum Steuern der Verzögerungsgatter zumin dest einem der Verzögerungsgatter eingegeben werden.

Gemäß einem dritten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung gemäß dem zweiten Teilaspekt vorgesehen, wobei an der Verzögerungs stufe der n-ten Stufe ein Lastgatter vorgesehen ist.

Gemäß einem vierten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung gemäß dem zweiten Teilaspekt vorgesehen, wobei zumindest zwei Leitwe ge der n Stufen der Verzögerungsgatter vorgesehen sind.

Gemäß dem fünften Teilaspekt der vorliegenden Erfindung wird eine variable Verzögerungsschaltung gemäß dem vierten Teilaspekt vorgesehen, wobei an den entsprechenden Stufen der Verzögerungsgatter in einem der beiden Leitwege Last gatter vorgesehen sind.

Gemäß einem sechsten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung nach einem der ersten bis fünften Teilaspekte vorgesehen, wobei das Verzögerungsgatter, an dem das Steuersignal eingegeben wird, ein ODER-Gatter und das logische Gatter ein UND-Gat ter ist.

Gemäß einem siebten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung nach einem der ersten bis fünften Teilaspekte vorgesehen, wobei das Verzögerungsgatter, an dem das Steuersignal eingegeben wird, einen Invertierer und ein NICHT-ODER-Gatter aufweist, an dem das Steuersignal eingegeben wird und das logische Gatter ein NICHT-ODER-Gatter ist.

Gemäß einem achten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung nach einem der ersten bis fünften Teilaspekte vorgesehen, wobei das Verzögerungsgatter, an dem das Steuersignal eingegeben wird, einen Invertierer und zwei NICHT-ODER-Gatter auf weist, an denen jeweils zwei der Steuersignale eingegeben werden, und das logische Gatter ein NICHT-ODER-Gatter ist.

Gemäß einem neunten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung nach dem siebten oder achten Teilaspekt vorgesehen, wobei ein Inver tierer zwischen dem Eingangsanschluß und dem Verzögerungs gatter vorgesehen ist und ein Ausgangssignal des Invertie rers dem logischen Gatter eingegeben wird.

Gemäß einem zehnten Teilaspekt der vorliegenden Erfin dung wird eine variable Verzögerungsschaltung nach dem siebten oder achten Teilaspekt vorgesehen, wobei das am Eingangsanschluß eingegebene zu verzögernde Signal am logi schen Gatter eingegeben wird und ein Invertierer zwischen dem logischen Gatter und dem Ausgangsanschluß vorgesehen ist.

Gemäß einem elften Teilaspekt der vorliegenden Erfin dung wird ein Ringoszillator vorgesehen, wobei die variable Verzögerungsschaltung nach einem der ersten bis zehnten Teilaspekte als ein Abschnitt der Gatter verwendet wird, die ringförmig miteinander verbunden sind.

Gemäß einem zwölften Teilaspekt der vorliegenden Erfin dung wird ein Ringoszillator vorgesehen, wobei eine Viel zahl von variablen Verzögerungsschaltungen nach einem der ersten bis zehnten Teilaspekte verwendet wird, die seriell, ringförmig miteinander verbunden sind.

Gemäß einem dreizehnten Teilaspekt der vorliegenden Er findung wird eine variable Impulsbreitenschaltung vorgese hen, wobei zwei der variablen Verzögerungsschaltungen nach einem der ersten bis zehnten Teilaspekte seriell miteinan der verbunden sind.

Die Erfindung wird nachstehend anhand von Ausführungs beispielen unter Bezugnahme auf die Zeichnung näher be schrieben.

Es zeigen:

Fig. 1 ein Schaltbild, das den Aufbau einer variablen 2-Bit Verzögerungsschaltung sowie die Zeitabläufe gemäß ei nem ersten erfindungsgemäßen Ausführungsbeispiel darstellt;

Fig. 2 ein Schaltbild, das den Aufbau einer variablen n-Bit Verzögerungsschaltung sowie den Zeitablauf gemäß dem zweiten erfindungsgemäßen Ausführungsbeispiel darstellt;

Fig. 3 ein Schaltbild, das den Aufbau einer variablen 2-Bit Verzögerungsschaltung sowie den Zeitablauf gemäß ei nem dritten erfindungsgemäßen Ausführungsbeispiel dar stellt;

Fig. 4 ein Schaltbild, das den Aufbau einer variablen n-Bit Verzögerungsschaltung sowie den Zeitablauf gemäß ei nem vierten erfindungsgemäßen Ausführungsbeispiel dar stellt;

Fig. 5 ein Schaltbild, das den Aufbau einer variablen 2-Bit Verzögerungsschaltung sowie den Zeitablauf gemäß ei nem fünften erfindungsgemäßen Ausführungsbeispiel dar stellt;

Fig. 6 ein Schaltbild, das den Aufbau einer variablen n-Bit Verzögerungsschaltung sowie den Zeitablauf gemäß ei nem sechsten erfindungsgemäßen Ausführungsbeispiel dar stellt;

Fig. 7 ein Schaltbild, das den Aufbau einer variablen n-Bit Verzögerungsschaltung gemäß einem siebten erfindungs gemäßen Ausführungsbeispiel darstellt;

Fig. 8 ein Schaltbild, das den Aufbau einer variablen 2-Bit Verzögerungsschaltung sowie den Zeitablauf gemäß ei nem achten erfindungsgemäßen Ausführungsbeispiel darstellt;

Fig. 9 ein Schaltbild, das den Aufbau einer variablen n-Bit Verzögerungsschaltung sowie den Zeitablauf gemäß ei nem neunten erfindungsgemäßen Ausführungsbeispiel dar stellt;

Fig. 10 ein Schaltbild, das den Aufbau einer variablen n-Bit Verzögerungsschaltung gemäß einem zehnten erfindungs gemäßen Ausführungsbeispiel darstellt;

Fig. 11 ein Schaltbild, das den Aufbau einer variablen n-Bit Verzögerungsschaltung gemäß einem elften erfindungs gemäßen Ausführungsbeispiel darstellt;

Fig. 12 ein Schaltbild, das den Aufbau eines Ringoszil lators mit variabler Schwingfrequenz gemäß einem zwölften erfindungsgemäßen Ausführungsbeispiel darstellt;

Fig. 13 ein Schaltbild, das den Aufbau eines Ringoszil lators mit variabler Schwingfrequenz gemäß einem drei zehn ten erfindungsgemäßen Ausführungsbeispiel darstellt;

Fig. 14 ein Schaltbild, das den Aufbau einer variablen Impulsbreitenschaltung gemäß einem vierzehnten erfindungs gemäßen Ausführungsbeispiel darstellt;

Fig. 15 ein Schaltbild, das den Aufbau einer herkömmli chen variablen n-Bit Verzögerungsschaltung darstellt, und

Fig. 16(a) und 16(b) Schaltbilder, die den Aufbau einer herkömmlichen variablen 4-Bit Verzögerungsschaltung sowie einer Auswahlschaltung darstellen.

Ausführungsbeispiel 1

Die Fig. 1 zeigt den Aufbau einer variablen 2-Bit Ver zögerungsschaltung sowie den Zeitablauf gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung.

In Fig. 1 bezeichnet das Bezugszeichen IN einen Ein gangsanschluß, dem ein zu verzögerndes Signal zugeführt wird. Das Bezugszeichen G0 bezeichnet ein Gatter zum Einge ben eines Signals vom Eingangsanschluß IN, das Bezugszei chen X1 bezeichnet ein Verzögerungsgatter eines 2-Ein gangs-ODER-Gatters zum Eingeben des Ausgangssignals des Gatters G0 und eines Steuersignals S1, während das Bezugszeichen XS ein logisches Gatter eines 2-Eingangs-UND-Gatters bezeich net, dem ein Ausgangssignal N0 des Gatters G0 sowie ein Ausgangssignal N1 des Verzögerungsgatters X1 eingegeben wird, das der Auswahlvorrichtung der herkömmlichen Schal tung entspricht. Das Bezugszeichen OUT bezeichnet einen Ausgangsanschluß, der mit dem logischen Gatter XS zum Aus geben eines verzögerten Signals verbunden ist.

Nachfolgend wird die Arbeitsweise dieser Schaltung be schrieben.

(1) Fall, bei dem das Steuersignal S1 einen hohen Pegel (H) aufweist:
Das Ausgangssignal N1 des Verzögerungsgatters X1 liegt immer auf H, weshalb ein Ausgangs-Kurvensignal am Aus gangsanschluß OUT um eine Verzögerungszeit von G0 + XS im Vergleich zu einem Eingangs-Kurvensignal des sowohl an seiner steigenden als auch an seiner fallenden Flan ke zu verzögernden Signals verzögert wird.
(2) Fall, bei dem das Steuersignal S1 einen niederen Pegel (L) aufweist:
Das Ausgangssignal N1 des Verzögerungsgatters X1 wird um eine Verzögerungszeit von G0 + X1 im Vergleich zum Eingangs-Kurvensignal sowohl an seiner steigendem als auch an seiner fallenden Flanke verzögert. Daher ergibt sich das Ausgangs-Kurvensignal wie folgt.
(a) Fallende Flanke:
Die fallende Flanke des Ausgangssignals N0 wird wirk sam. Dies bedeutet, daß das Ausgangs-Kurvensignal um eine Verzögerungszeit von G0 + XS im Vergleich zum Ein gangs-Kurvensignal verzögert wird. (Dies ist die glei che Verzögerungszeit wie im Fall, bei dem das Steuersi gnal S1 auf H liegt.)
(b) Steigende Flanke:
Die steigende Flanke des Ausgangssignals N1 wird wirksam. Dies bedeutet, daß das Ausgangs-Kurvensignal um eine Verzögerungszeit von G0 + X1 + XS im Vergleich zum Eingangs-Kurvensignal verzögert wird. (Die stei gende Flanke wird im Vergleich zum Fall, bei dem das Steuersignal S1 auf H liegt, um eine Verzögerungszeit X1 verzögert).

Wenn demzufolge nur die steigende Flanke betrachtet wird, kann die steigende Flanke um eine Verzögerungszeit des Verzögerungsgatters X1 verzögert werden, wenn das Steu ersignal H → L wird.

Im Ausführungsbeispiel 1 befinden sich Verdrahtungsein stellabschnitte nur an zwei Stellen der Ausgänge von N0 und N1, (die lediglich den Ausgangsabschnitten der Gatter ge mäß dem herkömmlichen Beispielen entsprechen), weshalb die Beschränkungen hinsichtlich des Layouts verringert sind. Der Verdrahtungsbereich kann daher weiter verkleinert und die Linearität der Verzögerungszeit gefördert werden. Dar über hinaus kann die Anzahl der Gatter sowie der Leistungs verbrauch durch Vereinfachung des Aufbaus der Auswahlvor richtung verringert werden.

Ausführungsbeispiel 2

Die Fig. 2 zeigt den Aufbau einer variablen n-Bit Ver zögerungsschaltung sowie den Zeitablauf gemäß einem zweiten erfindungsgemäßen Ausführungsbeispiel.

Diese Schaltung besteht aus einem Gatter G0 zum Einge ben eines Signals vom Eingangsanschluß IN, einem Verzöge rungsgatter X1 eines 2-Eingangs-ODER-Gatters zum Eingeben eines Ausgangssignals des Gatters G0 und eines Steuersi gnals S1, Verzögerungsgatter Xk (2 k n-1) zum Eingeben der Ausgangssignale Nk-1 der Verzögerungsgatter Xk-1 sowie der Steuersignale Sk, einem logischen Gatter XS eines n-Eingangs-UND-Gatters zum Eingeben des Ausgangssignals N0 des Gatters G0 sowie der Ausgangssignale Nk der Verzöge rungsgatter Xk, und dem Ausgangsanschluß OUT des logischen Gatters XS.

Nachfolgend wird die Arbeitsweise dieser Schaltung be schrieben.

Die fallende Flanke der eingegebenen Daten wird nach einer konstanten Verzögerungszeit unabhängig von den Steu ersignalen wie im Ausführungsbeispiel 1 ausgegeben. Nach folgend wird eine Beschreibung für die steigende Flanke ge geben.

(1) Fall, bei dem das Steuersignal S1 auf hohem Pegel (H) liegt:
Die Ausgangssignale N1 bis Nn-1 liegen immer auf H, weshalb die steigende Flanke des Ausgangs-Kurvensignals am Ausgangsanschluß OUT um eine Verzögerungszeit von G0 + XS verzögert wird.
(2) Fall, bei dem S1. . .Sk-1 = L, Sk = H (2 k n-1) ist:
Die Ausgangssignale Nk bis Nn-1 liegen immer auf H und die Ausgangssignale N1 bis Nk-1 werden jeweils um (k-1) Stufen der Verzögerungsgatter verzögert. In diesem Fall wird die steigende Flanke des Ausgangs-Kurvensignal im Vergleich zum Eingangs-Kurvensignal um eine Verzöge rungszeit von G0 + (X1 bis Xk-1) oder ((k-1) Stufen der Verzögerungsgatter) + XS verzögert.

Die Verzögerungszeit der steigenden Flanke dieser Schaltung ergibt sich wie folgt.

In dieser Schaltung wird der Ausgang der k-ten Stufe des Verzögerungsgatters (Xk-1) durch das logische Gatter XS ausgewählt. Darüber hinaus bezeichnet eine Verzögerung durch eine Verdrahtung vom Eingangsgatter IN zu den Gat tern, Verzögerungen durch die Verzögerungsgatter Xi, Verzögerungen durch die Ausgangslastwiderstände (Verdrahtung usw.) der Verzögerungsgatter Xi, eine Ver zögerung des logischen Gatters XS und eine Verzögerung durch eine Verdrahtung vom logischen Gatter XS zum Aus gangsanschluß OUT.

Zur Verbesserung der Linearität der Verzögerungszeit (Konstanthatten der variablen Breite) müssen die entspre chenden Werte tdi und tdi im Bereich von 0 i n-1 an geglichen werden.

Gemäß dem Ausführungsbeispiel 2 befinden sich Verdrah tungseinsteilabschnitte nur an i Stellen der Ausgänge N0 bis Ni-1 (die nur den Ausgangsabschnitten der Gatter gemäß dem herkömmlichen Beispiel entsprechen), weshalb Beschrän kungen hinsichtlich des Layouts vermieden werden. Dies be deutet, daß der Verdrahtungsbereich verkleinert und die Li nearität der Verzögerungszeit gefördert werden kann. Dar über hinaus kann die Anzahl der Gatter und der Leistungs verbrauch durch Vereinfachung des Aufbaus der Auswahlvor richtung verringert werden.

Ausführungsbeispiel 3

Die Fig. 3 zeigt den Aufbau einer variablen 2-Bit Ver zögerungsschaltung, die Invertierergatter und NICHT-ODER-Gat ter verwendet, sowie den Zeitablauf gemäß einem dritten erfindungsgemäßen Ausführungsbeispiel. Diese Schaltung be steht aus einem Eingangsanschluß IN, einem Invertierer INV zum Eingeben eines Ausgangssignals des Eingangsanschluß IN, einem Verzögerungsgatter X1 mit einem Invertierer X1a zum Eingeben eines Ausgangssignals N0 vom Invertierer INV und einem 2-Eingangs-NICHT-ODER-Gatter X1b zum Empfangen eines Ausgangssignals vom Invertierer X1a und eines Steuersignals S1, einem logischen Gatter XS eines 2-Eingangs-NICHT-ODER-Gat ters zum Eingeben des Ausgangssignals N0 vom Invertierer INV und eines Ausgangssignals N1 des Verzögerungsgatters X1, und einem Ausgangsanschluß OUT des logischen Gatters XS.

Nachfolgend wird die Arbeitsweise dieser Schaltung be schrieben.

(1) Fall, bei dem ein Steuersignal S1 einen hohen Pegel (H) aufweist:
Das Ausgangssignal N1 des 2-Eingangs-NICHT-ODER-Gatters X1b liegt immer auf L, weshalb das Ausgangs-Kurvensi gnal am Ausgangsanschluß OUT im Vergleich zum Eingangs-Kur vensignal um eine Verzögerungszeit INV + XS sowohl an seiner steigenden als auch an seiner fallenden Flan ke verzögert wird.
(2) Fall, bei dem das Steuersignal S1 einen niederen Pegel (L) aufweist:
Das Ausgangssignal N1 des 2-Eingangs-NICHT-ODER-Gatters N1b wird im Vergleich zum Eingangs-Kurvensignal um eine Verzögerungszeit von INV + X1a + X1b sowohl an seiner steigenden als auch an seiner fallenden Flanke verzö gert, daher besitzt das Ausgangs-Kurvensignal folgende Form.
(a) Fallende Flanke:
Die fallende Flanke des Invertierers INV wird wirksam. Dies bedeutet, daß das Ausgangs-Kurvensignal im Ver gleich zum Eingangs-Kurvensignal um eine Verzögerungs zeit von INV + XS verzögert wird. (Dies entspricht dem Fall, bei dem das Steuersignal S1 auf H liegt).
(b) Steigende Flanke:
Die steigende Flanke des Ausgangssignals X1 wird wirksam. Dies bedeutet, daß das Ausgangs-Kurvensignal im Vergleich zum Eingangs-Kurvensignal um eine Verzöge rungszeit von INV + X1a + X1b + XS verzögert wird. (Das Ausgangs-Kurvensignal wird um eine Verzögerungszeit von X1a + X1b stärker verzögert als im Fall, bei dem das Steuersignal S1 auf H liegt).

Wenn demzufolge nur die steigende Flanke betrachtet wird, kann die steigende Flanke des Eingangs-Kurvensignals um eine Verzögerungszeit des Invertierers INV + der des 2-Eingangs-NICHT-ODER-Gatters verzögert werden, wenn das Steuersignal S1 von H → L wird.

Im Ausführungsbeispiel 3 befinden sich Verdrahtungsein stellabschnitte nur an zwei Stellen der Ausgänge N0 und N1, (die nur den Ausgangsabschnitten der Gatter gemäß dem herkömmlichen Beispiel entsprechen), weshalb eine Beschrän kung hinsichtlich des Layouts vermieden wird. Dies bedeu tet, daß der Verdrahtungsbereich verkleinert und die Linearität der Verzögerungszeit verbessert werden kann. Darüber hinaus kann die Anzahl der Gatter und der Lei stungsverbrauch durch Vereinfachung des Aufbaus der Aus wahlvorrichtung verringert werden.

Ausführungsbeispiel 4

Die Fig. 4 zeigt den Aufbau einer variablen n-Bit Ver zögerungsschaltung, welche Invertierergatter und NICHT-ODER-Gatter verwendet, sowie den Zeitablauf gemäß dem vierten erfindungsgemäßen Ausführungsbeispiel.

Diese Schaltung besteht aus einem Eingangsanschluß IN, einem Invertierer INV zum Eingeben eines vom Eingangsan schluß IN kommenden Signals, einem Verzögerungsgatter X1 zum Eingeben eines Ausgangssignals N0 des Invertierers INV und eines Steuersignals S1, wobei es einen Invertierer X1a zum Eingeben des Ausgangssignals von N0 und ein 2-Ein gangs-NICHT-ODER-Gatter X1b zum Empfangen eines Ausgangssignals des Invertierers X1a und des Steuersignals S1 aufweist, Verzögerungsgattern Xi zum Eingeben der Ausgangssignale Ni-1 der Verzögerungsgatter Xi-1 und der Steuersignale Si, ei nem logischen Gatter XS eines n-Eingangs-NICHT-ODER-Gatters zum Eingeben des Ausgangssignals N0 des Invertierers INV und der Ausgangssignale Ni der Verzögerungsgatter Xi, und einem Ausgangsanschluß OUT des logischen Gatters XS.

Nachfolgend wird die Arbeitsweise dieser Schaltung be schrieben.

Die fallende Flanke der Eingangsdaten wird nach einer konstanten Verzögerungszeit unabhängig von den Steuersigna len wie in den Ausführungsbeispielen 1, 2 und 3 ausgegeben. Nachfolgend wird eine Beschreibung der steigenden Flanke der Eingangsdaten gegeben.

(1) Fall, bei dem das Steuersignal S1 einen hohen Pegel (H) aufweist:
Die Ausgangssignale N1 bis Nn-1 liegen immer auf L, weshalb die steigende Flanke des Ausgangs-Kurvensignals am Ausgangsanschluß OUT um eine Verzögerungszeit von INV + XS verzögert ist.
(2) Fall, bei dem S0 . . . Sk-1 = L, Sk = H (2 k n-1) ist:
Die Ausgangssignale Nk bis Nk-1 liegen immer auf H und die Ausgangssignale N0 bis Nk-1 werden durch den Inver tierer INV + (k-1) Stufen der Invertierer und der 2-Eingangs-NICHT-ODER-Schaltungen verzögert.

Daher wird das Datensignal am Ausgang Nk-1 wirksam und die steigende Flanke des Ausgangs-Kurvensignals wird im Vergleich zum Eingangs-Kurvensignal um eine Verzögerungs zeit von INV + (k-1) Stufen der (Invertierer + 2-Ein gangs-NICHT-ODER-Gatters) + XS verzögert.

In dieser Schaltung wird das Ausgangssignal der k-ten Stufe des Verzögerungsgatters (Xk-1) durch eine Auswahlvor richtung ausgewählt. bezeichnet eine Verzögerung durch eine Verdrahtung vom Eingangsanschluß IN zum Invertierer INV, eine Verzögerung durch die Verzögerungsgatter Xi, Verzögerungen durch die Ausgangslastwiderstände (Verdrahtungen usw.) der Verzögerungsgatter Xi, eine Verzögerung durch das logische Gatter XS und eine Verzö gerung durch eine Verdrahtung vom logischen Gatter XS zum Ausgangsanschluß OUT.

Zur Verbesserung der Linearität der Verzögerungszeit (Konstantmachen der variablen Breite) müssen die entspre chenden Werte von tdi und tdi im Bereich von 0 i n-1 angeglichen werden.

Im Ausführungsbeispiel 4 befinden sich die Verdrah tungseinstellabschnitte nur an i Stellen der Ausgänge N0 bis Ni-1 (welche nur den Ausgangsabschnitten der Gatter ge mäß dem herkömmlichen Beispiel entsprechen), weshalb Be schränkungen hinsichtlich des Layouts vermieden werden. Dies bedeutet, daß der Verdrahtungsbereich verkleinert und die Linearität der Verzögerungszeit gefördert werden kann. Darüber hinaus wird die Anzahl der Gatter und der Lei stungsverbrauch durch Vereinfachung des Aufbaus der Aus wahlvorrichtung verringert.

Ausführungsbeispiel 5

Die Fig. 5 zeigt den Aufbau einer variablen 2-Bit Verzögerungsschaltung, welche Invertierergatter und NICHT-ODER-Gatter (NOR) verwendet, sowie den Zeitablauf gemäß einem fünften erfindungsgemäßen Ausführungsbeispiel.

In dieser Schaltung wird der Invertierer INV zwischen dem Eingangsanschluß und dem Verzögerungsgatter X1 entfernt und ein Invertierer INV zwischen dem logischen Gatter XS eines 2-Eingangs-NICHT-ODER-Gatters und dem Ausgangsan schluß OUT in der Schaltung gemäß Ausführungsbeispiel 3 eingefügt.

Die Arbeitsweise dieser Schaltung entspricht der Schal tung, bei der das Kurvensignal des Ausgangssignals N0 im Ausführungsbeispiel 3 eingegeben wird, wobei das Kurvensi gnal des Ausgangsanschlusses OUT invertiert und um eine ein zelne Stufe des Invertierers verzögert wird, wie sich aus den Zeitabläufen gemäß Fig. 5 ergibt.

Dies bedeutet, daß die fallende Flanke des Eingangs-Kur vensignals um eine Verzögerungszeit des Invertierers + des 2-Eingangs-NICHT-ODER-Gatters verzögert werden kann, wenn das Steuersignal von H → L wird, sofern nur die fallen de Flanke des Eingangs-Kurvensignals betrachtet wird.

Im Ausführungsbeispiel 5 befinden sich die Verdrah tungseinsteilabschnitte nur an zwei Stellen der Ausgänge N0 und N1 (die nur den Ausgangsabschnitten der Gatter gemäß dem herkömmlichen Beispiel entsprechen), weshalb die Be schränkungen hinsichtlich des Layouts vermieden werden. Dies bedeutet, daß der Verdrahtungsbereich verkleinert und die Linearität der Verzögerungszeit gefördert werden kann. Darüber hinaus kann die Anzahl der Gatter und der Lei stungsverbrauch durch Vereinfachung des Aufbaus der Aus wahlvorrichtung verringert werden.

Ausführungsbeispiel 6

Die Fig. 6 zeigt den Aufbau einer variablen n-Bit Ver zögerungsschaltung, welche Invertierergatter und NICHT-ODER-Gatter verwendet, sowie Zeitabläufe gemäß einem sechsten erfindungsgemäßen Ausführungsbeispiel.

In dieser Schaltung wird der Invertierer INV zwischen dem Eingangsanschluß IN und dem Verzögerungsgatter X1 ent fernt und ein Invertierer INV zwischen dem logischen Gatter XS eines n-Eingangs-NICHT-ODER-Gatters und dem Ausgangsan schluß OUT in der Schaltung gemäß dem Ausführungsbeispiel 4 eingefügt.

Die Arbeitsweise dieser Schaltung entspricht der, bei der das Kurvensignal des Ausgangssignals N0 im Ausführungs beispiel 4 eingegeben wird, wobei das Kurvensignal vom Aus gangsanschluß OUT invertiert und durch eine einzige Stufe des Invertierers verzögert wird wie es in den Zeitabläufen gemäß Fig. 6 dargestellt ist.

Die Verzögerungszeit der fallenden Flanke dieser Schal tung ergibt sich wie folgt.

In dieser Schaltung wird das Ausgangssignal der k-ten Stufe des Gatters durch eine Auswahlvorrichtung ausgewählt. bezeichnet eine Verzögerung durch eine Verdrahtung vom Eingangsanschluß IN zum Verzögerungsgatter X1, bezeich net Verzögerungen durch die Verzögerungsgatter Xi (Xia + Xib), bezeichnet Verzögerungen durch Ausgangslastwider stände (Verdrahtungen usw.) der Verzögerungsgatter Xi, bezeichnet eine Verzögerung des logischen Gatters XS, bezeichnet eine Verzögerung einer Verdrahtung vom logischen Gatter zum Ausgangsanschluß OUT und bezeichnet eine Ver zögerung durch den Invertierer INV.

Zur Verbesserung der Linearität der Verzögerungszeit (Konstantmachen der variablen Breite) müssen die entspre chenden Werte von tdk und tdk im Bereich von 1 k n angeglichen werden.

Im Ausführungsbeispiel 6 befinden sich die Verdrah tungseinstellabschnitte nur an i Stellen der Ausgänge N0 bis Ni-1, (die nur den Ausgangsabschnitten der Gatter ge mäß dem herkömmlichen Beispiel entsprechen), weshalb Be schränkungen hinsichtlich des Layouts vermieden werden. Dies bedeutet, daß der Verdrahtungsbereich verkleinert und die Linearität der Verzögerungszeit gefördert werden kann. Darüber hinaus kann die Anzahl der Gatter und der Lei stungsverbrauch durch Vereinfachung des Aufbaus der Aus wahlvorrichtung verringert werden.

Ausführungsbeispiel 7

Die Fig. 7 zeigt den Aufbau einer variablen n-Bit Ver zögerungsschaltung gemäß einem siebten erfindungsgemäßen Ausführungsbeispiel.

In Fig. 7 wird dem Verzögerungsgatter Xn-1 vom Ausfüh rungsbeispiel 4 ein Lastgatter (Invertierer) Yn hinzuge fügt.

Auf diese Weise kann die Linearität der Verzögerungs zeit durch Angleichen der Last bzw. der Lastwiderstände des Invertierers INV und der Verzögerungsgatter X1 bis Xn-1 verbessert werden.

Das Ausführungsbeispiel 7 ist darüber hinaus auf die Ausführungsbeispiele 1, 2, 3, 5 und 6 anwendbar.

Ausführungsbeispiel 8

Die Fig. 8 zeigt den Aufbau einer variablen 2-Bit Ver zögerungsschaltung sowie die Zeitabläufe gemäß dem achten erfindungsgemäßen Ausführungsbeispiel.

In Fig. 8 wird der Aufbau des Verzögerungsgatters gemäß dem Ausführungsbeispiel 3 in einen Aufbau geändert, der durch gestrichelte Linien angezeigt ist, wobei ein Inver tierer X1a ein 2-Eingangs-NICHT-ODER-Gatter X1c, an die je weils ein Ausgangssignal N0 eingegeben wird, und ein 3-Ein gangs-NICHT-ODER-Gatter X1d zum Empfangen der Ausgangssi gnale des Invertierers X1a und des 2-Eingangs-NICHT-ODER-Gat ters X1c sowie einem Steuersignal S1a, vorgesehen sind und ein Steuersignal S1b dem 2-Eingangs-NICHT-ODER-Gatter X1c eingegeben wird. Wie beim Ausführungsbeispiel 3 kann die Verzögerungszeit der steigenden Flanke durch eine Ver zögerungszeit des Verzögerungsgatters über das Steuersignal S1a gesteuert werden.

Darüber hinaus kann in dieser Schaltung eine Verzöge rungszeit einer Stufe des Verzögerungsgatters durch Anwen den des in der japanischen Offenlegungsschrift Nr. 260 245/1994 offenbarten Verfahrens gesteuert werden.

Beim Verfahren gemäß der japanischen Offenlegungs schrift Nr. 260 245/1994 wird, wenn das Steuersignal S1b zu H wird, die Verzögerungszeit der steigenden Flanke vergrö ßert, während sie verringert wird, wenn das Steuersignal S1b zu L wird.

Nachfolgend wird eine einfache Beschreibung des Funkti onsprinzips gegeben.

Der Anstieg (L → H) des am Eingangsanschluß IN eingege benen Eingangs-Kurvensignals entspricht dem Abfall (H → L) des Ausgangssignals N0 und dem Anstieg des Ausgangssignals des Invertierers X1a und des 2-Eingangs-NICHT-ODER-Gatters X1c. Darüber hinaus wird im Ausführungsbeispiel 8 eine DCFL (Direct Coupled FET Logic) als Basisgatter verwendet.

(1) Fall, bei dem das Steuersignal S1b auf H liegt (Fig. 8):
Das Ausgangssignal des 2-Eingangs-NICHT-ODER-Gatters X1c wird zu L und das Ausgangssignal des Invertierers X1a nimmt den Zustand L → H an. Dadurch wird die am Ein gangsgatter (Gatterkapazität des Transistors) des logi schen Gatters XS, mit dem der Ausgang des 3-Ein gangs-NICHT-ODER-Gatters X1d verbunden ist, gespeicherte elektrische Ladung nur durch den EFET des 3-Ein gangs-NICHT-ODER-Gatters X1d, das mit dem Ausgang (L → H) des Invertierers X1a verbunden ist, abgezogen.
(2) Fall, bei dem das Steuersignal S1b auf L liegt (Fig. 8):
Die Ausgangssignale des Invertierers X1a und des 2-Ein gangs-NICHT-ODER-Gatters X1c wechseln von L → H. Dadurch wird die am Eingangsgatter (Gatterkapazität des Transi stors) des logischen Gatters XS, das mit dem Ausgang des 3-Eingangs-NICHT-ODER-Gatters X1d verbunden ist, gespeicherte elektrische Ladung durch den EFET des 3-Eingangs-NICHT-ODER-Gatters X1d, das mit dem Ausgang (L → H) des Invertierers X1a verbunden ist, und einem wei teren EFET des 3-Eingangs-NICHT-ODER-Gatters X1b, das mit dem Ausgang (L → H) des 2-Eingangs-NICHT-ODER-Gat ters X1c verbunden ist, abgezogen.

Für den Fall, daß das Steuersignal S1b auf L liegt, verkürzt sich daher die Verzögerungszeit der steigenden Flanke im Vergleich zu dem Fall, bei dem das Steuersignal S1b auf H liegt. Im Ausführungsbeispiel 8 befinden sich die Verdrahtungseinstellabschnitte nur an zwei Stellen N0 und N1, (welche lediglich den Ausgangsabschnitten der Gatter gemäß dem herkömmlichen Beispiel entsprechen), weshalb man ohne besondere Vergrößerung der Anzahl von Gattern ein 3-Eingangs-NICHT-ODER-Gatter pro Stufe des Gatters einen Vor teil dahingehend erhält, daß eine Beschränkung hinsichtlich des Layouts vermieden wird und eine Verzögerungszeit einer Stufe des Gatters, wie in der japanischen Offenlegungs schrift 260 245/1994 offenbart, gesteuert wird.

Ausführungsbeispiel 9

Die Fig. 9 zeigt den Aufbau einer variablen n-Bit-Ver zögerungsschaltung gemäß einem neunten erfindungsgemäßen Ausführungsbeispiel.

In Fig. 9 wird der Aufbau des Verzögerungsgatters gemäß Ausführungsbeispiel 4 in einem durch gestrichelte Linien gemäß Fig. 9 markierten Aufbau geändert, indem ein Inver tierer X1a und ein 2-Eingangs-NICHT-ODER-Gatter X1c, denen jeweils das Ausgangssignal N0 eingegeben wird, und ein 3-Eingangs-NICHT-ODER-Gatter X1d zum Empfangen der Ausgangs signale der Invertierer X1a und des 2-Eingangs-NICHT-ODER-Gat ters X1c und eines Steuersignals S1a vorgesehen sind, wobei ein Steuersignal S1b dem 2-Eingangs-NICHT-ODER-Gatter X1c eingegeben wird. Wie im Ausführungsbeispiel 4 kann die Verzögerungszeit der steigenden Flanke durch eine Verzöge rungszeit der Gateverzögerung durch die Steuersignale Sik (1 k n-1) gesteuert werden.

Darüber hinaus kann in dieser Schaltung die Verzöge rungszeit einer Stufe des Verzögerungsgatters durch Verwen dung des Verfahrens gemäß der japanischen Offenlegungs schrift Nr. 260 245/1994 wie im Ausführungsbeispiel 8 einge stellt werden.

Im neunten Ausführungsbeispiel befinden sich die Ver drahtungseinstellabschnitte nur an i Stellen N0 bis Ni-1 (welche lediglich den Ausgangsabschnitten der Gatter gemäß dem herkömmlichen Beispiel entsprechen), weshalb man ohne beträchtliche Vergrößerung der Anzahl von Gattern (ein 3-Eingangs-NICHT-ODER-Gatter pro Stufe des Gatters) die Vor teile erhält, wonach die Beschränkung hinsichtlich des Layouts verringert sind und die Verzögerungszeit einer Stufe des Gatters, wie in der japanischen Offenlegungs schrift Nr. 260 245/1994 offenbart, gesteuert wird.

Ausführungsbeispiel 10

Die Fig. 10 zeigt den Aufbau einer variablen n-Bit-Ver zögerungsschaltung gemäß einem zehnten erfindungsgemäßen Ausführungsbeispiel.

In Fig. 10 sind zwei von den Verzögerungsgattern gemäß den Ausführungsbeispielen 1 bis 9 ausgewählte Routen bzw. Leitwege vorgesehen, wobei eine Auflösung einer jeweiligen Route bzw. eines jeweiligen Leitweges (Verzögerungszeit des Verzögerungsgatters) durch Ändern der Gattergröße eines je weiligen Leitweges geändert wird.

Angenommen, daß beispielsweise die Gatterverzögerungs zeit pro Stufe eines Leitweges α tdα ist und die Gateverzö gerungszeit pro Stufe eines Leitweges β tdβ ist, ergeben sich die folgenden Beziehungen.

(Verzögerungszeit)
= tda + k × tdα (Leitweg α)
	= tda + k × tdβ (Leitweg β),

wobei tda die Verzögerungszeit darstellt, wenn alle Steuersignale auf H liegen. Auf diese Weise erhält man zwei wechselseitige Arten von Verzögerungszeitauflösungen. Dar über hinaus ist das Ausführungsbeispiel 10 ebenso für den Fall wirkungsvoll, bei dem die Anzahl der Leitwege 3 oder mehr ist.

Gemäß dem zehnten Ausführungsbeispiel befinden sich die Verdrahtungseinstellabschnitte in einer Schaltung, die zwei oder mehr Verzögerungszeitauflösungen benötigt, nur an i Stellen N0 bis Ni-1 (die lediglich den Ausgangsabschnitten der Gatter gemäß dem herkömmlichen Beispiel entsprechen), weshalb Beschränkungen hinsichtlich des Layouts vermieden werden. Dies bedeutet, daß der Verdrahtungsbereich verrin gert und eine Linearität der Verzögerungszeit gefördert werden kann. Darüber hinaus kann die Anzahl der Gatter und der Leistungsverbrauch durch Vereinfachung des Aufbaus der Auswahlvorrichtung verringert werden.

Ausführungsbeispiel 11

Die Fig. 1 zeigt den Aufbau einer variablen n-Bit-Ver zögerungsschaltung gemäß einem elften erfindungsgemäßen Ausführungsbeispiel. In Fig. 1 sind zwei von Verzögerungs gattern gemäß den Ausführungsbeispielen 1 bis 9 ausgewählte Leitwege vorgesehen, wobei Lastgatter Xn-1βc entsprechenden Verzögerungsgattern Xn-1β in einem der Leitwege hinzugefügt sind und die Lastwerte der Gatter eines jeweiligen Leitwe ges (in diesem Fall die "fanout-Zahl" bzw. Verzweigungsan zahl) geändert wird, wodurch sich die Auflösung eines je weiligen Leitweges (Verzögerungszeit des Verzögerungsgat ters) ändert.

Angenommen, daß beispielsweise eine Gatterverzögerungs zeit pro Stufe eines Leitweges α tdα und eine Gatterverzö gerungszeit einer Stufe eines Leitweges β tdβ ist, ergeben sich die folgenden Beziehungen.

wobei tda eine Verzögerungszeit darstellt, wenn alle Steuersignale auf H liegen. Auf diese Weise erhält man zwei abhängige bzw. arbiträre Arten von Verzögerungszeitauflö sungen. Darüber hinaus ist das Ausführungsbeispiel 11 auch in einem Fall wirkungsvoll, bei dem die Anzahl der Leitwege 3 ist.

Darüber hinaus können die Lastwerte der Gatter eines je weiligen Leitweges auch auf andere Weise als durch die Än derung der "fanout-Zahl" bzw. Verzweigungsanzahl beispiels weise durch Änderung der Länge der Verdrahtung usw. verän dert werden.

Gemäß dem elften Ausführungsbeispiel befinden sich die Verdrahtungseinstellabschnitte in einer Schaltung, die zwei oder mehr Arten von Verzögerungszeitauflösungen benötigt, an lediglich i Stellen N0 bis Ni-1 (die lediglich den Aus gangsabschnitten der Gatter gemäß dem herkömmlichen Bei spiel entsprechen), weshalb Beschränkungen hinsichtlich des Layouts vermieden werden. Dies bedeutet, daß der Verdrah tungsbereich verringert und die Linearität der Verzöge rungszeit gefördert werden kann. Darüber hinaus kann die An zahl der Gatter und der Leistungsverbrauch durch Vereinfa chung des Aufbaus der Auswahlvorrichtung verringert werden.

Ausführungsbeispiel 12

Die Fig. 12 zeigt den Aufbau eines Ringoszillators mit variabler Oszillations- bzw. Schwingfrequenz gemäß einem zwölften erfindungsgemäßen Ausführungsbeispiel. In Fig. 12 werden die Verzögerungsgatter der Ausführungsbeispiele 1, 3 und 5 auf einen Ringoszillator angewendet. Die Schwingfre quenz des Ringoszillators kann durch Ersetzen eines Gatters Gk der Gatter G0 bis Gk variabel eingestellt werden, wobei der Ringoszillator aus der variablen Verzögerungsschaltung gemäß einer der Ausführungsbeispiele 1, 3 und 5 der vorlie genden Erfindung besteht.

Ausführungsbeispiel 13

Die Fig. 13 zeigt den Aufbau eines Ringoszillators mit variabler Schwingfrequenz gemäß einem dreizehnten erfin dungsgemäßen Ausführungsbeispiel.

In Fig. 13 werden die variablen Verzögerungsschaltungen gemäß einem der Ausführungsbeispiele 1 bis 11 auf einen Ringoszillator angewendet. Die variablen Verzögerungsschal tungen gemäß einem der Ausführungsbeispiele 1 bis 11 der vorliegenden Erfindung werden seriell miteinander verbun den, wobei durch Verbinden eines Invertierers mit der Seri enschaltung ein Ring ausgebildet wird, der den Ringoszilla tor darstellt. Dadurch kann die Schwingfrequenz des Ringos zillators variabel eingestellt werden.

Ausführungsbeispiel 14

Die Fig. 14 zeigt den Aufbau einer variablen Impuls breitenschaltung gemäß einem vierzehnten erfindungsgemäßen Ausführungsbeispiel.

Die Fig. 14 zeigt eine Impulsbreiteneinstellschaltung, die zwei der in den Ausführungsbeispielen 1 bis 11 be schriebenen variablen Schaltungen seriell miteinander ver bindet. Die steigende Flanke eines Impulses kann durch die Einstellsteuersignale S00 bis S0n einer ersten Stufe der variablen Verzögerungsschaltung eingestellt werden, während die fallende Flanke des Impulses durch die Einstellsteuer signale S10 bis S1n einer zweiten Stufe der variablen Ver zögerungsschaltung eingestellt wird. Auf diese Weise kann die Breite des Impulses eingestellt werden.

Eine variable Verzögerungsschaltung besitzt: einen Ein gangsanschluß, an dem ein zu verzögerndes Signal eingegeben wird; ein Verzögerungsgatter, das mit dem Eingangsanschluß verbunden ist; ein logisches Gatter, an dem ein Eingangssi gnal des Verzögerungsgatters und ein Ausgangssignal des Verzögerungsgatters eingegeben werden, und das ein verzö gertes Signal erzeugt; und ein Ausgangsanschluß zum Ausge ben des vom logischen Gatter ausgebildeten verzögerten Si gnals; wobei ein Steuersignal zum Steuern des Verzögerungs gatters am Verzögerungsgatter eingegeben wird.

Claims

1. Variable Verzögerungsschaltung mit:
einem Eingangsanschluß (IN), an dem ein zu verzögerndes Signal eingegeben wird;
einem Verzögerungsgatter (X1), das mit dem Eingangsan schluß (IN) verbunden ist;
einem logischen Gatter (XS), an dem ein Eingangssignal des Verzögerungsgatters (X1) und ein Ausgangssignal des Verzögerungsgatters (X1) eingegeben wird und das ein verzögertes Signal erzeugt; und
einem Ausgangsanschluß (OUT), der das durch das logi sche Gatter (XS) erzeugte verzögerte Signal ausgibt; wobei
ein Steuersignal (S1) zum Steuern des Verzögerungsgat ters (Xi) am Verzögerungsgatter eingegeben wird.

2. Variable Verzögerungsschaltung mit:
einem Eingangsanschluß (IN);
n (n ist eine positive ganze Zahl 2) Stufen von Ver zögerungsgattern (X1, . . ., Xn-1), an denen ein am Ein gangsanschluß (IN) eingegebenes zu verzögerndes Signal eingegeben wird und die derart seriell miteinander ver bunden sind, daß die Ausgangssignale der entsprechenden Stufen nacheinander der nächsten Stufe eingegeben wird;
einem logischen Gatter (XS), an dem die Ausgangssignale der entsprechenden Stufen der Verzögerungsgatter (X1, . . ., Xn-1) eingegeben werden und welches ein verzöger tes Signal erzeugt; und
einem Ausgangsanschluß (OUT) zum Ausgeben des durch das logische Gatter (X1, . . ., Xn-1) erzeugten verzögerten Signals; wobei
Steuersignale (S1, . . ., Sn-1) zum Steuern der Verzöge rungsgatter (X1, . . ., Xn-1) zumindest einem der Verzö gerungsgatter (X1, . . ., Xn-1) eingegeben werden.

3. Variable Verzögerungsschaltung nach Patentanspruch 2, wobei ein Lastgatter (Yn) beim Verzögerungsgatter einer n-ten Stufen vorgesehen ist.

4. Variable Verzögerungsschaltung nach Patentanspruch 2, wobei zumindest zwei Leitwege der n Stufen der Verzöge rungsgatter (X1α . . . Xn-1α, X1β . . . Xn-1β) vorgesehen sind.

5. Variable Verzögerungsschaltung nach Patentanspruch 4, wobei an den entsprechenden Stufen der Verzögerungsgat ter (X1α . . . Xn-1α, X1β . . . Xn-1β) in, einem der beiden Leitwege Lastgatter (X1βc . . . Xn-1βc) vorgesehen sind.

6. Variable Verzögerungsschaltung nach einem der vorher stehend genannten Patentansprüche 1 bis 6, wobei das Verzögerungsgatter, an dem das Steuersignal eingegeben wird, ein ODER-Gatter (X1, . . ., X1n-1) und das logische Gatter (XS) ein UND-Gatter ist.

7. Variable Verzögerungsschaltung nach einem der vorher stehend genannten Patentansprüche 1 bis 5, wobei das Verzögerungsgatter (X1, . . ., Xn-1), an dem das Steuer signal eingegeben wird, einen Invertierer (X1a, . . ., Xn-1a) und ein NICHT-ODER-Gatter (X1b, . . ., Xn-1b) auf weist, an dem das Steuersignal (S1, . . ., Sn-1) eingege ben wird und das logische Gatter (XS) ein NICHT-ODER-Gatter ist.

8. Variable Verzögerungsschaltung nach einem der vorher stehend genannten Patentansprüche 1 bis 5, wobei das Verzögerungsgatter (X1, . . ., Xn-1), an dem das Steuer signal (S1a, . . ., Sn-1a, S1b, . . ., Sn-1b) eingegeben wird, einen Invertierer (X1a, . . ., Xn-1a) und zwei NICHT-ODER-Gatter (X1c, . . ., Xn-1c, X1d, . . ., Xn-1d) aufweist, an denen jeweils zwei der Steuersignale (S1a, . . ., Sn-1a, S1b, . . ., Sn-1b) eingegeben werden, und das logische Gatter (XS) ein NICHT-ODER-Gatter ist.

9. Variable Verzögerungsschaltung nach Patentanspruch 7 oder 8, wobei in Invertierer (INV) zwischen dem Ein gangsanschluß (IN) und dem Verzögerungsgatter (X1, . . , Xn-1) vorgesehen ist und ein Ausgangssignal des Inver tierers (INV) dem logischen Gatter (XS) eingegeben wird.

10. Variable Verzögerungsschaltung nach Patentanspruch 7 oder 8, wobei das am Eingangsanschluß (IN) eingegebene zu verzögernde Signal am logischen Gatter (XS) eingege ben wird und ein Invertierer (INV) zwischen dem logi schen Gatter (XS) und dem Ausgangsanschluß (OUT) vorge sehen ist.

11. Ringoszillator, wobei die variable Verzögerungsschal tung nach einem der Patentansprüche 1 bis 10 als ein Abschnitt der Gatter (X1, . . ., Xn-1b) verwendet wird, die ringförmig miteinander verbunden sind.

12. Ringoszillator, wobei eine Vielzahl von variablen Ver zögerungsschaltungen nach einem der Patentansprüche 1 bis 10 verwendet wird, die seriell, ringförmig mitein ander verbunden sind.

13. Impulsbreitenvariable Schaltung, wobei zwei der varia blen Verzögerungsschaltungen (S00 . . . S0n, S10 . . . S1n) nach einem der Patentansprüche 1 bis 10 seriell mitein ander verbunden sind.