DE112011103351T5 - Herstellung von Einheiten mit metallischen Ersatz-Gates - Google Patents

Herstellung von Einheiten mit metallischen Ersatz-Gates Download PDF

Info

Publication number
DE112011103351T5
DE112011103351T5 DE112011103351T DE112011103351T DE112011103351T5 DE 112011103351 T5 DE112011103351 T5 DE 112011103351T5 DE 112011103351 T DE112011103351 T DE 112011103351T DE 112011103351 T DE112011103351 T DE 112011103351T DE 112011103351 T5 DE112011103351 T5 DE 112011103351T5
Authority
DE
Germany
Prior art keywords
slurry
chemical mechanical
modulator
mechanical polishing
polishing step
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112011103351T
Other languages
English (en)
Other versions
DE112011103351B4 (de
Inventor
Takashi Ando
Leslie Charns
Jason Cummings
Jukasz J. Hupka
Dinesh R. Koli
Tomohisa Konno
Mahadevaiyer Krishnan
Michael F. Lofaro
Jakub W. Nalaskowski
Masahiro Noda
Dinesh K. Penigalapati
Tatsuya Yamanaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JSR Corp
GlobalFoundries Inc
Original Assignee
JSR Corp
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JSR Corp, International Business Machines Corp filed Critical JSR Corp
Publication of DE112011103351T5 publication Critical patent/DE112011103351T5/de
Application granted granted Critical
Publication of DE112011103351B4 publication Critical patent/DE112011103351B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer

Abstract

Verfahren zum Polieren mehrerer dielektrischer Schichten für das Ausbilden von Strukturen mit metallischen Ersatz-Gates weisen einen ersten chemisch-mechanischen Polierschritt auf, um Materialüberschuss zu entfernen und eine oberste Schicht zu planarisieren, um eine planarisierte Dicke über einer Gate-Struktur zurückzulassen. Ein zweiter chemisch-mechanischer Polierschritt weist das Entfernen der Dicke auf, um eine darunterliegende, bedeckte Oberfläche eines Dielektrikums der Gate-Struktur mit einem Poliermittel freizulegen, das dafür konfiguriert ist die oberste Schicht und die darunterliegende, bedeckte Oberfläche im Wesentlichen gleichmäßig zu polieren, um eine ebene Topografie zu erreichen. Ein dritter chemisch-mechanischer Polierschritt wird eingesetzt, um das Dielektrikum von der Gate-Struktur zu entfernen und einen Gate-Leiter freizulegen.

Description

  • Verweis auf verwandte Anmeldungen
  • Diese Anmeldung beansprucht Priorität aus der vorläufigen US-Patentanmeldung Nr. 61/389 546, eingereicht am 4. Oktober 2010, die hiermit durch Bezugnahme vollinhaltlich aufgenommen wird.
  • Diese Anmeldung ist verwandt mit den gemeinsam übertragenen US-Anmeldungen: ”SHALLOW TRENCH ISOLATION CHEMICAL MECHANICAL PLANARIZATION”, Seriennummer 13/012142 (ANWALTSAKTENZEICHEN YOR920100498US1 (163–365)), ”CHEMICAL MECHANICAL PLANARIZATION WITH OVERBURDEN MASK”, Seriennummer 13/012821 (ANWALTSAKTENZEICHEN YOR920100499US1 (163–369)) und ”CHEMICAL MECHANICAL PLANARIZATION PROCESSES FOR FABRICATION OF FINFET DEVICES”, Seriennummer 13/012836 (ANWALTSAKTENZEICHEN YOR920100537US2 (163–372)), die hiermit alle durch Bezugnahme aufgenommen werden.
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf das Herstellen von Halbleitern und Halbleitereinheiten und insbesondere auf Systeme und Verfahren für das chemisch-mechanische Planarisieren (chemical mechanical planarization, CMP) von Strukturen mit metallischen Gates und hoher Dielektrizitätskonstante, um eine äußerst ebene Endstruktur zu erreichen.
  • Beschreibung des Standes der Technik
  • Der große Erfolg der Technologie komplementärer Metalloxid-Halbleiter (complementary metal Oxide semiconductor, CMOS) kann der Skalierbarkeit von Transistoren zugeschrieben werden. Mit Ausnahme der Abmessungen hat sich seit mehr als einem Vierteljahrhundert nichts am grundlegenden Aufbau eines Transistors verändert. Das Skalierungskonzept erfordert, dass alle physischen Abmessungen (Länge, Breite und Dicke) gleichzeitig verkleinert werden müssen. Da diese physischen Abmessungen sich den molekularen Größenordnungen annähern, ist es außerordentlich schwierig geworden, allein durch eine einfache Skalierung der Einheit einen Leistungszuwachs zu erreichen. In einem Versuch den ebenen Transistoraufbau zu erweitern und die Skalierung der Einheit jenseits einer Gate-Länge von ~50 nm zu bewahren, wurden verschiedene Strategien entwickelt, die neue Strukturen der Einheiten und Materialoptionen beinhalten.
  • Eine Art die Skalierungsprobleme der Einheiten zu lösen ist die Verwendung verschiedener Materialien in einer Gate-Struktur. Ein Gate-Oxid aus SiO2 ist ein Material, welches in der Vergangenheit das Skalieren von CMOS-Einheiten erlaubt hat, um Verbesserungen bei der Leistungsfähigkeit zu gewinnen. Die physische Dicke des Gate-Oxids in Transistoren hat mit der Abnahme der Gate-Länge stetig abgenommen. Bei einem 90-nm-Knoten liegt die Dicke eines Gates zum Beispiel bei ungefähr 12 Å und experimentelle Transistoren mit einer Gate-Oxiddicke von 8 Å wurden berichtet. Ein weiteres Skalieren des Gate-Oxids wird jedoch außerordentlich schwierig, da der Leckstrom des Gate-Oxids in SiO2 mit abnehmender physischer Dicke zunimmt und SiO2 seine Rolle als Gate-Dielektrikum nicht mehr wirksam spielen kann.
  • Kurzdarstellung der Erfindung
  • Verfahren zum Polieren für das Ausbilden von Strukturen mit metallischen Ersatz-Gates weisen einen ersten chemisch-mechanischen Polierschritt auf, um Materialüberschuss zu entfernen und eine oberste Schicht zu planarisieren, um eine planarisierte Dicke über einer Gate-Struktur zurückzulassen. Ein zweiter chemisch-mechanischer Polierschritt weist das Entfernen der Dicke auf, um eine darunterliegende, bedeckte Oberfläche eines Dielektrikums der Gate-Struktur mit einem Brei freizulegen, das dafür konfiguriert ist die oberste Schicht und die darunterliegende, bedeckte Oberfläche im Wesentlichen gleichmäßig zu polieren, um eine ebene Topografie zu erreichen. Ein dritter chemisch-mechanischer Polierschritt entfernt das Dielektrikum der Gate-Struktur und legt einen Gate-Leiter frei.
  • Ein Verfahren für das Planarisieren von Strukturen mit metallischen Gates und hoher Dielektrizitätskonstante wird beschrieben. Die Strategie ist es, Brei – in Folgendem auch als Poliermittel bezeichnet – mit einer geeigneten Selektivität zu verwenden, um bestimmte Materialien bevorzugt vor anderen Materialien zu polieren, damit eine äußerst ebene Endstruktur erreicht wird. Im Fall von Einheiten mit einem metallischen Gate und hoher Dielektrizitätskonstante wird ein Drei-Schritt-CMP-Prozess bereitgestellt. Der erste Schritt ist ein Planarisierschritt mit einem oxidselektiven Poliermittel, der bei einem verbleibenden Oxid von 300 bis 600 Å stoppt. Der zweite Schritt beinhaltet ein Polieren mit einem Poliermittel, das ein Selektivitätsverhältnis von 1:1:1 in Bezug auf Oxid, Nitrid und Polysilicium (Poly-Si) aufweist. Im nächsten Schritt wird ein Poliermittel mit einer hohen Polierrate für Nitrid und sehr kleinen Polierraten für Oxid und Poly-Si verwendet. Die für die verschiedenen Polierschritte verwendeten Zusammensetzungen der Poliermittel werden auch offenbart.
  • Ein Verfahren zum Polieren von Strukturen mit metallischen Ersatz-Gates, um Oxidschichten zu planarisieren und darunterliegende mit Nitrid und Polysilicium bedeckte Bereiche freizulegen, beinhaltet einen ersten chemisch-mechanischen Polierschritt zum Entfernen von Materialüberschuss und zum Planarisieren von Oxidschichten, wobei 300 bis 600 Å des Oxids zurückgelassen werden; einen zweiten chemisch-mechanischen Polierschritt, der das Entfernen der Oxidschichten und das Freilegen der darunterliegenden mit Nitrid und Polysilicium bedeckten Oberflächen mit einer Selektivität für Oxid:Nitrid:Polysilicium von ungefähr 1:1:1 bis ungefähr 2:1:1 aufweist, um eine ebene Topografie bereitzustellen; einen dritten chemisch-mechanischen Polierschritt zum Entfernen der Nitridschichten und zum Freilegen der Polysiliciumschichten; und Ersetzen von mindestens einem Anteil der Polysiliciumschicht durch eine Metallschicht, um eine metallische Gate-Struktur auszubilden.
  • Diese und andere Eigenschaften und Vorteile werden offensichtlich anhand der nachfolgenden detaillierten Beschreibung von veranschaulichenden Ausführungsformen, die in Verbindung mit den begleitenden Zeichnungen zu lesen ist.
  • Kurzbeschreibung der Zeichnungen
  • Die Offenbarung stellt in der nachfolgenden Beschreibung bevorzugter Ausführungsformen Einzelheiten unter Bezugnahme auf die nachfolgenden Figuren bereit, in denen:
  • 1A bis 1F Querschnittsansichten sind, welche die Prozessschritte für das Herstellen einer Struktur mit metallischen Ersatz-Gates und hoher Dielektrizitätskonstante gemäß einer Ausführungsform zeigen; und
  • 2 ein Block-/Ablaufschaubild ist, das einen Mehrschritt-Polierprozess für Strukturen mit metallischen Ersatz-Gates und hoher Dielektrizitätskonstante gemäß einer den vorliegenden Prinzipien zeigt.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Gemäß den vorliegenden Prinzipien werden Verfahren für das Planarisieren von Strukturen mit metallischen Gates und hoher Dielektrizitätskonstante beschrieben. Eine Strategie ist es, Poliermittel mit einer geeigneten Selektivität einzusetzen, um bestimmte Materialien bevorzugt vor anderen Materialien zu polieren, damit eine äußerst ebene Endstruktur erreicht wird. Im Fall von Einheiten mit einem metallischen Gate und hoher Dielektrizitätskonstante wird ein Drei-Schritt-CMP-Prozess bereitgestellt. Bei einer Ausführungsform wird auf einer Oxidschicht ein Planarisierschritt mit einem selektiven Poliermittel ausgeführt, der bei etwa 300 bis 600 Å verbleibendem Oxid stoppt. Ein nächster Schritt weist ein Polieren mit einem Poliermittel auf, das ein Selektivitätsverhältnis von 1:1:1 in Bezug auf Oxid, Nitrid und Polysilicium aufweist. Danach wird für das Polieren ein Poliermittel mit einer hohen Polierrate für Nitrid und sehr niedrigen Polierraten für Oxid und Polysilicium eingesetzt. Die für die verschiedenen Polierschritte verwendeten Zusammensetzungen der Poliermittel werden offenbart.
  • Der Ablaufplan und die Blockschaubilder in den Figuren sind so zu verstehen, dass sie in einigen alternativen Umsetzungen in einer anderen als der in den Figuren dargestellten Reihenfolge ausgeführt werden können. Zum Beispiel können zwei Blöcke, die nacheinander dargestellt sind, im Wesentlichen sogar gleichzeitig ausgeführt werden, oder manchmal können diese Blöcke, abhängig von den betroffenen Leistungsmerkmalen, auch in umgekehrter Reihenfolge ausgeführt werden.
  • Die vorliegende Erfindung ist auch so zu verstehen, dass sie in Begriffen gegebener veranschaulichter Architekturen beschrieben wird; jedoch können andere Architekturen, Strukturen, Substratmaterialien und Prozesseigenschaften und -schritte innerhalb des Umfangs der vorliegenden Erfindung variiert werden. In der gesamten Offenbarung werden Oxid-, Nitrid- und Polysiliciummaterialien beschrieben. Diese Materialen sind jedoch veranschaulichend und auch andere Materialien sind vorgesehen und fallen in den Umfang der Erfindung. Außerdem werden in der gesamten Offenbarung Abmessungen für Dicken angegeben. Diese Abmessungen für die Dicke sind veranschaulichend und andere Abmessungen können gemäß der vorliegenden Prinzipien eingesetzt werden.
  • Hier beschriebene Einheiten können Teil eines Entwurfs für einen Chip mit integrierten Schaltkreisen sein. Der Chip-Entwurf kann in einer grafischen Computerprogrammiersprache erzeugt und in einem Computerspeichermedium (wie zum Beispiel einer Diskette, einem Band, einem physischen Festplattenlaufwerk oder einem virtuellen Festplattenlaufwerk wie zum Beispiel einem Speicherzugriffsnetzwerk) gespeichert werden. Wenn der Entwickler die Chips oder die fotolithografischen Masken, die zum Herstellen von Chips verwendet werden, nicht herstellt, kann der Entwickler den endgültigen Entwurf über ein physisches Mittel (z. B., indem er eine Kopie des Speichermediums bereitstellt, auf dem der Entwurf gespeichert ist) oder elektronisch (z. B. über das Internet) direkt oder indirekt an solche Einrichtungen übertragen. Der gespeicherte Entwurf wird dann in das geeignete Format (z. B. GDSII) für das Herstellen der fotolithografischen Masken umgewandelt, die üblicherweise mehrere Kopien des betreffenden Chip-Entwurfs beinhalten, der auf einem Wafer ausgebildet werden soll. Die fotolithografischen Masken werden verwendet, um Bereiche des Wafers (und/oder der Schichten darauf) zu definieren, die geätzt oder in anderer Weise bearbeitet werden sollen.
  • Die hier beschriebenen Verfahren werden in der Herstellung von Chips mit integrierten Schaltkreisen verwendet. Die gefertigten Chips mit integrierten Schaltkreisen können vom Hersteller in der Form von Rohwafern (das bedeutet als ein einziger Wafer, der mehrere gehäuselose Chips aufweist), als ein bloßer Chip oder in einer von einem Gehäuse umgebenen Form ausgeliefert werden. Im letzten Fall wird der Chip in einem Gehäuse mit einem einzigen Chip (wie zum Beispiel einem Plastikträger mit Anschlüssen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt werden) oder in einem Gehäuse mit mehreren Chips montiert (wie zum Beispiel einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip danach in andere Chips, diskrete Schaltkreiselemente und/oder andere Signalverarbeitungseinheiten entweder als Teil (a) eines Zwischenprodukts wie zum Beispiel einer Hauptplatine oder (b) eines Endprodukts integriert. Das Endprodukt kann jedes beliebige Produkt sein, das Chips mit integrierten Schaltkreisen umfasst und das von Spielzeugen und anderen Anwendungen im unteren Leistungsbereich bis hin zu fortgeschrittenen Computerprodukten reicht, die einen Bildschirm, eine Tastatur oder eine andere Eingabeeinheit und einen zentralen Prozessor aufweisen.
  • Materialien mit hohen Dielektrizitätskonstanten (High-k) wie zum Beispiel auf Hafnium und Zirkonium beruhende Oxide und Silicate verringern den Leckstrom maßgeblich (z. B. um das 100-fache) und können mit einer größeren Dicke als z. B. SiO2 verwendet werden. Das Ersetzen von SiO2 durch Materialien mit hoher Dielektrizitätskonstante in Polysilicium-Gates führt jedoch zu zwei größeren Problemen. Aufgrund der Mängel, die sich an der Grenzfläche von Gate-Dielektrikum und Polysilicium-Gate-Elektrode bilden, wird eine Spannung, bei welcher der Transistor schaltet (Schwellenspannung, Vt), zu groß. Zum Zweiten wird die Elektronenbeweglichkeit im Kanal der Einheit wegen einer Oberflächenphononenstreuung stark vermindert. Beide Probleme beeinträchtigen die Schaltgeschwindigkeiten des Transistors. Die Verwendung von metallischen Gates mit geeigneten Austrittsarbeiten kann die richtigen Schwellenspannungen (Vt) bereitstellen und die Verminderung der Beweglichkeit im Kanal wesentlich verringern. Mit der Verwendung von Dielektrika mit hoher Dielektrizitätskonstante und metallischen Gates kann die Leistungsfähigkeit des Transistors wesentlich verbessert werden und eine Skalierung unterhalb von ~50 nm wird möglich.
  • Für das Herstellen von Einheiten mit metallischen Gates in herkömmlichen CMOS-Prozessen wird eine Hochtemperaturaktivierung der Dotierstoffe eingesetzt. Die meisten Metalle mit einer hohen Austrittsarbeit sind bei diesen Temperaturen stabil. Die Grenzfläche zwischen dem Dielektrikum mit hoher Dielektrizitätskonstante und dem Austrittsarbeitsmetall ist jedoch empfindlich gegenüber Hochtemperaturprozessen und es treten bedeutende Änderungen in den Grenzflächeneigenschaften auf. Dies drückt sich durch Schwankungen von Vt und einer verringerten Zuverlässigkeit der Einheit aus. Auf diese Weise bestimmen die Materialien, die in den metallischen Gate-Stapeln verwendet werden, den Ablaufweg für das Integrieren in die Einheit.
  • Eine metallische Gate-Struktur mit Stapelmaterialien, die Hochtemperaturprozessen standhalten, kann durch eine Gate-First-Herstellungsmethode integriert werden, die mit einem herkömmlichen CMOS-Prozess kompatibel sein kann. Alle metallischen Gate-Strukturen mit Stapelmaterialien, die Hochtemperaturprozessen nicht standhalten können, müssen nach Abschluss aller anfänglichen Prozessschritte einschließlich der Hochtemperaturaktivierung der Sperrschichten eingebaut werden. Dieses Verfahren zum Integrieren beinhaltet das Herstellen von Opfer-Gates aus Polysilicium und das Ersetzen dieser Opfer-Gates durch metallische Gates (daher der Name metallisches Ersatz-Gate).
  • Unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen sich auf gleiche oder ähnliche Elemente beziehen, wird zu Anfang in 1A bis 1F ein Prozessablauf für ein Herstellen einer Struktur mit metallischen Gates und hoher Dielektrizitätskonstante gemäß den vorliegenden Prinzipien veranschaulichend gezeigt, wobei der Prozessablauf mehrere chemisch-mechanische Polierschritte (CMP-Schritte) für einen Gate-Last-Ablauf oder den Ablauf eines metallischen Damascene-Gates aufweist. Die folgende Beschreibung wird den Prozessablauf veranschaulichend beschreiben, der Oxid, Nitrid und Polysilicium auf einem Siliciumsubstrat verwendet. Es versteht sich jedoch, dass andere Materialien eingesetzt werden können.
  • In 1A weist eine Einheit 10 eine Gate-Oxidschicht 14 auf, die auf einem Substrat 12 ausgebildet ist. Das Substrat 12 kann ein Vollmaterial aus Silicium oder ein anderes Vollmaterial aufweisen oder es kann eine Halbleiter-auf-Isolator-Struktur (semiconductor-on-insulator structure, SOI-Struktur) aufweisen. Andere Materialien oder Strukturen können eingesetzt werden. Auf dem Oxid 14 wird eine Polysiliciumschicht 16 gefolgt von einer Nitridschicht ausgebildet 18. Der Schichtstapel (Oxid 14, Polysilicium 16 und Nitrid 18) wird strukturiert, um einen Gate-Stapel zu bilden. Bei einer ausgesprochen nützlichen Ausführungsform kann die Schicht 14 Siliciumdioxid oder andere Materialien mit hoher Dielektrizitätskonstante wie zum Beispiel Oxide oder Silicate von Metallen wie zum Beispiel Hafnium und Ähnlichen aufweisen.
  • In 1B wird auf den Seitenwänden des Gate-Stapels ein Abstandhalter 20 ausgebildet. Der Abstandhalter kann durch eine schnelle thermische chemische Gasphasenabscheidung (rapid thermal chemical vapor deposition, RTCVD) von SiN oder durch einen gleichwertigen Prozess ausgebildet werden. Danach kann ein Rückätzen des Abstandhalters folgen, um die Abstandhalter 20 fertigzustellen. Ein Silicid-Prozess wird eingesetzt, um silicidierte Sperrschichten 22 auszubilden.
  • Nun werden Planarisierprozesse für Einheiten mit metallischen Gates und hoher Dielektrizitätskonstante beschrieben. In 1C wird eine Oxidschicht 24 über den Gate-Strukturen und den benachbarten silicidierten Bereichen 22 gebildet. In 1D wird der überschüssige Oxidmaterialüberschuss entfernt, um eine Oberfläche 26 auszubilden. Bei einer Ausführungsform bleiben nach dem Polieren etwa 300 bis 600 Å des Oxids über dem Nitrid 18 zurück. Für dieses Planarisieren kann ein Oxidpoliermittel mit einer Oxid-zu-Nitrid-Selektivität von z. B. 4:1 oder ein Poliermittel auf der Grundlage eines Ceroxids/Tensids eingesetzt werden.
  • In 1E wird ein anderes Planarisieren mit einem Poliermittel mit einer Selektivität der Polierrate von Oxid zu Nitrid von etwa 1:1 ausgeführt. Damit werden gleiche Polierraten für Oxid und Nitrid in den verschiedenen Teilen der Struktur erreicht, um Unebenheiten und Erosion aufgrund von Unterschieden in den Polierraten der beiden Materialien z. B. Oxid 24 und Nitrid 18 und 20 zu vermeiden. Ungefähr 100 bis 200 Å des Nitrids 18 bleiben nach diesem Schritt zurück, um die Oberfläche 28 auszubilden. Das Oxid 24 wird über der Gate-Struktur vorzugsweise vollständig entfernt und das Nitrid 18 und 20 wird nach diesem Schritt überall auf dem Chip freigelegt. Um sicherzustellen, dass kein Oxid 24 auf der Oberseite des Nitrids 18 und 20 zurückbleibt, kann ein zusätzliches nasschemisches Ätzen z. B. mit verdünntem HF eingesetzt werden.
  • In 1F wird im nächsten Schritt das Nitrid 18 poliert und das Polysilicium 16 freigelegt. Dies wird erreicht durch ein Poliermittel mit einer hohen Selektivität hinsichtlich Nitrid 18, 20 und mit niedrigen Polierraten für Oxid 24 und Polysilicium 16. Ein Vorteil des Prozesses ist, dass er die Flexibilität bereitstellt, Poliermittel mit verschiedenen Selektivitäten zu verwenden, um nach dem Polieren eine äußerst ebene Topografie (Oberfläche 30) zu erreichen. Dieser Prozess setzt Poliermittel ein, die in der Lage sind für die Schichten aus Oxid 24, Nitrid 18, 20 und Polysilicium 16 verschiedene Polierraten bereitzustellen, die variiert werden können, um nach dem Polieren eine äußerst ebene Topografie zu erreichen. In nachfolgenden Schritten wird das Polysilicium 16 als Ganzes oder in Teilen entfernt (Opfer-Gate aus Polysilicium) und wird dort, wo das Polysilicium entfernt wurde, durch ein Metall ersetzt. Das Metall bildet eine metallische Gate-Struktur aus (daher der Name metallisches Ersatz-Gate). Ein Metall wie Kupfer, Aluminium, Silber, Gold usw. kann anstelle des Polysiliciums 16 ausgebildet werden. Dadurch wird eine dielektrische Gate-Schicht 14 (z. B. SiO2 oder ein Dielektrikum mit hoher Dielektrizitätskonstante) mit einem metallischen Gate-Leiter bereitgestellt (um eine Struktur auszubilden, die mit einer Struktur mit metallischem Gate und hoher Dielektrizitätskonstante kompatibel ist).
  • Zusammensetzungen der Poliermittel für den Drei-Schritt-CMP-Prozess für Anwendungen mit metallischen Gates und hoher Dielektrizitätskonstante beinhalten Folgendes. Mit dem CMP-Poliermittel, das eingesetzt wird, um 1D zu erreichen, wird die große Anfangstopografie verkleinert, indem der Großteil des Oxidmaterialüberschusses entfernt wird und eine ebene Oxidschicht 24 von etwa 300 Å überall auf der Halbleitereinheit (dem Chip) zurückgelassen wird. Da eine große Oxidentfernungsrate gewünscht wird und praktisch keine Nitrid-Oberflächen während der Anfangsphasen des Polierens freiliegen, ist die Selektivität des Poliermittels kein Faktor. Dies kann durch Oxidpoliermittel erreicht werden mit einer Oxid-zu-Nitrid-Selektivität von z. B. etwa 4:1. Die Oxidpoliermittel können alkalische Verbindungen wie Kaliumhydroxid oder Ammoniumhydroxid und Schleifmittel mit Siliciumdioxid aufweisen, die aus pyrogenem Siliciumdioxid oder kolloidalem Siliciumdioxid ausgewählt werden. Zum Verbessern der Ebenheit und zum Erreichen einer gleichmäßigen Oxiddicke über verschiedenen Strukturdichten kann es notwendig sein, den Oxidpoliermitteln Zusatzstoffe beizugeben. In diesem Schritt können auch Ceroxid/Tensid-Systeme verwendet werden, um die gewünschte Ebenheit und Gleichmäßigkeit zu erreichen.
  • Mit dem CMP-Poliermittel für das Erreichen von 1E und/oder 1F werden die verbliebenen ~300 Å der Oxidschicht 24 entfernt, um die darunterliegenden Oberflächen (Nitrid 18, 20) freizulegen und eine äußerst ebene endgültige Oberfläche 28 zu erreichen, die frei von Fehlern, wie zum Beispiel Polierkratzer, Vertiefungen oder anderen Mängeln ist. Zum Erreichen der hochgradigen Ebenheit ist es notwendig ungefähr die gleichen Polierraten für Oberflächen zu haben, die mit Oxid 24, Nitrid 18, 20 und Polysilicium 16 bedeckt sind. Die Polierraten für Oxid, Nitrid und Polysilicium sollten nicht sehr hoch sein, da dies unausweichlich zu einer geringen Steuerbarkeit führt. Daher ist es ausgesprochen wünschenswert ein Poliermittel zu haben, das Polierraten im Bereich von 300 bis 600 Å/min für die drei Materialien hat. Dies stellt geeignete Polierzeiten mit einer guten Steuerbarkeit bereit und erlaubt einen Spielraum für ein Überpolieren, um schwer zu polierende Strukturen zu planarisieren.
  • Die Polierraten der verschiedenen Materialien variieren in einem aktuellen Schaltkreislayout in Abhängigkeit von der Leiterbreite, der Strukturdichte und der Elementgröße. Die lokalen Polierraten von verschiedenen Materialien in strukturierten Strukturen sind sehr komplexe Funktionen der Polierraten der gleichen Materialien in unbehandelten Wafern. Daher ist es notwendig die Selektivität des Poliermittels zu optimieren, indem strukturierte Wafer poliert werden und die Ebenheit experimentell gemessen wird, um sicherzustellen, dass die gewünschten Ziele erreicht werden. Da die Chip-Layouts zwischen Technologieknoten und sogar zwischen verschiedenen Produkten in dem gleichen Technologieknoten variieren, ist es äußerst wünschenswert in der Lage zu sein, die Selektivität der Polierrate zu ändern, indem die Konzentrationen der Komponenten im Poliermittel variiert werden. Daher sollte die Selektivität der Polierrate für das Poliermittelsystem innerhalb eines Bereichs ”abstimmbar” sein, um über einen breiten Bereich von Produkten und Technologieknoten anwendbar zu sein. Die Fähigkeit die Selektivität der Polierrate unter Verwendung der vorliegenden Verfahren abzustimmen, ist in den Polierschritten 1E und 1F ein Faktor für das Erreichen einer äußerst ebenen endgültigen Oberfläche.
  • Ein Poliermittel gemäß den vorliegenden Ausführungsformen kann die folgenden Komponenten aufweisen: a) Schleifmittel, b) pH-Wert-Modulator, c) organische Säure.
    • a) Schleifmittel: Das Schleifmittel kann mindestens eine Art von schleifenden Teilchen aufweisen, die aus anorganischen und/oder organischen Materialien ausgewählt werden. Zu den Beispielen für anorganische Teilchen gehören Siliciumdioxid, Aluminiumoxid, Titandioxid, Zirkonoxid, Ceroxid und Ähnliche. Zu den Beispielen für Siliciumdioxid können pyrogenes Siliciumdioxid, mithilfe eines Sol-Gel-Verfahrens synthetisiertes Siliciumdioxid und kolloidales Siliciumdioxid gehören. Das pyrogene Siliciumdioxid kann hergestellt werden, indem Siliciumtetrachlorid mit Sauerstoff und Wasser in einer Gasphase zur Reaktion gebracht wird. Das durch das Sol-Gel-Verfahren synthetisierte Siliciumdioxid kann durch Hydrolyse und/oder die Kondensation einer Alkoxy-Silicium-Verbindung hergestellt werden. Das kolloidale Siliciumdioxid kann durch eine Hydrolyse gereinigter Siliciumverbindungen in einer Lösungsphase hergestellt werden. Zu den Beispielen der organischen Teilchen können Polyvinylchlorid, Styrol-(Co-)Polymere, Polyacetal, Polyester, Polyamid, Polycarbonat, Olefin-(Co-)Polymere, Phenoxyharze und Acryl-(Co-)Polymere gehören. Zu den Beispielen der Olefin-(Co-)Polymere gehören Polyethylen, Polypropylen, Polybuten-1 und Poly-4-methylpenten-1. Zu den Beispielen der Acryl-(Co-)Polymere gehören Polymethylmethacrylat und Ähnliche. Ein durchschnittlicher Teilchendurchmesser des Schleifmittels kann im Bereich von 5 bis 500 nm, vorzugsweise von 20 bis 150 nm liegen. Eine geeignete Polierrate kann erreicht werden, indem Schleifmittelteilchen verwendet werden, die einen durchschnittlichen Durchmesser innerhalb dieses Bereichs haben. Das kolloidale Siliciumdioxid mit einem primären Teilchendurchmesser von z. B. 35 nm kann kommerziell erworben werden (z. B. von Fuso Chemical Co., Ltd., Japan). Das Schleifmittel aus kolloidalem Siliciumdioxid ist ein Beispiel eines kommerziellen Schleifmittels aus Siliciumdioxid und wird in dieser Eigenschaft in den hier erwähnten Beispielen verwendet.
    • b) pH-Wert-Modulator: Der pH-Wert des Poliermittels liegt gemäß den vorliegenden Ausführungsformen im Bereich von 1 bis 11 und vorzugsweise von 2 bis 6. Eine geeignete Polierrate kann erreicht werden, indem der pH-Wert des Poliermittels auf einen Wert innerhalb dieses Bereichs eingestellt wird. Zu den Beispielen der pH-Wert-Modulatoren können organische Basen, anorganische Basen und anorganische Säuren gehören. Zu den Beispielen der organischen Basen gehören Tetramethylammoniumhydroxid, Triethylamin und Ähnliche. Zu den Beispielen der anorganischen Basen können Ammoniumhydroxid, Kaliumhydroxid und Natriumhydroxid gehören. Zu den Beispielen der anorganischen Säuren können Salpetersäure, Schwefelsäure, Phosphorsäure und Salzsäure gehören.
    • c) Organische Säure: Eine organische Säure wird als ein Beschleuniger für das Polieren von Nitrid verwendet. Verschiedene organische Säuren wie zum Beispiel monobasische Säuren (z. B. Monocarbonsäuren), dibasische Säuren (z. B. Dicarbonsäuren), polybasische Säuren (z. B. Polycarbonsäuren) und Carbonsäuren mit substituierten Gruppen (Hydroxyl, Amin) können verwendet werden. Zu den Beispielen für diese organischen Säuren können gesättigte Säuren, ungesättigte Säuren, aromatische Säuren und aliphatische Säuren gehören. Zu den Beispielen der gesättigten Säuren können Ameisensäure, Essigsäure, Buttersäure, Oxalsäure, Malonsäure, Bernsteinsäure, Glutarsäure und Adipinsäure gehören. Zu den Beispielen der Säuren, die Hydroxygruppen enthalten, können Milchsäure, Apfelsäure, Weinsäure und Zitronensäure gehören. Zu den Beispielen der ungesättigten Säuren gehören Maleinsäure und Fumarsäure. Zu den Beispielen der aromatischen Säuren können Benzoesäure und Phthalsäure gehören. Zum Erreichen hoher Polierraten von Nitrid ist die Verwendung einer organischen Säure zu bevorzugen, die zwei oder mehr Carbonsäuregruppen hat. Die Kalium- oder Ammoniumsalze dieser organischen Säuren können auch verwendet werden.
  • Andere Komponenten: Das Zufügen anderer Inhaltsstoffe in das Poliermittel kann bereitgestellt werden, um die Selektivität von Oxid zu Nitrid (und zu Polysilicium) abzustimmen. Falls notwendig kann das Poliermittel gemäß dieser Ausführungsformen ein Tensid aufweisen. Zu den Beispielen der Tenside können anionische, nichtionische und kationische Tenside gehören. Zu den Beispielen der anionischen Tenside können Tenside gehören, die mindestens eine funktionelle Gruppe enthalten, die aus einer Carboxygruppe (-COOX), einer Sulfonsäuregruppe (-SO3X) und einer Phosphatgruppe (-HPO4X) ausgewählt wird (wobei X Wasserstoff, Ammonium oder ein Metall darstellt). Zu den Beispielen der anionischen Tenside können aliphatische und aromatische Sulfate und Sulfonate und Phosphatsalze gehören. Verbindungen wie Kaliumdodecylbenzensulfonat, Ammoniumdodecylbenzensulfonat, Natriumalkylnaphthalensulfonat, Alkylsulfosuccinat, Kaliumalkenylsuccinat können verwendet werden. Salze von Fettsäuren wie Kaliumoleat können eingesetzt werden. Diese anionischen Tenside können entweder allein oder in Kombination mit anderen Tensiden verwendet werden. Zu den Beispielen von nichtionischen Tensiden gehören Polyoxyethylenalkylether, Blockcopolymere aus Ethylenoxid und Propylenoxid, Acetylenglykol, Ethylenoxid-Zusatzprodukt von Acetylenglykol, Acetylenalkohol und Ähnliche. Es ist zu beachten, dass auch nichtionische Polymere wie zum Beispiel Polyvinylalkohol, Cyclodextrin, Polyvinylmethylether oder Hydroxyethylcellulose verwendet werden können. Zu den Beispielen der kationischen Tenside können aliphatische Aminsalze und aliphatische Ammoniumsalze gehören. Außerdem können auch Polyelektrolyte wie zum Beispiel Poly-(Acrylsäure) und ihre Salze wie zum Beispiel Natrium, Kalium und Ammonium während des Polierens beigefügt werden, um die Selektivität zu steuern. Die vorliegenden Ausführungsformen können die Funktionen der Komponenten des Poliermittels aufweisen, die unten anhand von Beispielen ausführlicher beschrieben werden. Es ist zu beachten, dass die vorliegende Erfindung nicht auf die nachfolgenden Beispiele beschränkt ist.
  • Beispiel 1: Das Poliermittel, das für das Erreichen von 1E geeignet ist, beinhaltet: Schleifmittel mit Siliciumdioxid im Bereich von 0,5 bis 30 Gew.-%, mit einem bevorzugten Bereich von 5 bis 10 Gew.-%; eine organische Säure im Bereich von 0,5 bis 50 g/l, mit einem bevorzugten Bereich von 3 bis 25 g/l; einen sauren pH-Wert-Modulator im Bereich von 0,01 bis 5 g/l, mit einem bevorzugten Bereich von 0,1 bis 2,0 g/l; einen alkalischen pH-Wert-Modulator im Bereich von 0 bis 5 g/l, mit einem bevorzugten Bereich von 0 bis 2 g/l; den pH-Wert des Poliermittels im Bereich von 1 bis 11, mit einem bevorzugten Bereich von 2 bis 6.
  • Beispiel 2: Ein Beispiel der Formulierung aus Beispiel 1 beinhaltet: 5 Gew.-% von in Wasser gelösten Schleifmitteln mit kolloidalem Siliciumdioxid, 5 g/l Zitronensäure, 0,25 bis 0,35 g/l Phosphorsäure, 0,1 bis 0,5 g/l Ammoniumhydroxid, pH-Wert im Bereich von 2 bis 5 mit einem bevorzugten pH-Wert von ~4.
  • Beispiel 3: Ein anderes Beispiel der Formulierung aus Beispiel 1 beinhaltet: 10 Gew.-% von in Wasser gelösten Schleifmitteln mit kolloidalem Siliciumdioxid, 10 g/l Zitronensäure, 1 bis 2 g/l Phosphorsäure, 0,1 bis 2,0 g/l Ammoniumhydroxid, pH-Wert im Bereich von 2 bis 5.
  • Bei einer anderen Ausführungsform beinhaltet das Poliermittel zwei Teile: Teil 1 – ein schleifendes Poliermittel mit Siliciumdioxid, eine organische Säure und einen sauren pH-Wert-Modulator; Teil 2 – einen alkalischen pH-Wert-Modulator und einen sauren pH-Wert-Modulator. Das Poliermittel kann auf einem Poliertisch in Form von zwei Komponenten bereitgestellt werden, die sich auf dem Poliertisch vermischen können, um das Poliermittel mit der gewünschten endgültigen Zusammensetzung zu erzeugen. Durch die Verwendung der gleichen oder verschiedener Fließgeschwindigkeiten für das Poliermittel kann die Zusammensetzung des Poliermittels während des Polierens variiert werden, um die in verschiedenen Stadien des Polierens gewünschten Polierraten für Oxid und Nitrid zu erhalten. Bei einem anderen Beispiel werden zu Anfang Teil 1 und Teil 2 verwendet und nach einer gewissen Zeit wird Teil 2 weggeschaltet, um ein Poliermittel mit einer gegenüber der ursprünglichen Formulierung unterschiedlichen Oxid-zu-Nitrid-Selektivität zu erzeugen. Ähnliche Effekte können erreicht werden, indem die Fließgeschwindigkeit eine der Komponenten konstant gehalten wird und die der Anderen während des Polierens variiert wird.
  • Bei einer anderen Ausführungsform beinhaltet das Poliermittel zwei Teile: Teil 1 – ein schleifendes Poliermittel mit Siliciumdioxid, eine organische Säure und einen sauren pH-Wert-Modulator; Teil 2 – ein schleifendes Poliermittel mit Siliciumdioxid, einen alkalischen pH-Wert-Modulator und einen sauren pH-Wert-Modulator. Das Poliermittel kann auf dem Tisch in Form von zwei Komponenten bereitgestellt werden, die sich auf dem Poliertisch vermischen können, um das Poliermittel mit der gewünschten endgültigen Zusammensetzung zu erzeugen. Durch die Verwendung der gleichen oder verschiedener Fließgeschwindigkeiten für das Poliermittel kann die Zusammensetzung des Poliermittels während des Polierens variiert werden, um die in verschiedenen Stadien des Polierens gewünschten Polierraten für Oxid und Nitrid zu erhalten. Zu Anfang wird Teil 1 verwendet und nach einer bestimmten Zeit wird Teil 1 weggeschaltet und Teil 2 wird zugeschaltet, um ein Poliermittel mit einer unterschiedlichen Oxid-zu-Nitrid-Selektivität gegenüber der ursprünglichen Formulierung zu erzeugen.
  • Das Poliermittel, das für das Erreichen von 1F geeignet ist, sollte eine hohe Nitrid-zu-Oxid-Selektivität mit einer nicht nennenswerten Polierrate für Oxid und Polysilicium aufweisen.
  • Beispiel 4: Das Poliermittel zum Erreichen von 1F kann beinhalten: 5 Gew.% von in Wasser gelösten Schleifmitteln mit kolloidalem Siliciumdioxid, 5 g/l Zitronensäure, 0,25 bis 0,35 g/l Phosphorsäure, pH-Wert im Bereich von 2 bis 3.
  • Beispiel 5: Ein Beispiel der Formulierung aus Beispiel 4 beinhaltet: 5 bis 10 Gew.% eines Schleifmittels mit kolloidalem Siliciumdioxid, 0,1 bis 10 g/l einer anorganischen Säure, pH-Wert im Bereich von 2 bis 6. Die bevorzugte anorganische Säure ist Phosphorsäure.
  • In 2 zeigt ein Block-/Ablaufschaubild ein Verfahren zum Polieren für das Ausbilden von Strukturen mit metallischen Ersatz-Gates und hoher Dielektrizitätskonstante. Bei einer Ausführungsform werden drei Polierschritte eingesetzt, um Oxidschichten zu planarisieren und darunterliegende, mit Nitrid und Polysilicium bedeckte Bereiche freizulegen. In Block 102 wird ein Gate-Stapel bereitgestellt. Der Gate-Stapel weist vorzugsweise ein Material auf, das zugunsten eines metallischen Gate-Leiters ersetzt wird. In Block 104 wird ein erstes chemisch-mechanisches Polieren (Schritt 1) ausgeführt, um den Materialüberschuss zu entfernen und die oberste Schicht (z. B. eine Oxidschicht) zu planarisieren und eine verbleibende Dicke von 300 bis 600 Å zurückzulassen. Das Polieren kann mit einem Oxidpoliermittel ausgeführt werden, das Schleifmittel mit Siliciumdioxid oder Poliermittel enthält, die Schleifmittel mit Ceroxid und einem Tensid enthalten.
  • In Block 106 entfernt ein zweites chemisch-mechanisches Polieren (Schritt 2) den verbleibenden Anteil der obersten Schicht (Oxid), um eine Oberfläche einer darunterliegenden Schicht (Nitrid oder Polysilicium, falls vorhanden), mit einer Selektivität für Oxid:Nitrid:Polysilicium von etwa 1:1:1 bis 2:1:1 freizulegen, um eine äußerst ebene Topografie zu erreichen. Bei einer Ausführungsform ist die darunterliegende Schicht eine dielektrische Schicht (Nitrid), die auf einem Gate-Stapel ausgebildet ist. Das Poliermittel für das Polieren in Schritt 2 beinhaltet von 0,5 bis 30 Gew.-% in wässerigen Lösungen gelöste Schleifmittel mit Siliciumdioxid, eine organische Säure im Bereich von 0,01 bis 30 g/l, einen sauren pH-Wert-Modulator im Bereich von 0,01 bis 10 g/l, einen alkalischen pH-Wert-Modulator im Bereich von 0 bis 15 g/l. Der Bereich des pH-Werts des Poliermittels für Schritt 2 reicht von 1 bis 11.
  • Eine bevorzugte Zusammensetzung des Poliermittels für Schritt 2 beinhaltet 5 Gew.-% von in Wasser gelösten Schleifmitteln mit kolloidalem Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure, die zwei oder mehr Carbonsäuregruppen hat, 0,25 bis 0,35 g/l einer anorganischen Säure, 0,1 bis 1,0 g/l einer anorganischen Base, einen pH-Wert im Bereich von 2 bis 5, mit einem bevorzugten pH-Wert von 4.
  • Bei einer Ausführungsform kann das Poliermittel in Block 108 als zweiteiliges Poliermittel mit der folgenden Zusammensetzung verwendet werden: Teil 1 – 0,5 bis 30 Gew.-% eines schleifenden Poliermittels mit Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure, 0,01 bis 5 g/l eines sauren pH-Wert-Modulators; Teil 2 – 0,01 bis 5 g/l eines alkalischen pH-Wert-Modulators, 0,01 bis 50 g/l eines sauren pH-Wert-Modulators. Das Poliermittel kann auf einem Poliertisch in Form von zwei Komponenten bereitgestellt werden, die sich auf dem Poliertisch vermischen können, um das Poliermittel mit der gewünschten endgültigen Zusammensetzung zu erzeugen. Durch die Verwendung der gleichen oder verschiedener Fließgeschwindigkeiten für das Poliermittel kann die Zusammensetzung des Poliermittels während des Polierens variiert werden, um die in verschiedenen Stadien des Polierens gewünschten Polierraten für Oxid und Nitrid zu erhalten.
  • Bei einer Ausführungsform kann das Poliermittel als zweiteiliges Poliermittel mit der folgenden Zusammensetzung verwendet werden: Teil 1 – 0,5 bis 30 Gew.-% eines schleifenden Poliermittels mit Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure, 0,01 bis 5 g/l eines sauren pH-Wert-Modulators; Teil 2 – 0,5 bis 30 Gew.-% eines schleifenden Poliermittels mit Siliciumdioxid, 0,01 bis 5 g/l eines alkalischen pH-Wert-Modulators, 0,01 bis 50 g/l eines sauren pH-Wert-Modulators. Das Poliermittel kann auf dem Tisch in Form von zwei Komponenten bereitgestellt werden, die sich auf dem Poliertisch vermischen können, um das Poliermittel mit der gewünschten endgültigen Zusammensetzung zu erzeugen. Durch die Verwendung der gleichen oder verschiedener Fließgeschwindigkeiten für das Poliermittel kann die Zusammensetzung des Poliermittels während des Polierens variiert werden, um die in verschiedenen Stadien des Polierens gewünschten Polierraten für Oxid und Nitrid zu erhalten. Danach kann in Block 110 ein nasschemisches Ätzen mit verdünntem HF verwendet werden, um sicherzustellen, dass alle Orte in der Struktur (der Nitrid-Oberfläche) vollständig vom Oxid befreit sind.
  • In Block 112 entfernt ein drittes chemisch-mechanisches Polieren die Nitridschicht(en) (des Gates) und legt einen Gate-Leiter (Polysiliciumschichten der Gate-Stapel) frei. Das Poliermittel für Schritt 3 ist in der Lage hohe Polierraten für Nitrid und niedrige Polierraten für Oxid und Polysilicium bereitzustellen. Die Zusammensetzung eines solchen Poliermittels kann beinhalten: 5 bis 10 Gew.-% eines Schleifmittels mit kolloidalem Siliciumdioxid, 0,1 bis 10 g/l einer anorganischen Säure, pH-Wert im Bereich von 2 bis 6. In Block 113 kann ein zweiteiliges Poliermittel eingesetzt werden (siehe Block 108).
  • In Block 114 wird der Gate-Leiter (Opferschicht aus Polysilicium) durch eine Metallschicht ersetzt. In Block 116 wird die Bearbeitung fortgesetzt, um die Einheit fertigzustellen.
  • Nachdem die bevorzugten Ausführungsformen der Systeme und Verfahren zum Herstellen von Einheiten mit metallischen Ersatz-Gates (die als veranschaulichend aber nicht einschränkend zu verstehen sind) beschrieben wurden, wird darauf hingewiesen, dass Fachleute angesichts der obigen Lehren Veränderungen und Variationen vornehmen können. Änderungen, die an speziellen, offenbarten Ausführungsformen vorgenommen werden, sind so zu verstehen, dass sie in den Umfang der Erfindung fallen, der durch die beigefügten Ansprüche definiert wird. Nachdem auf diese Weise Aspekte der Erfindung mit den Einzelheiten und der Sorgfalt, die von den Patentgesetzen gefordert werden, beschrieben wurden, wird in den beigefügten Ansprüchen dargelegt, was beansprucht wird und durch das Patent geschützt werden soll.

Claims (24)

  1. Verfahren zum Polieren für ein Ausbilden von Strukturen mit metallischen Ersatz-Gates, aufweisend: einen ersten chemisch-mechanischen Polierschritt, um Materialüberschuss zu entfernen und eine oberste Schicht zu planarisieren, um eine planarisierte Dicke über einer Gate-Struktur zurückzulassen; einen zweiten chemisch-mechanischen Polierschritt, der ein Entfernen der planarisierten Dicke aufweist, um eine darunterliegende bedeckte Oberfläche eines Dielektrikums der Gate-Struktur mit einem Brei zu entfernen, der dafür konfiguriert ist, die oberste Schicht und die darunterliegende bedeckte Oberfläche im Wesentlichen gleichmäßig zu polieren, um eine ebene Topografie zu erreichen; und ein dritter chemisch-mechanischer Polierschritt, um das Dielektrikum von der Gate-Struktur zu entfernen und einen Gate-Leiter freizulegen.
  2. Verfahren nach Anspruch 1, wobei die planarisierte Dicke zwischen ungefähr 300 und ungefähr 600 Å liegt.
  3. Verfahren nach Anspruch 1, wobei die oberste Schicht Oxid aufweist und die darunterliegende bedeckte Oberfläche Nitrid und Polysilicium aufweist und der zweite chemisch-mechanische Polierschritt einen Brei mit einer Selektivität für Oxid:Nitrid:Polysilicium von ungefähr 1:1:1 bis ungefähr 2:1:1 aufweist.
  4. Verfahren nach Anspruch 1, wobei der zweite chemisch-mechanische Polierschritt einen Brei aufweist, der von 0,5 bis 30 Gew.-% in einer wässerigen Lösung gelöste Schleifmittel mit Siliciumdioxid beinhaltet.
  5. Verfahren nach Anspruch 4, wobei der Brei eine organische Säure in einem Bereich von 0,01 bis 30 g/l aufweist.
  6. Verfahren nach Anspruch 5, wobei der Brei einen sauren pH-Wert-Modulator in einem Bereich von 0,01 bis 10 g/l aufweist.
  7. Verfahren nach Anspruch 6, wobei der Brei einen alkalischen pH-Wert-Modulator in einem Bereich von 0 bis 15 g/l aufweist.
  8. Verfahren nach Anspruch 7, wobei der Brei einen pH-Wert in einem Bereich von 1 bis 11 aufweist.
  9. Verfahren nach Anspruch 1, wobei der zweite chemisch-mechanische Polierschritt einen Brei aufweist, das 5 Gew.-% von in Wasser gelösten Schleifmitteln mit kolloidalem Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure, die zwei oder mehr Carbonsäuregruppen hat, 0,25 bis 0,35 g/l einer anorganischen Säure, 0,1 bis 1,0 g/l einer anorganischen Base und einen pH-Wert in einem Bereich von 2 bis 5 aufweist.
  10. Verfahren nach Anspruch 1, wobei der zweite chemisch-mechanische Polierschritt einen zweiteiligen Brei aufweist mit einer Zusammensetzung von: einem ersten Teil, der 0,5 bis 30% eines schleifenden Breis mit Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure und 0,01 bis 5 g/l eines sauren pH-Wert-Modulators aufweist; und einem zweiten Teil, der 0,01 bis 5 g/l eines alkalischen pH-Wert-Modulators und 0,01 bis 50 g/l eines sauren pH-Wert-Modulators aufweist.
  11. Verfahren nach Anspruch 1, außerdem aufweisend Zuführen eines Breis in Form von zwei Komponenten auf einen Poliertisch, die auf dem Poliertisch gemischt werden, um eine endgültige Zusammensetzung zu erzeugen und Verwenden der gleichen oder verschiedener Fließgeschwindigkeiten des Breis, um eine Zusammensetzung des Breis während des Polierens zu variieren.
  12. Verfahren nach Anspruch 1, wobei der zweite chemisch-mechanische Polierschritt einen zweiteiligen Brei aufweist mit einer Zusammensetzung von: einem ersten Teil, der 0,5 bis 30% eines schleifenden Breis mit Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure und 0,01 bis 5 g/l eines sauren pH-Wert-Modulators aufweist; und einem zweiten Teil, der 0,5 bis 30% eines schleifenden Breis mit Siliciumdioxid, 0,01 bis 5 g/l eines alkalischen pH-Wert-Modulators und 0,01 bis 50 g/l eines sauren pH-Wert-Modulators aufweist.
  13. Verfahren nach Anspruch 1, außerdem aufweisend ein nasschemisches Ätzen, um sicherzustellen, dass die oberste Schicht vollständig von dem Dielektrikum der Gate-Struktur entfernt wird.
  14. Verfahren nach Anspruch 1, wobei der dritte chemisch-mechanische Polierschritt einen Brei aufweist, das in der Lage ist, eine höhere Polierrate für das Dielektrikum der Gate-Struktur und niedrigere Polierraten für die oberste Schicht und den Gate-Leiter aufzuweisen.
  15. Verfahren nach Anspruch 1, wobei der dritte chemisch-mechanische Polierschritt eine Breizusammensetzung aufweist mit: 5 bis 10 Gew.-% eines Schleifmittels mit kolloidalem Siliciumdioxid, 0,1 bis 10 g/l einer anorganischen Säure und einen pH-Wert im Bereich von 2 bis 6.
  16. Verfahren zum Polieren von Strukturen mit metallischen Ersatz-Gates um Oxidschichten zu planarisieren und darunterliegende, mit Nitrid und Polysilicium bedeckte Schichten freizulegen, aufweisend: einen ersten chemisch-mechanischen Polierschritt, um Materialüberschuss zu entfernen und Oxidschichten zu planarisieren, um 300 bis 600 Å des Oxids zurückzulassen; einen zweiten chemisch-mechanischen Polierschritt, der ein Entfernen der Oxidschichten und ein Freilegen von darunterliegenden mit Nitrid und Polysilicium bedeckten Oberflächen mit einer Selektivität von Oxid:Nitrid:Polysilicium von ungefähr 1:1:1 bis ungefähr 2:1:1 aufweist, um eine ebene Topografie bereitzustellen; einen dritten chemisch-mechanischen Polierschritt, um die Nitridschichten zu entfernen und die Polysiliciumschichten freizulegen; und Ersetzen mindestens eines Anteils der Polysiliciumschicht mit einer Metallschicht, um die metallische Gate-Struktur auszubilden.
  17. Verfahren nach Anspruch 16, wobei der zweite chemisch-mechanische Polierschritt einen Brei aufweist, das von 0,5 bis 30 Gew.-% in einer wässerigen Lösung gelöste Schleifmittel mit Siliciumdioxid, eine organische Säure im Bereich von 0,01 bis 30 g/l, einen sauren pH-Wert-Modulator im Bereich von 0,01 bis 10 g/l, einen alkalischen pH-Wert-Modulator im Bereich von 0 bis 15 g/l und einen pH-Wert im Bereich von 1 bis 11 aufweist.
  18. Verfahren nach Anspruch 16, wobei der zweite chemisch-mechanische Polierschritt einen Brei aufweist, das 5 Gew.-% von in Wasser gelösten Schleifmitteln mit kolloidalem Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure, die zwei oder mehr Carbonsäuregruppen hat, 0,25 bis 0,35 g/l einer anorganischen Säure, 0,1 bis 1,0 g/l einer anorganischen Base, einen pH-Wert im Bereich von 2 bis 5 aufweist.
  19. Verfahren nach Anspruch 16, wobei der zweite chemisch-mechanische Polierschritt einen zweiteiligen Brei aufweist mit einer Zusammensetzung von: einem ersten Teil, der 0,5 bis 30% eines schleifenden Breis mit Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure und 0,01 bis 5 g/l eines sauren pH-Wert-Modulators aufweist; und einem zweiten Teil, der 0,01 bis 5 g/l eines alkalischen pH-Wert-Modulators und 0,01 bis 50 g/l eines sauren pH-Wert-Modulators aufweist.
  20. Verfahren nach Anspruch 16, außerdem aufweisend Zuführen eines Breis in Form von zwei Komponenten auf einen Poliertisch, die auf dem Poliertisch gemischt werden, um eine endgültige Zusammensetzung zu erzeugen und Verwenden der gleichen oder verschiedener Fließgeschwindigkeiten des Breis, um eine Zusammensetzung des Poliermittels während des Polierens zu variieren.
  21. Verfahren nach Anspruch 16, wobei der zweite chemisch-mechanische Polierschritt ein zweiteiliges Poliermittel aufweist mit einer Zusammensetzung von: einem ersten Teil, der 0,5 bis 30% eines schleifenden Breis mit Siliciumdioxid, 0,5 bis 50 g/l einer organischen Säure und 0,01 bis 5 g/l eines sauren pH-Wert-Modulators aufweist; und einem zweiten Teil, der 0,5 bis 30% eines schleifenden Breis mit Siliciumdioxid, 0,01 bis 5 g/l eines alkalischen pH-Wert-Modulators und 0,01 bis 50 g/l eines sauren pH-Wert-Modulators aufweist.
  22. Verfahren nach Anspruch 16, außerdem aufweisend ein nasschemisches Ätzen, um sicherzustellen, dass die Oxidschicht vollständig von dem Nitrid einer Gate-Struktur entfernt wird.
  23. Verfahren nach Anspruch 16, wobei der dritte chemisch-mechanische Polierschritt einen Brei aufweist, das in der Lage ist eine höhere Polierrate für das Nitrid einer Gate-Struktur und niedrigere Polierraten für Oxid und Polysilicium aufzuweisen.
  24. Verfahren nach Anspruch 16, wobei der dritte chemisch-mechanische Polierschritt eine Breiszusammensetzung aufweist mit: 5 bis 10 Gew.-% eines Schleifmittels mit kolloidalem Siliciumdioxid, 0,1 bis 10 g/l einer anorganischen Säure und einen pH-Wert im Bereich von 2 bis 6.
DE112011103351.6T 2010-10-04 2011-10-03 Verfahren zur Herstellung von Halbleitervorrichtungen mit metallischen Ersatz-Gates Expired - Fee Related DE112011103351B4 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US38954610P 2010-10-04 2010-10-04
US61/389,546 2010-10-04
US13/012,879 2011-01-25
US13/012,879 US8507383B2 (en) 2010-10-04 2011-01-25 Fabrication of replacement metal gate devices
PCT/US2011/054545 WO2012047780A2 (en) 2010-10-04 2011-10-03 Fabrication of replacement metal gate devices

Publications (2)

Publication Number Publication Date
DE112011103351T5 true DE112011103351T5 (de) 2013-07-18
DE112011103351B4 DE112011103351B4 (de) 2014-03-13

Family

ID=45890176

Family Applications (2)

Application Number Title Priority Date Filing Date
DE112011103351.6T Expired - Fee Related DE112011103351B4 (de) 2010-10-04 2011-10-03 Verfahren zur Herstellung von Halbleitervorrichtungen mit metallischen Ersatz-Gates
DE112011103350.8T Expired - Fee Related DE112011103350B4 (de) 2010-10-04 2011-10-03 Chemisch-Mechanische Planarisierungsprozesse zum Herstellen von Finfet-Einheiten

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE112011103350.8T Expired - Fee Related DE112011103350B4 (de) 2010-10-04 2011-10-03 Chemisch-Mechanische Planarisierungsprozesse zum Herstellen von Finfet-Einheiten

Country Status (6)

Country Link
US (4) US8497210B2 (de)
JP (2) JP2013545277A (de)
CN (2) CN103155111B (de)
DE (2) DE112011103351B4 (de)
GB (2) GB2497253B (de)
WO (2) WO2012047770A2 (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140127901A1 (en) * 2012-11-08 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k damage free integration scheme for copper interconnects
US20130181265A1 (en) 2012-01-18 2013-07-18 Globalfoundries Inc. Methods of Forming a Gate Cap Layer Above a Replacement Gate Structure and a Semiconductor Device That Includes Such a Gate Structure and Cap Layer
CN103839820B (zh) * 2012-11-25 2018-07-31 中国科学院微电子研究所 半导体器件制造方法
US8900940B2 (en) 2013-01-10 2014-12-02 Globalfoundries Inc. Reducing gate height variance during semiconductor device formation
US9087796B2 (en) * 2013-02-26 2015-07-21 International Business Machines Corporation Semiconductor fabrication method using stop layer
US8895444B2 (en) * 2013-03-13 2014-11-25 Globalfoundries Inc. Hard mask removal during FinFET formation
CN104217947B (zh) * 2013-05-31 2018-11-06 中国科学院微电子研究所 半导体制造方法
KR20150021811A (ko) * 2013-08-21 2015-03-03 삼성전자주식회사 반도체 소자의 제조방법
US20150214114A1 (en) * 2014-01-28 2015-07-30 United Microelectronics Corp. Manufacturing method of semiconductor structure
US9406746B2 (en) 2014-02-19 2016-08-02 International Business Machines Corporation Work function metal fill for replacement gate fin field effect transistor process
JP6340979B2 (ja) * 2014-07-24 2018-06-13 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102015106441B4 (de) * 2015-04-27 2022-01-27 Infineon Technologies Ag Verfahren zum Planarisieren eines Halbleiterwafers
DE102015114307A1 (de) * 2015-08-28 2017-03-02 Infineon Technologies Ag Zumindest teilweise Ausgleichen von Dickenvariationen eines Substrats
US9490253B1 (en) 2015-09-23 2016-11-08 International Business Machines Corporation Gate planarity for finFET using dummy polish stop
US9576954B1 (en) 2015-09-23 2017-02-21 International Business Machines Corporation POC process flow for conformal recess fill
US10490449B2 (en) * 2015-09-24 2019-11-26 Intel Corporation Techniques for revealing a backside of an integrated circuit device, and associated configurations
US9771496B2 (en) * 2015-10-28 2017-09-26 Cabot Microelectronics Corporation Tungsten-processing slurry with cationic surfactant and cyclodextrin
US9640633B1 (en) 2015-12-18 2017-05-02 International Business Machines Corporation Self aligned gate shape preventing void formation
US9613808B1 (en) 2016-01-19 2017-04-04 United Microelectronics Corp. Method of forming multilayer hard mask with treatment for removing impurities and forming dangling bonds
US10347463B2 (en) * 2016-12-09 2019-07-09 Fei Company Enhanced charged particle beam processes for carbon removal
US9865598B1 (en) 2017-03-06 2018-01-09 International Business Machines Corporation FinFET with uniform shallow trench isolation recess
US10546719B2 (en) 2017-06-02 2020-01-28 Fei Company Face-on, gas-assisted etching for plan-view lamellae preparation
DE102021102943A1 (de) * 2020-06-30 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen eines halbleiterbauelements und halbleiterbauelement

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4962064A (en) 1988-05-12 1990-10-09 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
US4954459A (en) 1988-05-12 1990-09-04 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
US5173439A (en) 1989-10-25 1992-12-22 International Business Machines Corporation Forming wide dielectric-filled isolation trenches in semi-conductors
JPH07162435A (ja) 1993-12-06 1995-06-23 Fujitsu Ltd 半固定パス確認方法および装置
JP3438446B2 (ja) 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
JP2687948B2 (ja) 1995-10-05 1997-12-08 日本電気株式会社 半導体装置の製造方法
US5676587A (en) 1995-12-06 1997-10-14 International Business Machines Corporation Selective polish process for titanium, titanium nitride, tantalum and tantalum nitride
US5712185A (en) 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation
US5738800A (en) 1996-09-27 1998-04-14 Rodel, Inc. Composition and method for polishing a composite of silica and silicon nitride
US5759917A (en) 1996-12-30 1998-06-02 Cabot Corporation Composition for oxide CMP
EP0853335A3 (de) 1997-01-10 1999-01-07 Texas Instruments Incorporated Suspension und Verfahren zum mechnisch-chemischen Polieren von Halbleiteranordnungen
US5938505A (en) 1997-01-10 1999-08-17 Texas Instruments Incorporated High selectivity oxide to nitride slurry
US6019806A (en) * 1998-01-08 2000-02-01 Sees; Jennifer A. High selectivity slurry for shallow trench isolation processing
US6114249A (en) 1998-03-10 2000-09-05 International Business Machines Corporation Chemical mechanical polishing of multiple material substrates and slurry having improved selectivity
US6117748A (en) 1998-04-15 2000-09-12 Worldwide Semiconductor Manufacturing Corporation Dishing free process for shallow trench isolation
TW379407B (en) 1998-05-11 2000-01-11 United Microelectronics Corp Manufacturing trench isolation by reverse mask
US6177303B1 (en) * 1998-09-28 2001-01-23 U.S. Philips Corporation Method of manufacturing a semiconductor device with a field effect transistor
US6250994B1 (en) 1998-10-01 2001-06-26 Micron Technology, Inc. Methods and apparatuses for mechanical and chemical-mechanical planarization of microelectronic-device substrate assemblies on planarizing pads
US6361402B1 (en) 1999-10-26 2002-03-26 International Business Machines Corporation Method for planarizing photoresist
US6468910B1 (en) 1999-12-08 2002-10-22 Ramanathan Srinivasan Slurry for chemical mechanical polishing silicon dioxide
US6491843B1 (en) 1999-12-08 2002-12-10 Eastman Kodak Company Slurry for chemical mechanical polishing silicon dioxide
US6964923B1 (en) 2000-05-24 2005-11-15 International Business Machines Corporation Selective polishing with slurries containing polyelectrolytes
KR100365408B1 (ko) * 2000-06-29 2002-12-18 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
WO2002019396A1 (en) 2000-08-29 2002-03-07 Boise State University Damascene double gated transistors and related manufacturing methods
US6319836B1 (en) 2000-09-26 2001-11-20 Lsi Logic Corporation Planarization system
KR100398141B1 (ko) 2000-10-12 2003-09-13 아남반도체 주식회사 화학적 기계적 연마 슬러리 조성물 및 이를 이용한반도체소자의 제조방법
JP2002184734A (ja) * 2000-12-19 2002-06-28 Tokuyama Corp 半導体装置の製造方法
KR100416587B1 (ko) * 2000-12-22 2004-02-05 삼성전자주식회사 씨엠피 연마액
US6440857B1 (en) * 2001-01-25 2002-08-27 Everlight Usa, Inc. Two-step CMP method and employed polishing compositions
US6617251B1 (en) 2001-06-19 2003-09-09 Lsi Logic Corporation Method of shallow trench isolation formation and planarization
KR20030013146A (ko) 2001-08-07 2003-02-14 에이스하이텍 주식회사 실리콘 웨이퍼 연마제 조성물과 그 제조방법
US6743683B2 (en) 2001-12-04 2004-06-01 Intel Corporation Polysilicon opening polish
US6616514B1 (en) 2002-06-03 2003-09-09 Ferro Corporation High selectivity CMP slurry
US7071105B2 (en) 2003-02-03 2006-07-04 Cabot Microelectronics Corporation Method of polishing a silicon-containing dielectric
US7217649B2 (en) 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
JP2004349426A (ja) * 2003-05-21 2004-12-09 Jsr Corp Sti用化学機械研磨方法
US6756643B1 (en) 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
US6855607B2 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. Multi-step chemical mechanical polishing of a gate area in a FinFET
US20040266115A1 (en) 2003-06-25 2004-12-30 Bor-Wen Chan Method of making a gate electrode on a semiconductor device
US6967175B1 (en) * 2003-12-04 2005-11-22 Advanced Micro Devices, Inc. Damascene gate semiconductor processing with local thinning of channel region
KR100596865B1 (ko) 2004-01-05 2006-07-04 주식회사 하이닉스반도체 고평탄성 슬러리 조성물 및 이를 이용한 층간 절연막의cmp 방법
US7294575B2 (en) * 2004-01-05 2007-11-13 United Microelectronics Corp. Chemical mechanical polishing process for forming shallow trench isolation structure
US7056782B2 (en) * 2004-02-25 2006-06-06 International Business Machines Corporation CMOS silicide metal gate integration
JP2006049479A (ja) * 2004-08-03 2006-02-16 Nitta Haas Inc 化学的機械研磨方法
JP4954462B2 (ja) 2004-10-19 2012-06-13 株式会社フジミインコーポレーテッド 窒化シリコン膜選択的研磨用組成物およびそれを用いる研磨方法
US7531105B2 (en) 2004-11-05 2009-05-12 Cabot Microelectronics Corporation Polishing composition and method for high silicon nitride to silicon oxide removal rate ratios
US7125321B2 (en) 2004-12-17 2006-10-24 Intel Corporation Multi-platen multi-slurry chemical mechanical polishing process
US7166506B2 (en) 2004-12-17 2007-01-23 Intel Corporation Poly open polish process
US20060216935A1 (en) * 2005-03-28 2006-09-28 Ferro Corporation Composition for oxide CMP in CMOS device fabrication
US20080045014A1 (en) 2006-08-18 2008-02-21 United Microelectronics Corp. Complex chemical mechanical polishing and method for manufacturing shallow trench isolation structure
JP2008072429A (ja) * 2006-09-14 2008-03-27 Toshiba Corp トライステートバッファ回路
CN100459100C (zh) 2006-09-30 2009-02-04 中芯国际集成电路制造(上海)有限公司 平坦化方法及顶层金属层隔离结构的形成方法
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
KR20080084293A (ko) 2007-03-15 2008-09-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4614981B2 (ja) * 2007-03-22 2011-01-19 Jsr株式会社 化学機械研磨用水系分散体および半導体装置の化学機械研磨方法
KR20080101454A (ko) 2007-05-18 2008-11-21 주식회사 하이닉스반도체 반도체 소자의 소자분리 방법
JP5070969B2 (ja) * 2007-07-20 2012-11-14 ソニー株式会社 半導体装置の製造方法
DE102007041207B4 (de) 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
KR20090026984A (ko) 2007-09-11 2009-03-16 테크노세미켐 주식회사 절연막의 화학기계적 연마용 슬러리 조성물
DE102007046849B4 (de) 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
KR20090038141A (ko) 2007-10-15 2009-04-20 주식회사 하이닉스반도체 반도체소자의 트렌치 소자분리막 형성방법
US8153526B2 (en) * 2008-08-20 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. High planarizing method for use in a gate last process
US20100059823A1 (en) 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US8008145B2 (en) 2008-09-10 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. High-K metal gate structure fabrication method including hard mask
US7939392B2 (en) * 2008-10-06 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gate height control in a gate last process
US9548211B2 (en) * 2008-12-04 2017-01-17 Cabot Microelectronics Corporation Method to selectively polish silicon carbide films
SG196817A1 (en) * 2009-02-16 2014-02-13 Hitachi Chemical Co Ltd Polishing agent for copper polishing and polishing method using same
US8697517B2 (en) 2010-03-16 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Reduced substrate coupling for inductors in semiconductor devices
DE102010028461B4 (de) * 2010-04-30 2014-07-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einebnung eines Materialsystems in einem Halbleiterbauelement unter Anwendung eines nicht-selektiven in-situ zubereiteten Schleifmittels
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same

Also Published As

Publication number Publication date
CN103155111B (zh) 2016-02-17
GB2497253B (en) 2014-03-19
GB201305907D0 (en) 2013-05-15
DE112011103350B4 (de) 2018-04-12
JP2013539236A (ja) 2013-10-17
DE112011103350T9 (de) 2013-10-24
CN103155111A (zh) 2013-06-12
US8497210B2 (en) 2013-07-30
US20120083125A1 (en) 2012-04-05
WO2012047770A3 (en) 2012-06-21
GB2497253A (en) 2013-06-05
DE112011103350T5 (de) 2013-07-18
CN103155122B (zh) 2016-03-09
US8507383B2 (en) 2013-08-13
GB2497490A (en) 2013-06-12
WO2012047770A2 (en) 2012-04-12
US20120083122A1 (en) 2012-04-05
DE112011103351B4 (de) 2014-03-13
CN103155122A (zh) 2013-06-12
WO2012047780A2 (en) 2012-04-12
WO2012047780A3 (en) 2012-06-14
JP5926732B2 (ja) 2016-06-01
US20120083121A1 (en) 2012-04-05
GB2497490B (en) 2014-02-26
JP2013545277A (ja) 2013-12-19
US8513127B2 (en) 2013-08-20
US20120083123A1 (en) 2012-04-05
US8524606B2 (en) 2013-09-03
GB201305905D0 (en) 2013-05-15

Similar Documents

Publication Publication Date Title
DE112011103351B4 (de) Verfahren zur Herstellung von Halbleitervorrichtungen mit metallischen Ersatz-Gates
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE112005000854B4 (de) Verfahren zum Herstellen eines Halbleiterelements mit einer High-K-Gate-Dielektrischen Schicht und einer Gateelektrode aus Metall
DE102017123334A1 (de) Gatestapel für i/o-vorrichtungen mit gestapeltem finnenkanal und nanodrahtkanal-kernvorrichtungen
DE102009043628B4 (de) Verbesserte Füllbedingungen in einem Austauschgateverfahren durch Ausführen eines Polierprozesses auf der Grundlage eines Opferfüllmaterials
DE112005002998T5 (de) Transistoranordnung und Verfahren zur Herstellung derselben
DE10124741A1 (de) Aufschlämmung für ein chemisch-mechanisches Polierverfahren und Verfahren zur Herstellung eines Halbleiterbauelements
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102019126339B4 (de) Rückstandsentfernung in metall-gate schneideprozess
DE102020106234A1 (de) Transistoren mit verschiedenen schwellenspannungen
DE102009021484B4 (de) Höhere Gleichmäßigkeit einer Kanalhalbleiterlegierung durch Herstellen von STI-Strukturen nach dem Aufwachsprozess
US6268251B1 (en) Method of forming MOS/CMOS devices with dual or triple gate oxide
DE102007041206B4 (de) Halbleiterbauelement und Verfahren zum selbstjustierten Entfernen eines high-k Gatedielektrikums über einem STI-Gebiet
DE102020131140A1 (de) Gateisolierungsstruktur
DE102021100333A1 (de) Halbleitervorrichtungsstruktur
DE10261407A1 (de) CMP-Slurry für ein Metall und Verfahren zur Herstellung eines Metallleiter-Kontaktstopfens einer Halbleitervorrichtung unter Verwendung der Slurry
DE102020112763B4 (de) Verfahren zur gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102018206438B4 (de) Verfahren zur Herstellung von Kontaktstrukturen
KR100251057B1 (ko) 망간산화물을 함유하는 슬러리 및 이를 사용한 반도체 장치의 제조방법
KR20170068309A (ko) 반도체 소자 제조 방법
DE102018101016A1 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102021102571A1 (de) Finnenhöhe und sti-tiefe zur leistungsverbesserungbei halbleitervorrichtungen mit p-kanal-transistoren hoher mobilität
DE102021106093A1 (de) Halbleitervorrichtungen mit dielektrischen finnen und verfahren zu deren herstellung
DE102021104811A1 (de) Ätzprofilsteuerung für eine gate-kontaktöffnung
DE102019200831A1 (de) Kontaktstrukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: JSR CORPORATION, JP

Free format text: FORMER OWNERS: JSR CORP., TOKIO/TOKYO, JP; INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES , US

Free format text: FORMER OWNERS: JSR CORP., TOKIO/TOKYO, JP; INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNERS: JSR CORP., TOKIO/TOKYO, JP; INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: LIFETECH IP SPIES DANNER & PARTNER PATENTANWAE, DE

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

Representative=s name: DILG HAEUSLER SCHINDELMANN PATENTANWALTSGESELL, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R082 Change of representative

Representative=s name: LIFETECH IP SPIES DANNER & PARTNER PATENTANWAE, DE

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R082 Change of representative

Representative=s name: LIFETECH IP SPIES DANNER & PARTNER PATENTANWAE, DE

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R020 Patent grant now final
R020 Patent grant now final

Effective date: 20141216

R081 Change of applicant/patentee

Owner name: JSR CORPORATION, JP

Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US; JSR CORPORATION, TOKIO/TOKYO, JP

Owner name: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES , US

Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US; JSR CORPORATION, TOKIO/TOKYO, JP

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US; JSR CORPORATION, TOKIO/TOKYO, JP

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

Representative=s name: LIFETECH IP SPIES & BEHRNDT PATENTANWAELTE PAR, DE

R081 Change of applicant/patentee

Owner name: JSR CORPORATION, JP

Free format text: FORMER OWNERS: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US; JSR CORPORATION, TOKIO/TOKYO, JP

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNERS: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US; JSR CORPORATION, TOKIO/TOKYO, JP

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

Representative=s name: LIFETECH IP SPIES & BEHRNDT PATENTANWAELTE PAR, DE

R082 Change of representative

Representative=s name: LIFETECH IP SPIES & BEHRNDT PATENTANWAELTE PAR, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee