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Technisches
Anwendungsgebiet
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Die
vorliegende Erfindung bezieht sich auf ein Verfahren zum Zerteilen
eines Halbleiter-Wafers, wonach ein Halbleiter-Wafer, der eine Vielzahl
von Halbleiterbauelementen aufweist, in einzelne Teile zerteilt
wird, so dass jedes eines der vorstehend beschriebenen Halbleiterbauelemente
ist, sowie auf ein Herstellungsverfahren für Halbleiterbauelemente.
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Hintergrund-Fachwissen
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Verschiedene
Verfahren zum Zerteilen eines Halbleiter-Wafers von diesem Typ,
das heißt
also verschiedene Weisen von Dicingverfahren sind bei dem Herstel lungsverfahren
von Halbleiterbauteilen bekannt. Das heißt beispielsweise ein Verfahren
zum Zerteilen von Halbleiterbauteilen, die jeweils auf einem Halbleiter-Wafer gebildet wurden,
in einzelne Halbleiterbauteile durch das mechanische Zerschneiden
des Halbleiter-Wafers entlang von Teilungslinien durch die Verwendung
einer scheibenförmigen
Schneidemaschine, die Diamanten oder ähnliches verwendet, und auf
die als ein Dicer Bezug genommen wird (siehe beispielsweise die
japanische ungeprüfte
Patentveröffentlichung
Nr. 2003-173987). Zusätzlich
zu einem solchen Verfahren zum Dicen durch die Nutzung eines Dicers
gibt es ein Verfahren zum Zerteilen eines Halbleiter-Wafers durch
das Ausstrahlen von Laserstrahlen entlang der Teilungslinien (siehe
beispielsweise die japanische ungeprüfte Patentveröffentlichung
Nr. 2003-151924).
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In Übereinstimmung
mit diesen herkömmlichen
Verfahren zum Zerteilen eines Halbleiter-Wafers durch die Verwendung
eines Dicers oder eines Laserstrahls, wie vorstehend beschrieben,
wird der Halbleiter-Wafer entlang der Teilungslinien zerschnitten,
welche in einer rasterartigen Anordnung auf der Oberfläche des
Halbleiter-Wafers eingerichtet sind, und auf diese Weise wird der
Halbleiter-Wafer
in einzelne Teile zerteilt, wobei jedes von ihnen ein Halbleiterbauteil
in einer rechteckigen Form darstellt.
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Offenbarung
der Erfindung
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Bei
dem herkömmlichen
Dicingverfahren, wie vorstehend beschrieben, wird der Halbleiter-Wafer – in einer
ungefähren
kreisförmigen
Form – entlang
von jeder der Teilungslinien zerschnitten, die in einer rasterartigen
Anordnung eingerichtet sind, und folglich gibt es zwangsläufig eine
Anzahl von kleinen Teilen des Wafers, die nicht ein Halbleiterbauelement-Bereich
in einer rechteckigen Form werden, in der Nähe des Umfanges des Halbleiter-Wafers.
Solche Teile können
nicht als Halbleiterbauteile genutzt werden und werden letztlich
als Abfall beseitigt, nachdem die jeweiligen Halbleiterbauteile
von dem zerteilten Halbleiter-Wafer abgelöst wurden.
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Mehr
denn je ist in den letzten Jahren die Miniaturisierung der Halbleiterbauteile – die in
dem Wafer gebildet werden – fortgeschritten
und zusammen mit diesem wurden die kleinen Teile des Wafers, die bei
dem Dicingverfahren erzeugt werden, ebenso miniaturisiert. In dem
Fall, in dem die Teile des Wafers auf diese Art und Weise miniaturisiert
sind, wird jedoch verursacht, dass die kleinen Teile des Wafers – der auf
einer Wafer-Folie klebt – zu
denen der Halbleiter-Wafer gemacht wird, auf dem das Dicingverfahren
ausgeführt
wird, abspringen, aufgrund der Ausdehnung dieser Wafer-Folie zu
dem Zeitpunkt, wenn diese Wafer-Folie ausgedehnt wird, und infolgedessen
kleben die Teile an der Oberfläche
der Halbleiterbauteile und in einigen Fällen entsteht ein Problem, wo
ein Fehler bei der Einrichtung dieser Halbleiterbauteile verursacht
werden kann.
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Genauer
gesagt wird diese Tendenz signifikant, wenn die Teile des Wafers
miniaturisiert sind, wie vorstehend beschrieben. Zusätzlich springen
in einigen Fällen
die kleinen Teile des Wafers aufgrund von Schwingungen in der Wafer-Folie
ab, verursacht durch den Ablösevorgang
zu dem Zeitpunkt, wenn die einzelnen Halbleiterbauteile abgelöst werden,
zusätzlich
zu dem Fall, in dem die Wafer-Folie
ausgedehnt wird.
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Folglich
ist es eine Aufgabe der vorliegenden Erfindung, das vorstehend beschriebene
Problem zu lösen
und ein Verfahren zum Zerteilen eines Halbleiter-Wafers vorzustellen, so wie ein Herstellungsverfahren
für Halbleiterbauteile
gemäß dem ein
Halbleiter-Wafer, der eine Vielzahl von Halbleiterbauteilen aufweist,
in einzelne Teile zerteilt werden kann, wobei jedes von ihnen eines
der vorstehend beschriebenen Halbleiterbauteile darstellt, während verhindert
wird, dass Teile des Wafers, die durch den Zerteilungsvorgang erzeugt
werden, an der Oberfläche
von irgendeinem der Halbleiterbauteile kleben, die in einzelne Teile
zerteilt wurden.
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Um
die vorstehend genannte Aufgabe zu erfüllen, stellt die vorliegende
Erfindung die folgende Zusammensetzung vor.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zum
Zerteilen eines Halbleiter-Wafers vorgestellt, Folgendes umfassend:
Platzieren
einer Maske auf einer Maskenplatzierungsseiten-Oberfläche des
Halbleiter-Wafers, welcher eine Vielzahl von Halbleiterbauelementen
aufweist, die jeweils in jedem von Baueinheitentstehungsbereichen
gebildet sind, wobei die Baueinheitentstehungsbereiche Bereiche
in einer rechteckigen Form sind, die durch imaginäre Teilungslinien
abgetrennt sind und einige von einer Vielzahl von imaginär eingeteilten
Bereichen darstellen, welche durch die imaginären Teilungslinien abgetrennt
sind, die jeweils in einer rasterartigen Anordnung auf dem Halbleiter-Wafer
und einer Umfangslinie eingerichtet sind, welches eine äußere Umfangsaußenlinie
des Halbleiter-Wafers ist, wobei die Maske so platziert ist, um Teilungslinien
zum Zerteilen in einzelne Teile der Halbleiterbauelemente zu definieren,
durch das Einrichten der Teilungslinien auf dem Wafer während des
Ausrichtens mit den imaginären
Teilungslinien, und um eine Gesamtheit von Oberflächen des
Wafers entsprechend zu jeweiligen zu entfernenden Bereichen freizulegen,
wobei die zu entfernenden Bereiche Bereiche in einer ungefähr dreieckigen
Form darstellen, abgetrennt durch die Umfangslinie des Wafers und
die imaginären
Teilungslinien, und einige der imaginär eingeteilten Bereiche darstellen,
und
Ausführen
von Plasmaätzen
auf der Maskenplatzierungsseiten-Oberfläche des Wafers, auf der die
Maske platziert wird, durch welches der Halbleiter-Wafer entlang
der definierten Teilungslinien in die einzelnen Halbeiterbauelemente
zerteilt wird, während
Abschnitte entsprechend der zu entfernenden Bereiche in dem Wafer
entfernt werden.
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Gemäß einem
zweiten Aspekt der vorliegenden Erfindung wird das Verfahren zum
Zerteilen eines Halbleiter-Wafers vorgestellt, wie in dem ersten Aspekt
definiert, wobei jedes Liniensegment, das durch jede der imaginären Teilungslinien
gebildet wird, welche jeden der zu entfernenden Bereiche aufteilt,
eine Länge
aufweist, die kürzer
ist als die Länge von
jedem Liniensegment, das jeden der Baueinheitentstehungsbereiche
aufteilt.
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Gemäß einem
dritten Aspekt der vorliegenden Erfindung wird das Verfahren zum
Zerteilen eines Halbleiter-Wafers vorgestellt, wie in dem ersten Aspekt
definiert, wobei durch das Platzieren der Maske die Teilungslinien
durch das Platzieren der Maske auf der Maskenplatzierungsseiten-Oberfläche definiert
werden, um eine Gesamtheit der Oberflächen des Wafers entsprechend
zu den Positionen freizulegen, auf denen die imaginären Teilungslinien
eingerichtet sind.
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Gemäß einem
vierten Aspekt der vorliegenden Erfindung wird das Verfahren zum
Zerteilen eines Halbleiter-Wafers vorgestellt, wie in dem ersten Aspekt
definiert, wobei angenommen wird, dass alle die Bereiche, die nicht
denen der Baueinheitentstehungsbereiche von den imaginär eingeteilten
Bereichen entsprechen, die zu entfernenden Bereiche sind, und dann
die Maske auf der Oberfläche
platziert wird, um die Gesamtheit der Oberflächen des Wafers entsprechend
der jeweiligen zu entfernenden Bereiche freizulegen.
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Gemäß einem
fünften
Aspekt der vorliegenden Erfindung wird das Verfahren zum Zerteilen
eines Halbleiter-Wafers vorgestellt, wie in dem ersten Aspekt definiert,
wobei durch das Platzieren der Maske auf dem Wafer die Maske platziert
wird, um die gesamte Maskenplatzierungsseiten-Oberfläche zu bedecken,
und dann die Maske teilweise entlang der Teilungslinien des Wafers
entfernt wird, um die Oberfläche
des Wafers freizulegen, während
die Maske teilweise entfernt wird, um die Oberflächen entsprechend der zu entfernenden
Bereiche freizulegen.
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Gemäß einem
sechsten Aspekt der vorliegenden Erfindung wird das Verfahren zum
Zerteilen eines Halbleiter-Wafers vorgestellt, wie in dem ersten Aspekt
definiert, wobei durch das Platzieren der Maske auf dem Wafer eine
Positionsinformation über
die zu entfernenden Bereiche in dem Wafer erzielt werden, und dann
die Maske platziert wird, um die Gesamtheit der Oberflächen entsprechend
der zu entfernenden Bereiche auf einer Basis der erzielten Positionsinformation
freizulegen.
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Gemäß einem
siebten Aspekt der vorliegenden Erfindung wird ein Herstellungsverfahren
für Halbleiterbauelemente
vorgestellt, Folgendes umfassend:
Zerteilen des Halbleiter-Wafers
in die einzelnen Halbleiterbauelemente entlang der Teilungslinien,
während
des Entfernens der zu entfernenden Bereiche des Wafers, gemäß dem Verfahren
zum Zerteilen des Halbleiter-Wafers, wie in einem der Ansprüche 1 bis
6 definiert, und
Entfernen der Maske durch das Ausführen des
Ashing-Prozesses auf der Maskenplatzierungsseiten-Oberfläche des
Wafers, wobei auf diese Weise die Halbleiterbauelemente als einzelne
Teile hergestellt werden.
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Gemäß dem ersten
Aspekt der vorliegenden Erfindung wird angenommen, dass Bereiche
in einer ungefähren
dreieckigen Form, welche gegenüber
anderen Bereichen verhältnismäßig kleine
Bereiche sind, die nicht Baueinheitentstehungsbereiche in den jeweiligen
imaginär
eingeteilten Bereichen werden, zu entfernende Bereiche sind, die
zu entfernen sind, und das Plasmaätzen wird durch die Verwendung
einer Maske ausgeführt,
die platziert wird, um Abschnitte (Bereiche) der Oberfläche des
Halbleiter-Wafers freizulegen, die den zu entfernenden Bereichen
entsprechen, und auf diese Art und Weise können die Abschnitte, die den
zu entfernenden Bereichen in dem vorstehend beschriebenen Halbleiter-Wafer
entsprechen, entfernt und beseitigt werden. Folglich kann die Bildung
von vergleichsweise kleinen Teilen in dem Halbleiter-Wafer verhindert werden,
und folglich kann das Auftreten von Problemen, verursacht durch
solche Teile des Wafers – beispielweise
Probleme, wo solche Teile an Oberflächen von Halbleiterbauteilen
kleben – zuverlässig verhindert
werden.
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Zudem
wird ein solches Beseitigungsverfahren der zu entfernenden Bereiche
durch Plasmaätzen
zum Zerteilen der Halbleiterbauteile in einzelne Teile ausgeführt, und
folglich ist es nicht notwendig, einen separaten Vorgang hinzuzufügen, um
diese zu entfernen, und folglich kann ein effizientes Verfahren ausgeführt werden.
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Gemäß dem zweiten
Aspekt der vorliegenden Erfindung ist jeder der zu entfernenden
Bereiche ein kleinerer Bereich im Vergleich zu jedem der Baueinhei tentstehungsbereiche,
so dass die Längendimension
der Segmente, die jeden der zu entfernenden Bereiche teilen, kürzer ist
als die der Segmente, die jeden der Baueinheitentstehungsbereiche
teilt, und folglich können
Partikel, die verhältnismäßig leicht
abspringen, durch das Entfernen der zu entfernenden Bereiche zuverlässig entfernt
werden, und folglich können
Probleme, so wie das Abspringen von solchen Teilen des Wafers, wirksam
verhindert werden.
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Gemäß dem dritten
Modus wird die Maske platziert, um die Gesamtheit der imaginären Teilungslinien
freizulegen, die auf der Oberfläche
auf der Seite eingerichtet wurden, auf der die Maske platziert wird,
und auf diese Weise können
die Bereiche, die angeordnet sind, um die Baueinheitentstehungsbereiche
in dem Halbleiter-Wafer zu umgeben und die weder die Baueinheitentstehungsbereiche
noch die zu entfernenden Bereiche darstellen, entlang der Teilungslinien
als einzelne abgetrennte Teile herausgeschnitten werden. Wie vorstehend
beschrieben, werden die Bereiche, die angeordnet sind, um die Baueinheitentstehungsbereiche
zu umgeben – das
heißt die
Halbleiterbauteile-, nicht als große Stücke belassen, und werden in
einem Zustand belassen, in dem sie in einzelne Teile zerteilt sind,
und auf diese Art und Weise wird es möglich, die Wafer-Folie (Klebefolie)
sanft auszudehnen, wenn jedes der Halbleiter-Bauelemente abgelöst wird.
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Gemäß dem vierten
Aspekt der vorliegenden Erfindung werden all die Bereiche, die nicht
die Baueinheitentstehungsbereiche von den imaginär eingeteilten Bereichen werden,
durch Plasmaätzen
als die zu entfernenden Bereiche entfernt, und auf diese Art und
Weise können
die Abschnitte, die nicht Halbleiterbauelemente in dem Halbleiter-Wafer
sind, vollständig
entfernt werden, und folglich kann ein Zerteilungsvorgang ausgeführt werden,
bei dem keine Abfallteile erzeugt werden.
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Gemäß einem
anderen Aspekt der vorliegenden Erfindung wird – nachdem ein solcher Zerteilungsvorgang
für einen
Halbleiter-Wafer ausgeführt wurde – ein Ashing-Prozess
ausgeführt,
um die Maske zu entfernen, und auf diese Art und Weise kann ein
Herstellungsverfahren für
ein Halbleiterbauelement vorgestellt werden, gemäß dem Halbleiterbauelemente
als einzelne Teile gebildet werden.
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Kurze Beschreibung
der Figuren
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Diese
und andere Aspekte und Merkmale der vorliegenden Erfindung werden
deutlich aus der folgenden Beschreibung in Verbindung mit den bevorzugten
Ausführungsformen
von dieser, unter Bezugnahme auf die beigefügten Figuren. Es zeigen:
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1 ein
schematisches Konfigurationsschema, welches eine Plasmabearbeitungsvorrichtung
zeigt, die bei einem Herstellungsverfahren für Halbleiterbauelemente gemäß einer
Ausführungsform
der vorliegenden Erfindung verwendet wird;
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2 ein
schematisches Konfigurationsschema, welches eine Laserbearbeitungsvorrichtung zeigt,
die bei dem Herstellungsverfahren für die Halbleiterbauelemente
gemäß der Ausführungsform
verwendet wird;
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3 ein
Ablaufdiagramm, welches die Vorgänge
des Herstellungsverfahrens für
die Halbleiterbauelemente gemäß der vorstehend
beschriebenen Ausführungsform
zeigt;
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4A bis 4D schematische
erläuternde
Ansichten zum Erläutern
von jedem Verfahren des Ablaufdiagramms von 3; 4A eine
Ansicht eines Halbleiter-Wafers in einem Zustand, in dem Halbleiterbauelemente
gebildet wurden,
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4B eine
Ansicht, die den Halbleiter-Wafer in einem Zustand zeigt, in dem
eine Schutzschicht bei dem Schutzschicht-Aufbringungsvorgang aufgetragen wurde,
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4C eine
Ansicht, die den Halbleiter-Wafer in einem Zustand zeigt, in dem
der Poliervorgang ausgeführt
wird, und
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4A eine
Ansicht, die den Halbleiter-Wafer in einem Zustand zeigt, in dem
der Beseitigungsvorgang der beschädigten Schicht ausgeführt wird;
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5A bis 5F schematische
erläuternde
Ansichten zum Erläutern
von jedem Verfahren des Ablaufdiagramms von 3; 5A eine
Ansicht, die den Halbleiter-Wafer in einem Zustand zeigt, in welchem
eine Maskenschicht in dem Maskenschicht-Formungsvorgang gebildet
wurde,
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5B eine
Ansicht, die den Halbleiter-Wafer in einem Zustand zeigt, in dem
die entfernten Maskenabschnitte für Teilungslinien und die entfernten
Maskenabschnitte für
zu entfernende Abschnitte, die zu entfernen sind, in dem Vorgang
zum teilweise Entfernen der Maskenschicht gebildet sind,
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5C eine
Ansicht, die den Halbleiter-Wafer in einem Zustand zeigt, in dem
das Ätzen
in dem Plasma-Dicingverfahren ausgeführt wird;
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5D eine
Ansicht, die den Halbleiter-Wafer in einem Zustand zeigt, in dem
er in Teile zerteilt ist, wobei jedes von ihnen ein Halbleiterbauelement darstellt,
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5E eine
Ansicht des Halbleiter-Wafers in einem Zustand, in dem die Maske
in dem Maskenschicht-Beseitigungsvorgang
entfernt worden ist, und
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5F eine
Ansicht des Halbleiter-Wafers in einem Zustand, in dem eine Chip-Montageschicht auf
den Halbleiter-Wafer aufgetragen wurde;
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6 eine
schematische erläuternde
Ansicht zum Erläutern
eines Verfahrens zum Abtrennen der imaginär getrennten Bereiche in dem
Halbleiter-Wafer, welche einen Zustand zeigt, in dem jeweilige imaginäre Teilungslinien
in einer rasterartigen Anordnung eingerichtet sind;
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7 eine
schematisches Ansicht, welche zu entfernende Bereiche in dem Halbleiter-Wafer zeigt,
die zu entfernen sind;
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8 eine
schematische Ansicht des Halbleiter-Wafers, in dem ein Maskenmuster
gebildet ist, in einem Zustand, in dem die Maskenschicht teilweise
entfernt wurde;
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9 ein
schematisches perspektivisches Diagram des Halbleiter-Wafers von 8;
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10 eine
schematische Ansicht eines Halbleiter-Wafers – welcher durch das Plasmaätzverfahren
in Teile geteilt wurde, wobei jedes von ihnen ein Halbleiterbauelement
darstellt – und
sich in einem Zustand befindet, in dem die Abschnitte, die den zu entfernenden
Bereichen entsprechen, entfernt wurden; und
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11 ein
schematisches Diagramm, welches ein Zerteilungsverfahren gemäß einer
Modifikation der vorstehend beschriebenen Ausführungsform zeigt, und eine
schematische Ansicht ist, welche den Halbleiter-Wafer in einem Zustand
zeigt, in dem ein Maskenmuster zum Entfernen all der Bereiche auf dem
Halbleiter-Wafer eingerichtet ist, die nicht die Baueinheitentstehungsbereiche
werden.
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Bestes Verfahren
zum Ausführen
der Erfindung
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Bevor
mit der Beschreibung der vorliegenden Erfindung begonnen wird, ist
zu beachten, dass gleiche Bauteile in den beigefügten Figuren durch gleiche
Bezugszeichen gekennzeichnet sind.
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Im
Folgenden wird eine Ausführungsform der
vorliegenden Erfindung ausführlich
beschrieben unter Bezugnahme auf die beigefügten Figuren.
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Ein
Verfahren zum Zerteilen eines Halbleiter-Wafers und ein Herstellungsverfahren
für ein Halbleiterbauelement
gemäß einer
Ausführungsform der
vorliegenden Erfindung werden im Folgenden beschrieben, wobei die
Konfigurationen von Vorrichtungen, die bei dem Verfahren zum Zerteilen
eines Halbleiter-Wafers und dem Herstellungsverfahren für ein Halbleiterbauelement
verwendet werden, zuerst beschrieben werden.
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1 ist
ein schematisches Konfigurationsschema, welches die Konfiguration
einer Plasmabearbeitungsvorrichtung 101 zeigt, welches
ein Beispiel ist für
eine Zerteilungsvorrichtung für
einen Halbleiter-Wafer in Übereinstimmung
mit dem Verfahren zum Zerteilen eines Halbleiter-Wafers der vorliegenden
Erfindung. Die Plasmabearbeitungsvorrichtung 101 ist eine
Vorrichtung zum Ausführen
eines Plasmaätzverfahrens
auf einem Halbleiter-Wafer, wo eine Vielzahl von Halbleiterbauelementen
gebildet wurde, und auf diese Weise ein Zerteilungsverfahren (Plasmadicingverfahren)
an dem Halbleiter-Wafer ausgeführt
wird, der in einzelne Teile der Halbleiterbauelemente zerteilt wird.
Zuerst wird im Folgenden eine schematische Konfiguration dieser
Plasmabearbeitungsvorrichtung 101 unter Bezugnahme auf 1 beschrieben.
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Wie
in 1 gezeigt weist die Plasmabearbeitungsvorrichtung 101 eine
Vakuumkammer 11 auf, die eine Verarbeitungskammer 12 eines
geschlossenen Raumes zum Anwenden der Plasmabearbeitung an einem
Halbleiter-Wafer 1 einschließt. In der Vakuumkammer 11 sind
eine untere Elektrode 13 und eine obere Elektrode 14 parallel
eingerichtet, indem sie einander gegenüberliegen. Außerdem ist
auf der oberen Fläche
der unteren Elektrode 13, wie in der Figur zu sehen ist,
eine Platzierungsfläche 13a,
auf der ein nahezu scheibenförmiger
Halbleiter-Wafer 1 eingerichtet werden kann, gebildet,
und der Halbleiter-Wafer 1 ist auf der Platzierungsfläche 13a eingerichtet,
in einem Zustand, in dem der gesamte Umfang von ihm durch einen
Isolierring 18 umgeben ist. Außerdem hat die Platzierungsfläche 13a eine
Aufgabe, den eingerichteten Halbleiter-Wafer 1 in einer lösbaren Art
und Weise durch Vakuum-Ansaugen oder durch elektrostatisches Ansaugen
anzusaugen und zu halten. Die untere Elektrode 13 ist in
der Verarbeitungskammer 12 durch einen Isolator 12a eingerichtet,
wobei die untere Elektrode 13 und die Verarbeitungskammer 12 durch
den Isolator 12a elektrisch isoliert sind.
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Außerdem ist
in der oberen Elektrode 14 ein Gaszuführloch 14a gebildet,
welches ein Durchgang ist, um Plasmaerzeugungsgas in das Innere
eines Raumes (elektrischer Entladeraum) zu führen, der zwischen der oberen
Elektrode 14 und der unteren Elektrode 13 gebildet
ist, in einer solchen Weise, um durch das Innere der oberen Elektrode 14 zu
führen. Außerdem ist
ein Ende des Gaszuführloches 14a in der
oberen Elektrode 14 – die
gebildet ist, um mit der Außenseite
der Vakuumkammer 11 verbunden zu sein – mit einer Plasmaerzeugungsgas-Zuführeinheit 17 verbunden,
die außerhalb
der Vakuumkammer 11 eingerichtet ist, wodurch ermöglicht wird,
beispielsweise ein fluoriertes Plasmaerzeugungsgas von der Plasmaerzeugungsgas-Zuführeinheit 17 zu
der Verarbeitungskammer 12 durch das Gaszuführloch 14a zuzuführen. Es
ist zu beachten, dass an einem Mittelpunkt des Gaszuführdurchgangs,
der sich zwischen der Plasmaerzeugungsgas-Zuführeinheit 17 und dem
einen Ende des Gaszuführlochs 14 erstreckt, ein
Strömungs-Regelventil 16 vorgesehen
ist, das einen Gasströmungsmengen-Regelabschnitt
zum Regeln einer zugeführten
Gasströmungsmenge
auf eine gewünschte
Strömungsmenge
veranschaulicht. Außerdem
ist eine poröse
Platte 15 auf der unteren Oberfläche der oberen Elektrode 14 platziert,
wie in der Figur zu sehen ist, welche ermöglicht, das Plasmaerzeugungsgas,
das durch das Gaszuführloch 14a in
das Innere der Verarbeitungskammer 12 zugeführt wird,
in einer solchen Weise zuzuführen,
dass es durch die poröse
Platte 15 gleichmäßig auf
den Halbleiter-Wafer 1 gesprüht wird, der auf der Platzierungsfläche 13a der
unteren Elektrode 13 eingerichtet ist.
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Außerdem weist
die Plasmabearbeitungsvorrichtung 101 eine Vakuumpumpe 19 auf,
die eine Evakuierungsvorrichtung für das Reduzieren des Drucks
in der Verarbeitungskammer 12 auf einen gewünschten
Druck veranschaulicht (das heißt
das Erzeugen eines Vakuums in der Verarbeitungskammer 12)
durch das Evakuieren der Verarbeitungskammer 12. Außerdem wird
eine RF-Stromzufuhreinheit 20 elektrisch
mit der unteren Elektrode 13 verbunden, wo durch ermöglicht wird,
eine Hochfrequenzspannung auf die unter Elektrode 13 von
der RF-Stromzufuhreinheit 20 anzulegen
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In
der auf diese Art und Weise zusammengesetzten Plasmabearbeitungsvorrichtung 101 wird – nachdem
der Halbleiter-Wafer 1 auf der Platzierungsfläche 13a der
unteren Elektrode 13 eingerichtet ist und die Vakuumkammer 11 geschlossen
ist – die
Verarbeitungskammer 12 evakuiert, und durch die Vakuumpumpe 19 wird
ein Vakuum hergestellt, und eine Hochfrequenzspannung wird auf die
untere Elektrode 13 durch den Betrieb der RF-Stromzufuhreinheit 20 angelegt,
während
eine bestimmte Menge von Plasmaerzeugungsgas zu der Verarbeitungskammer 12 von
der Plasmaerzeugungsgas-Zuführeinheit 17 zugeführt wird,
durch welches fluoriertes Plasma in dem elektrischen Entladungsraum
zwischen der oberen Elektrode 14 und der unteren Elektrode 13 erzeugt
wird. Durch das Freilegen der Oberfläche des Halbleiter-Wafers 1 durch
auf das auf diese Weise erzeugte Plasma, kann das Ätzen (das
heißt
Plasmaätzen)
der freigelegten Oberfläche
ausgeführt
werden. Es ist zu beachten, dass die Plasmabearbeitungsvorrichtung 101 eine
Kühleinheit 21 aufweist,
zum Kühlen
des Halbleiter-Wafers 1,
der auf der Platzierungsfläche 13a der
unteren Elektrode 13 eingerichtet ist, durch die Platzierungsfläche 13a,
mittels des Zirkulierens eines Kühlmittels
in dem Inneren der unteren Elektrode 13. Folglich ermöglicht das
Vorhandensein der Kühleinheit 21 das
Verhindern, dass die Temperatur des Halbleiter-Wafers 1 durch die Hitzeerzeugung
während
der Plasmabearbeitung über
eine bestimmte Temperatur hinaus ansteigt.
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Nun
wird die Struktur einer Laserbearbeitungsvorrichtung 102 beschrieben,
welche die Bildungsvorrichtung für
Halbleiter-Wafer-Dicingmasken veranschaulicht, bei der während des
Plasmadicens durch eine solche Plasmabearbeitungsvorrichtung 101 eine
Maskenschicht, die auf der Oberfläche eines Halbleiter-Wafer 1 platziert
ist, mit einem Laserstrahl entlang der Dicingpositionen von jeweiligen Halbleiterelementen
bearbeitet wird, um Dicinglinien zu bilden, unter Bezugnahme auf
das schematische Blockdiagramm in 2.
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Wie
in 2 gezeigt, weist die Laserbearbeitungsvorrichtung 102 eine
Wafer-Halteeinheit 40 (Wafer-Haltevorrichtung)
auf, zum Halten des Halbleiter-Wafers 1, der eine Maskenschicht 5 aufweist, die
darauf in dem Zustand gebildet ist, in einer lösbaren Weise freigelegt zu
sein. Ein bewegbarer Plattenbewegungskopf 37, ausgestattet
mit einer Laserbestrahlungseinheit 39 und einer Kamera 38,
ist auf der Wafer-Halteeinheit 40 vorgesehen, und ferner
ist ein Bewegungsapparat (Vorrichtung) 35 zum Bewegen des
bewegbaren Plattenbewegungskopfes 37 relativ zu der Wafer-Halteeinheit 40 entlang
der Oberfläche des
Halbleiter-Wafers 1 in dem Zustand eingerichtet, in dem
er durch die Wafer-Halteeinheit 40 gehalten wird. Folglich
gestattet der Bewegungsapparat 35, der den bewegbaren Plattenbewegungskopf 37 bewegt,
der Laserbestrahlungseinheit 39 und der Kamera 38,
die an dem bewegbaren Plattenbewegungskopf 37 befestigt
sind, relativ zu der Wafer-Halteeinheit 40 bewegt zu werden.
Außerdem
ist die Laserbestrahlungseinheit 39 in der Lage, den Laserstrahl
der durch eine Lasererzeugungseinheit 36 erzeugt wird,
zu dem Halbleiter-Wafer 1 auszustrahlen, der unterhalb
angeordnet ist.
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Die
Kamera 38 ist eine Infrarotkamera zum Aufnehmen von Bildern
des unterhalb angeordneten Halbleiter-Wafers 1 durch Infrarotlicht.
In diesem Fall können
Bilder eines Schaltungsmusters oder Markierungen auf der Leitungsbildungsfläche des
Halbleiter-Wafers 1 durch die Maskenschicht 5 aufgenommen
werden. Dann wird das Bildaufnahme-Ergebnis in einen Erkennungsabschnitt 34 eingegeben,
der in einer Laserbearbeitungs-Steuerungseinheit 30 eingeschlossen
ist, welches eine Steuerungseinheit darstellt, in der eine Erkennungsverarbeitung
ausgeführt wird,
um die Position und die Schaltungsmuster-Anordnung des Halbleiter-Wafers 1 zu
erfassen.
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Außerdem umfasst
die Laserbearbeitungs-Steuerungseinheit 30 einen Steuerungsabschnitt 33 zum
Steuern einer Lasererzeugungsoperation durch die Lasererzeugungseinheit 36,
einer Bewegungsoperation durch den Bewegungsapparat 35 und
einer Erkennungsverarbeitung durch den Erkennungsabschnitt 34,
eines Operations-/Eingabeabschnitts 31 zum Operieren und
Befehlen der Steuerung durch den Steuerungsabschnitt 33 und
eines Arbeitsdaten- Speicherabschnitts 32 zum
Speichern von Daten, auf die während
der Steuerungsoperation durch den Steuerungsabschnitt 33 Bezug
genommen wird. Der Arbeitsdaten-Speicherabschnitt 32 speichert
Daten über
Dicingpositionen (Dicinglinien oder Zerteilungslinien) von jeweiligen
Halbleiterbauelementen auf dem Halbleiter-Wafer 1 und Daten über die
Breite der Dicinglinien, die an den Dicingpositionen (Dicingbreite)
gebildet sind, das heißt
die Breite der Beseitigung der Maskenschicht, die entlang der Dicingpositionen
entfernt wird. Das Schreiben von Daten auf dem Arbeitsdaten-Speicherabschnitt 32 ist durch
den Operations-/Eingabeabschnitt 31 durchführbar.
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Wenn
die Laserbearbeitung des Halbleiter-Wafers 1 in der Laserbearbeitungsvorrichtung 102 ausgeführt wird,
die eine solche Struktur aufweist, steuert der Steuerungsabschnitt 33 den
Bewegungsapparat 35 basierend auf aktuellen Positionsdaten
des Halbleiter-Wafers 1, die durch den Erkennungsabschnitt 34 erfasst
wurde, und den Daten über
die Dicingpositionen, welche in dem Arbeitsdaten-Speicherabschnitt 32 gespeichert
sind. Dadurch ermöglicht
der Bewegungsapparat 35, die Laserbestrahlungseinheit 39 entlang
der Dicingpositionen auf der oberen Fläche des Halbleiter-Wafers 1 zu
bewegen. Außerdem
wird durch den Steuerungsabschnitt 33, der die Lasererzeugungseinheit 36 basierend
auf den Daten über
die Breite der Dicinglinien steuert, möglich, einen Laserstrahl mit
einer Ausgangsleistung auszustrahlen, der geeignet ist, um die Maskenschicht 5 mit
einer Beseitigungsbreite entsprechend der Breite der Dicinglinien
von der Laserbestrahlungseinheit 39 zu beseitigen. Durch
das Ausführen einer
solchen Laserbearbeitung wird es möglich, ein Maskenmuster mit
nur einem Abschnitt entsprechend der Dicinglinien zu bilden, zum
voneinander Trennen der Halbleiterbauelemente, der in der Maskenschicht 5 auf
der Oberfläche
des Halbleiter-Wafers 1 entfernt wird.
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Nun
erfolgt eine Beschreibung einer Serie der Herstellungsprozesse von
jeweiligen Halbleiterbauelementen, einschließlich dem Dicen des Halbleiter-Wafers 1,
die ausgeführt
werden unter Verwendung der auf diese Weise strukturierten Laserbearbeitungsvorrichtung 102 und
der Plasmabearbeitungsvorrichtung 101. Für die Beschreibung
zeigt die 3 ein Ablaufdiagramm, welches
die Vorgän ge des
Herstellungsverfahrens für
die Halbleiterbauelemente zeigt und ferner zeigen die 4A, 4B, 4C, 4D, 5A, 5B, 5C, 5D, 5E und 5F schematische
erläuternde
Ansichten zum Erläutern
der Vorgänge
des Herstellungsverfahrens.
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Zuerst
wird in Schritt S1 in dem Ablaufdiagramm von 3 die Bearbeitung
so wie Schichtbildung, Freilegen und Ätzen auf eine Leitungsbildungsfläche 1a angewendet,
welches eine erste Oberfläche
des Halbleiter-Wafers 1 ist, um eine Vielzahl von Leitungsbildungsabschnitten 2 zu
bilden, welche Halbleiterbauelemente werden, wie in 4A gezeigt
(Halbleiterbauelemente-Entstehungsverfahren).
Außerdem
sind in jedem der Leitungsbildungsabschnitte 2 eine Vielzahl
von externen Verbindungselektroden 3 aus leitfähigen Materialien gebildet,
in dem Zustand, von der Leitungsbildungsfläche 1a freigelegt
zu sein.
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Als
nächstes
werden, um zu bestimmen, ob der Halbleiter-Wafer 1 jeweilige
Leitungsbildungsabschnitte 2 aufweist und die externen
Verbindungselektroden 3, die darauf gebildet sind, irgendwelche defekten
Abschnitte in ihrem Anordnungszustand aufweisen oder nicht, die
Anordnungszustände
der jeweiligen Leitungsbildungsabschnitte 2 und der externen
Verbindungselektroden 3 untersucht (Halbleiterbauelement-Untersuchungsverfahren,
Schritt S2). Bei dieser Untersuchung wird hauptsächlich untersucht, ob die Leitungsbildungsabschnitte 2 und
die externen Verbindungselektroden 3 bezüglich ihrer elektrischen
Eigenschaften Defekte aufweisen oder nicht. Basierend auf dem Ergebnis
der Untersuchung wird die Qualitätsprüfung an
jedem Leitungsbildungsabschnitt 2 ausgeführt, und
bezüglich
dieser Leitungsbildungsabschnitte 2 – die bestimmt wurden, fehlerhaft
zu sein – wird
ihre Positionsinformation für den
Halbleiter-Wafer 1 gebildet und gespeichert. Solch eine
Positionsinformation kann in einer Speichervorrichtung gespeichert
werden, die in der Untersuchungsvorrichtung für das Ausführen der Untersuchung eingeschlossen
ist oder kann in einer Speichervorrichtung gespeichert sein, die
in einem Verwaltungssystem zum Verwalten des gesamten Herstellungsverfahrens
der Halbleiterbauelemente und ähnlichem
eingeschlossen ist. Der Typ von Speicherkonfiguration kann verschiedene
Formen annehmen, solange wie die Positionsinformation in dem Zustand gespei chert
ist, dass sie in den folgenden Prozessen zugänglich ist. Außerdem wird
die Positionsinformation nicht nur in dem Fall einer Positionsinformation für die Leitungsbildungsabschnitte 2 erzeugt
und beibehalten, bei denen festgestellt wurde, dass sie fehlerhaft
sind, sondern in dem Fall der Positionsinformation für die Leitungsbildungsabschnitte 2,
bei denen im Gegenteil festgestellt wurde, dass sie akzeptabel sind,
so dass die akzeptablen Leitungsbildungsabschnitte 2 von
den fehlerhaften Leitungsbildungsabschnitten 2 unterschieden
werden können.
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Als
nächstes,
wie in 4B gezeigt, wird mit einem Klebstoff
eine Schutzschicht 4 auf die Leitungsbildungsfläche 1a aufgetragen,
um zu verhindern, dass die Leitungsbildungsfläche 1a des Halbleiter-Wafers 1 nach
der Beendigung des Untersuchungsvorgangs während irgendeinem darauf folgenden
Vorgang beschädigt
wird (Schutzschicht-Auftragungsverfahren, Schritt S3). Es ist zu
beachten, dass die Schutzschicht 4 für die Nutzung in nahezu derselben
Form wie die äußere Form
des Halbleiter-Wafers 1 gebildet ist, um die Gesamtheit
der Leitungsbildungsfläche 1a zu
bedecken und nicht von dem Endabschnitt des Halbleiter-Wafers 1 nach
außen
hervorzustehen. Durch die Verwendung der Schutzschicht 4 in
einer solchen Form wird es möglich,
das Eintreten eines solchen Schadens zu verhindern, dass während der
folgenden Vorgänge,
so wie der Plasmabearbeitung, die Schutzschicht 14, die von
dem Halbleiter-Wafer 1 hervorsteht, durch Plasma verbrennt.
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Als
nächstes
in Schritt S41 in 3 wird ein Polierverfahren für das Verringern
der Dicke des Halbleiter-Wafers 1 durchgeführt. Genauer
gesagt, wie in 4C gezeigt, wird der Halbleiter-Wafer 1 auf dem
Haltetisch 42 durch die Schutzschicht 4 platziert – wobei
die Leitungsbildungsfläche 1a des
Halbleiter-Wafers 1 an der unteren Seite eingerichtet ist,
wie in der Figur zu sehen ist – und
die Platzierungsposition wird gehalten. In diesem Zustand wird eine
Verfahrenszielfläche 1b (zweite
Oberfläche
oder Masken-Platzierungsoberfläche,
auf der in den folgenden Prozessen eine Maske platziert wird), welches
eine Oberfläche
auf der gegenüberliegenden
Seite der Leitungsbildungsfläche 1a des
Halbleiter-Wafers 1 ist,
durch die Verwendung einer Schleifscheibe poliert. Auf der unteren
Fläche
der Schleifscheibe 41, wie in der Figur zusehen ist, ist
ein Schleifstein befestigt, und der Schleifstein wird entlang der
Verfahrenszielfläche 1b des
Halbleiter-Wafers 1 rotiert, in dem Zustand, in Kontakt
mit der Oberfläche
zu stehen, um das Polieren der Verfahrenszielfläche 1b auszuführen. Durch
eine solche Polierbehandlung wird der Halbleiter-Wafer 1 verdünnt, um
eine Dicke von etwa 100 μm
oder weniger aufzuweisen, beispielsweise 50 μm in der vorliegenden Ausführungsform.
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In
der Nähe
der Oberfläche
der Verfahrenszielfläche 1b des
Halbleiter-Wafers 1, die dem Politurprozess ausgesetzt
ist, wird ein Haltedruck – übertragen
durch das Polieren mit der Schleifscheibe 41 – für beschädigte Schichten
gebildet. Solch eine beschädigte
Schicht, die auf den gebildeten Halbleiterbauelementen zurückgeblieben
ist, verringert den Widerstand der Halbleiterbauelemente und verursacht
eine Verschlechterung ihrer Qualität. Um solch eine Verschlechterung
der Qualität
zu verhindern, wird die beschädigte
Schicht, die auf der Verfahrenszielfläche 1b des Halbleiter-Wafers 1 gebildet
ist, entfernt, wie in 4D gezeigt wird (Entfernungsprozess
der beschädigten
Schicht, Schritt S42). Beispielsweise, wie in 4D gezeigt,
wird eine ätzende Lösung (Schwefelsäure, Salpetersäure, Phosphorsäure, fluorierte
Säure usw.) 51 in
Kontakt mit der beschädigten
Schicht gebracht, die auf der Verfahrenszielfläche 1b des Halbleiter-Wafers 1 gebildet
ist, um die beschädigte
Schicht durch das Korrodieren der beschädigten Schicht durch die chemische
Reaktion zu entfernen (Nassätzungsbearbeitung).
Es ist zu beachten, dass anstelle der Anwendung der Nassätzungsbearbeitung
als das Entfernungsverfahren der beschädigten Schicht, die beschädigte Schicht
durch das Anwenden von Plasmaätzen
auf der Verfahrenszielfläche 1b entfernt
werden kann (Plasmaätzungsverfahren),
oder die beschädigte
Schicht kann entfernt werden durch das Polieren der Verfahrenszielfläche 1b.
Außerdem
bildet der Prozess, der den Politurprozess in Schritt S41 und den
Entfernungsprozess der beschädigten
Schicht in Schritt S42 kombiniert, den Verdünnungsprozess in Schritt S4.
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Nachdem
ein solcher Ausdünnungsprozess durchgeführt wurde,
wie in 5 gezeigt, wird eine Maskenschicht 5 auf
der Verfahrenszielfläche 1b des Halbleiter-Wafers 1 gebildet
(Maskenschicht-Bildungsverfahren, Schritt S51). Die Mas kenschicht 5 ist
zum Bilden von Maskenmustern zur Verwendung in dem im Folgenden
beschriebenen Plasma-Dicingverfahren, wobei das Maskenmuster aus
einem Material gebildet wird, so wie Aluminium und Harz, welche
eine Toleranz gegenüber
Plasma aufweisen, das unter Verwendung von fluorierenden Gasen erzeugt wird.
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In
dem Fall des Verwendens von Aluminium werden ein Verfahren zum Bilden
einer dünnen
Aluminiumschicht auf der Verfahrenszielfläche 1b durch Ablagerung
und ein Verfahren zum Aufbringen einer folienartigen dünnen Aluminiumschicht
angewendet. In dem Fall des Verwendens von Harz kann ein Verfahren
zum Aufbringen eines Harzes angewendet werden, der in einer Schichtform
gebildet ist, und ein Verfahren zum Beschichten der Verfahrenszielfläche 1b mit
einem flüssigen
Harz durch das Spin-Coating-Verfahren und ähnlichem.
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Als
nächstes,
wie in 5B gezeigt, wird das teilweise
Entfernern der Maskenschicht 5 durch die Laserbearbeitung
ausgeführt
(Prozess des teilweisen Entfernens der Maskenschicht, Schritt S52). Genauer
gesagt wird in der Laserbearbeitungsvorrichtung 102, die
in 2 gezeigt wird, der Halbleiter-Wafer 1,
dessen Maskenschicht 5 auf der Verfahrenszielfläche 1b gebildet
ist, auf der Wafer-Halteeinheit 40 durch
die Schutzschicht 4 platziert, welche auf der Leitungsbildungsfläche 1a aufgetragen
ist, und die Platzierungsposition wird gehalten. Danach wird, während die
Kamera 38 durch den Bewegungsapparat 35 entlang
der Oberfläche
des Halbleiter-Wafers 1 bewegt wird, ein Bild des Schaltungsmusters
des Halbleiter-Wafers 1 erzielt. Durch das Ausführen des Erkennungsverfahrens
des erzielten Bildes in dem Erkennungsabschnitt 34, wird
die tatsächliche
Position des Halbleiter-Wafers 1 erkannt. Der Steuerungsabschnitt 33 steuert
den Bewegungsapparat 35, basierend auf dem Ergebnis des
Erkennungsverfahrens und der Positionsdaten über die Dicingpositionen (Positionen
der Dicinglinien), die in dem Arbeitsdaten-Speicherabschnitt 32 gespeichert
sind, und bewegt die Laser-Bestrahlungseinheit 39 entlang
der Dicingpositionen des Halbleiter-Wafers 1. Während des
Bewegens der Laser-Bestrahlungseinheit 39 steuert der Steuerungsabschnitt 33 die
Lasererzeugungseinheit 36, basierend auf den Daten über die Breite
der Dicinglinien, und strahlt einen Laserstrahl mit einer Ausgangsleistung
ab, die geeignet ist, um die Maskenschicht 5 mit einer
Beseitigungsbreite entsprechend der Breite zu entfernen. Mit einer
solchen Bestrahlung durch den Laserstrahl 39a wird ein Dicing-Maskenbeseitigungsabschnitt 5a – an dem die
Maskenschicht 5 teilweise beseitigt ist – an den Dicingpositionen
der jeweiligen Halbleiter-Bauelemente gebildet, wie in 5B gezeigt.
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Hier
wird ein Verfahren zum Festlegen der vorstehend genannten Teilungslinien
(Teilungspositionen) in dem Halbleiter-Wafer 1, das heißt ein Verfahren
zum Festlegen der Anordnung der jeweiligen Halbleiterbauelemente
ausführlich
beschreiben. Für diese
Beschreibung zeigt die 6 eine schematische Ansicht
des Halbleiter-Wafers 1.
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Wie
in 6 gezeigt, weist der Halbleiter-Wafer 1 eine äußere Form
nahezu in kreisförmiger
Form auf, und eine Ausrichtungsebene F, welche einen Endabschnitt
in linearer Form darstellt, ist an dem Bodenendabschnitt in der
Figur gebildet. Eine Vielzahl von imaginären Teilungslinien 51,
welche imaginäre
gerade Linie sind, sind in einer rasterförmigen Anordnung auf dem Halbleiter-Wafer 1 eingerichtet,
wie in 6 gezeigt, und auf diese Weise ist die Oberfläche auf
dem Halbleiter-Wafer 1 in eine Vielzahl von Bereiche mit
den jeweiligen imaginären Teilungslinien 51,
der Umfangslinie 52, welche die Umfangsaußenlinie
des Halbleiter-Wafers 1 darstellt, und der Ausrichtungsebene
F unterteilt. Hier wird auf jeden der Bereiche, die auf diese Art
und Weise unterteilt sind, als imaginär eingeteilte Bereiche R Bezug
genommen.
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Genauer
gesagt, wie in 6 gezeigt, sind die imaginären Teilungslinien 51 in
einem vorbestimmten Abstand eingerichtet und in den Richtungen,
die senkrecht zueinander verlaufen. Einige der imaginären Teilungslinien 51 sind
in einem Abstand „a" in der Richtung
eingerichtet, die beispielsweise parallel zu der Ausrichtungsebene
F verläuft,
und der Rest der imaginären
Teilungslinien 51 ist mit einem Abstand „b" in der Richtung
eingerichtet, die senkrecht zu der Ausrichtungsebene F verläuft, und
auf diese Weise wird der Halbleiter-Wafer 1 in eine Vielzahl
der imaginär
geteilten Bereiche R zerteilt.
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Es
wird angenommen, dass die Bereiche in recheckiger Form, die nur
mit den imaginären
Teilungslinien 51 abgetrennt sind, ohne die Umfangslinie 52 von
den imaginär
geteilten Bereichen R einzuschließen, Baueinheitentstehungsbereiche
R1 darstellen. Diese Baueinheitentstehungsbereiche R1 sind Bereiche
in recheckiger Form, die eine Dimension von „a" in der Längsrichtung und eine Dimension „b" in der Querrichtung
aufweisen, und sind Bereiche, in denen Leitungsbildungsabschnitte 2 gebildet
sind, die jeweils die Halbleiterbauelemente werden. Folglich ist
es vorzuziehen, die Anordnung der vorstehend beschriebenen imaginären Teilungslinien 51 in einer
solchen Art und Weise festzulegen, dass die maximale Anzahl der
Baueinheitentstehungsbereiche R1 von einem Halbleiter-Wafer 1 erzielt
werden kann. Hier kann ein solches Festlegen der Anordnungen ausgeführt werden
durch die Verwendung einer Bestimmungsvorrichtung für die Halbleiterbauelemente-Anordnung,
die beispielsweise einen Computer, ein Betriebsprogramm und ähnliches
einschließt, und
die Anordnung, die auf diese Weise festgelegt wurde, kann als Anordnungsdatum
in dem Halbleiterbauelement-Herstellungsverfahren verwendet werden.
Folglich werden die jeweiligen Leitungsbildungsabschnitte 2 auf
der Basis von Anordnungsdaten der jeweiligen Baueinheitentstehungsbereiche R1
gebildet, die mit den jeweiligen imaginären Teilungslinien 51 abgetrennt
wurden, wie vorstehend in dem Halbleiterbauelement-Herstellungsverfahren (Schritt
S1) in dem Ablaufdiagramm von 3 beschrieben.
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Die
imaginär
getrennten Bereiche R, die in dem Halbleiter-Wafer 1 abgetrennt
sind, schließen Bereiche
ein, die sich von den Baueinheitentstehungsbereichen R1 unterscheiden.
Von diesen Bereichen wird angenommen, dass Bereiche mit nahezu einer
dreieckigen Form, die mit zwei imaginären Teilungslinien 51 abgetrennt
werden, die senkrecht zueinander und der Umfangslinie 52 verlaufen,
zu entfernende Bereiche R2 sind, die zu entfernen sind. Diese zu
entfernenden Bereiche R2 sind die Bereiche, die von dem Halbleiter-Wafer 1 in
dem im Folgenden beschriebenen Plasmadicingverfahren entfernt werden.
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Hier
werden diese zu entfernenden Bereiche R2 ausführlich beschrieben unter Bezugnahme
auf die vergrößerte schematische
Ansicht von 7, welches einen Teil des Halbleiter-Wafers 1 zeigt.
Wie in 7 gezeigt, sind in der Nähe der Umfangslinie 52 des
Halbleiter-Wafers 1 imaginär eingeteilte Bereiche R angeordnet,
die nicht in den Baueinheitentstehungsbereichen R1 eingeschlossen
sind. Von diesen Bereichen sind die Bereiche, die nahezu eine dreieckige
Form aufweisen (Bereiche, die mit Schraffur in 7 gezeigt
werden), die durch die Umfangslinie 52 an ihrer imaginären Hypotenuse
(betrachtet als eine gerade Linie) und zwei imaginäre Teilungslinien 51 definiert
sind, die senkrecht zueinander verlaufen wie die anderen zwei Seiten
des Dreiecks, die zu entfernenden Bereiche R2. Die Längen der
jeweiligen Liniensegmente (Seiten), die durch die vorstehend beschriebenen
zwei imaginären
Teilungslinien 51 in den zu entfernenden Bereichen R2 definiert sind,
sind jeweils kürzer
als die Längen „a" und „b" von einem Liniensegment
der Baueinheitentstehungsbereiche R1. Zusätzlich sind einige der imaginär getrennten
Bereiche R – anders
als die zu entfernenden Bereiche R2 – nicht in den Baueinheitentstehungsbereichen
R1 eingeschlossen, und solche Bereiche sind definiert durch vier
oder mehr Seiten mit einem verhältnismäßig langen
Bereich im Vergleich zu den zu entfernenden Bereichen R2, welche
Bereiche sind, die eine nahezu dreieckige Form aufweisen.
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Zusätzlich sind
Anordnungsdaten über
solche zu entfernende Bereiche R2 vorbereitet – zusammen mit Anordnungsdaten über beispielsweise
die jeweiligen Baueinheitentstehungsbereiche R1 – und gespeichert, so dass
diese ausgegeben werden können,
um in dem unten beschriebenen Vorgang genutzt zu werden. Hier wird
in 6 die Anordnung der imaginären Teilungslinien 51 in
einer rasterartigen Anordnung, die in 6 auf dem
Halbleiter-Wafer 1 in einer Linie ausgerichtet sind, in
die Laserbearbeitungsvorrichtung 102 als die Positionsdaten
der Teilungslinien eingegeben, und folglich wird der teilweise Entfernungsvorgang
der Maskenschicht ausgeführt.
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Zusätzlich wurden
die Anordnungsdaten der jeweiligen zu entfernenden Bereiche R2,
die als ein Ergebnis der vorstehend beschriebenen Festlegung der
Anordnung präpariert
wurden, in den Arbeitsdaten-Speicherabschnitt 32 der Laserbearbeitungsvorrichtung 102 durch
einen Operations-/Eingabeabschnitt 31 eingegeben. Eine
solche Positionsinformation kann über drahtlose Datenübertra gungsmittel, verdrahtete
Datenübertragungsmittel
oder Speichermedien eingegeben werden. Zu dem Zeitpunkt des Vorgangs
zum Entfernen der Abschnitte der Maskenschicht 5 entlang
der Teilungslinien, steuert der Steuerungsabschnitt 33 den
Bewegungsapparat 35, die Lasererzeugungseinheit 36 und
die Laserbestrahlungseinheit 39 auf der Basis der Anordnungsdaten des
zu entfernenden Bereichs R2, der in dem Arbeitsdaten-Speicherabschnitt 32 gespeichert
ist, und die Abschnitte der Maskenschicht 5, die in den
jeweiligen zu entfernenden Bereichen R2 eingerichtet sind, werden
mit dem Laserstrahl 39a freigelegt, und folglich werden
die Abschnitte der Maskenschicht 5 entfernt, um die Gesamtheit
der Verfahrenszielfläche 1b des
Halbleiter-Wafers 1 in den zu entfernenden Bereichen R2
freizulegen. Infolgedessen werden entfernte Maskenabschnitte 5b für die zu
entfernende Bereiche auf denjenigen Bereichen gebildet, die mit den
jeweiligen zu entfernenden Bereichen R2 in der Maskenschicht 5 übereinstimmen.
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Genauer
gesagt wird in dem Halbleiter-Wafer 1, der in 5B gezeigt
ist, in dem Fall, in dem die jeweiligen Bereiche in der Nähe der zwei
Endabschnitte – links
und rechts in der Figur – zu
entfernende Bereiche R2 sind, die Gesamtheit der Maskenschicht 5,
die auf der Verfahrenszielfläche 1b auf dem
Halbleiter-Wafer 1 in
den jeweiligen zu entfernenden Bereichen R2 eingerichtet ist, entfernt,
um die Gesamtheit der Verfahrenszielfläche 1b freizulegen. 8 ist
eine schematische Ansicht des Halbleiter-Wafers 1 in einem
Zustand, in dem die Abschnitte der Maskenschicht 5 auf
die vorstehend beschriebene Art und Weise entfernt wurden. Zusätzlich ist 9 eine
schematische perspektivische Ansicht, die den Halbleiter-Wafer 1 von 8 zeigt.
Hier sind die Teilungslinien auf dem Halbleiter-Wafer 1 in 9 vereinfacht.
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Wie
in den 8 und 9 gezeigt, weist die Maskenschicht 5,
die auf den Verfahrenszielflächen 1b des
Halbleiter-Wafers 1 eingerichtet wurde, Maskenmuster 5d auf,
wo die entfernten Maskenabschnitte 5a für die Teilungslinien, die entfernten
Maskenabschnitte 5b für
die zu entfernenden Abschnitte und die Maskenabschnitte 5c eingerichtet
sind, wo die Maskenschicht 5 verbleibt, ohne entfernt zu
werden. In diesem Zustand werden die Verfahrenszielflächen 1b des Halbleiter-Wafers 1,
die den jeweiligen Teilungslinien entsprechen, durch die jeweiligen
entfernten Maskenabschnitte 5a für die Teilungslinien freigelegt,
und zur selben Zeit werden die Verfahrenszielflächen 1b des Halbleiter-Wafers 1,
die mit den jeweiligen zu entfernenden Bereichen R2 übereinstimmen,
durch die jeweiligen entfernten Maskenabschnitte 5b entfernt.
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Als
nächstes
wird das Plasmaätzen
an dem Halbleiter-Wafer 1 ausgeführt, wo die Maskenmuster 5d wie
vorstehend beschrieben gebildet wurden, und auf diese Weise wird
ein Verfahren zum Zerteilen des Halbleiter-Wafers in Teile ausgeführt (Plasmadicingverfahren,
Schritt S6).
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Genauer
gesagt wird bei der Plasmabearbeitungsvorrichtung 101,
die in 1 gezeigt ist, ein Halbleiter-Wafer 1 über die
Schutzschicht 4 auf der Platzierungsfläche 13a der unteren
Elektrode 13 platziert, wobei die Verfahrenszielfläche 1b,
auf der die Maskenmuster 5d gebildet wurden, die obere
Oberfläche
bildet. Dach wird die Vakuumkammer 11 geschlossen, und
in dem Inneren der Verarbeitungskammer 12 wird durch das
Betreiben der Vakuumpumpe 19 ein Vakuum erzeugt (zum Beispiel
ein Vakuum von etwa 100 Pa) und gleichzeitig wird ein Gas, dessen
Strömungsmenge
durch das Strömungsregulierungsventil 16 eingestellt
wird, von der Plasmaerzeugungsgas-Zuführeinheit 17 in das
Innere der Verarbeitungskammer 12 durch das Gaszuführloch 14a und
die poröse
Platte 15 zugeführt.
In einem solchen Zustand wird eine Hochfrequenzspannung mittels
der RF-Stromzufuhreinheit 20 auf die untere Elektrode 13 angelegt,
und auf diese Weise kann Plasma in dem elektrischen Entladungsraum
zwischen der oberen Elektrode 14 und der unteren Elektrode 13 erzeugt
werden.
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Wie
in 5C gezeigt, sind die Maskenmuster 5d – die auf
der Verfahrenszielfläche 1b des
Halbleiter-Wafers 1 in einem Zustand, auf der Platzierungsfläche 13a der
unteren Elektrode 13 platziert zu sein, gebildet sind – zu dem
Plasma 61 hin freigelegt, das in dem vorstehend beschriebenen
Entladungsraum erzeugt wurde. Infolge dieses Freilegens zu dem Plasma 61 sind
die entfernten Maskenabschnitte 5a für die Teilungslinien, die freigelegte
Oberflächen
sind, auf der die Maske 5c nicht platziert, und die Verfahrenszielflächen 1b,
die den entfernten Maskenabschnitten 5b für die zu
entfernenden Bereiche entsprechen, zu dem Plasma 61 hin
freigelegt. Das Ätzen
wird auf der freigelegten Verfahrenszielfläche 1b durch dieses
Freilegen mit dem Plasma ausgeführt.
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Plasmaätzen wird
auf den freigelegten Verfahrenszielflächen 1b des Halbleiter-Wafers 1 ausgeführt, und
auf diese Weise wird die Dicke des Halbleiter-Wafers 1 in
den Abschnitten reduziert, die diesen freigelegten Oberflächen entsprechen,
und schließlich
werden diese Abschnitte entfernt und beseitigt. Infolgedessen – wie in 5D gezeigt – wird der Halbleiter-Wafer 1 in
die Teile der Halbleiter-Bauelemente 1d entlang
der Teilungslinien 1c zerteilt, und gleichzeitig werden
die Abschnitte des Halbleiter-Wafers 1, die den zu entfernenden
Bereichen R2 entsprechen, von den jeweiligen entfernten Maskenabschnitten 5b für die zu
entfernenden Bereiche entfernt.
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Danach,
wie in 5E gezeigt, werden die Teile
der Maske 5c, die auf den Verfahrenszielflächen 1b der
jeweiligen abgeteilten Halbleiter-Bauelemente 1d verbleiben,
entfernt durch das Ausführen
von beispielsweise einem Ashing-Prozess
(Maskenschicht-Entfernungsverfahren, Schritt S7). 10 ist eine
schematische Ansicht des Halbleiter-Wafers 1, auf dem dieser
Maskenschicht-Entfernungsprozess ausgeführt wurde.
Wie in 10 gezeigt, sind die Halbleiter-Bauelemente 1d in
Teile geteilt, und zusätzlich
sind Teile des Halbleiter-Wafers 1 von
den Abschnitten entfernt, die den jeweiligen zu entfernenden Bereichen
R2 entsprechen. Infolgedessen liegen keine Teile auf dem Halbleiter-Wafer 1 – auf dem
der Zertrennungsprozess durchgeführt
wurde – vor,
welche kleine Bereiche in nahezu dreieckiger Form darstellen.
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Danach,
wie in 5F gezeigt, wird eine Klebschicht
(Chipmontage-Schicht) 6 auf die Verfahrenszielfläche 1b des
Halbleiter-Wafers 1 aufgetragen (Aufbringungsverfahren
der Chipmontage-Schicht, Schritt S8), und gleichzeitig wird die Schutzschicht 4,
welche die Leitungsbildungsfläche 1a des
Halbleiter-Wafers 1 geschützt hat, abgetrennt. Hier weist
die Klebschicht 6 eine Größe auf, die größer ist
als die des Halbleiter-Wafers 1, und sie ist außerdem durch
einen Waferring (Aufspannvorrichtung), nicht gezeigt, an dem Rand
des Halbleiter-Wafers befestigt, und es wird möglich, den Halbleiter-Wafer 1 durch
das Halten dieses Waferrings zu handhaben. Die Halbleiterbauelemente-Herstellungsverfahren
sind beendet, wie vorstehend beschrieben.
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Die
Leitungsbildungsfläche 1a von
jedem der Halbleiterbauelemente 1d in einem Zustand, in
dem sie an der Klebschicht 6 kleben, wie vorstehend beschrieben,
wird von beispielsweise einer Ansaugdüse angesaugt und gehalten,
und die Ansaugdüse wird
in diesem Zustand angehoben, und auf diese Weise kann das Halbleiterbauelement 1d – angesaugt
und gehalten von der Ansaugdüse – von der Klebschicht 6 abgetrennt
werden, um herausgenommen zu werden (abgelöst). Zu dem Zeitpunkt des Ansaugens
und Ablösens
mittels einer Ansaugdüse
wie vorstehend beschrieben, werden Bilder der Leitungsbildungsfläche 1a der
Halbleiterbauelemente 1d durch eine Abbildungsvorrichtung
erzielt, und ein Erkennungsvorgang wird mit diesen Bildern ausgeführt, und
auf diese Weise wird das herauszunehmende Halbleiterbauelement 1d spezifiziert.
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Zusätzlich,
wenn das Halbleiterbauelement 1d auf diese Weise abgelöst ist,
wird eine sogenannte Ausdehnungsoperation ausgeführt, wo sich die Klebschicht 6 – an welcher
der Halbleiter-Wafer 1 geklebt hat – nach außen hin ausgedehnt, und diese Ausdehnungsoperation
bildet Spalte zwischen nebeneinanderliegenden Halbleiterbauelementen 1d, und
ein solches Bilden von Spalten kann verhindern, dass sich Halbleiterbauelemente 1d mit
einem angrenzenden Halbleiterbauelement 1d stören, das
abgelöst
wird, und folglich kann das Halbleiterbauelement 1d zuverlässig abgelöst werden.
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Außerdem werden
in einigen Fällen
Schwingungen in der Klebschicht 6 erzeugt, zu dem Zeitpunkt,
an dem eine Ausdehnungsoperation an der Klebschicht 6 ausgeführt wird
oder zu dem Zeitpunkt des Ablösens,
wie vorstehend beschrieben. Selbst in dem Fall, in dem eine solche
Schwingung erzeugt wird, werden die Abschnitte, die den zu entfernenden Bereichen
R2 entsprechen, von dem Halbleiter-Wafer 1 entfernt, auf
dem das Zerteilungsverfahren ausgeführt wurde, so dass nicht kleine
Teile erzeugt werden, und aus diesem Grunde kann das Auftre ten eines
Problems, das gemäß dem Stand
der Technik verursacht wird – wo
kleine Teile abspringen -, zuverlässig verhindert werden.
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Außerdem können kleine
Teile entfernt werden, wie vorstehend beschrieben, durch das Ausführen des
Plasmadicingverfahrens, durch die Verwendung der entfernten Maskenabschnitte 5b für die zu entfernenden
Bereiche, die zusammen mit den entfernten Maskenabschnitten 5a für die Teilungslinien gebildet
wurden, welche die Teilungslinien in dem Verfahren zum Bilden der
Maskenmuster definieren. Folglich ist es nicht notwendig, einen
zusätzlichen Vorgang
speziell für
das Entfernen von solchen kleinen Teilen auszuführen, und die Halbleiterbauelemente-Herstellungsverfahren
können
effizienter durchgeführt
werden.
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Zusätzlich sind
die jeweiligen zu entfernenden Bereiche R2 – welche Bereiche in nahezu
einer dreieckigen Form darstellen – Bereiche, die nicht nebeneinanderliegend
zu den Baueinheitentstehungsbereichen R1 durch die imaginären Teilungslinien 51 angeordnet
sind, und auf diese Weise – selbst
wenn in dem Fall, in dem die entfernten Maskenabschnitte 5b für die zu
entfernenden Bereiche gebildet werden, die den jeweiligen zu entfernenden
Bereichen R2 in der Maskenschicht 5 entsprechen-, sind
in diesem Zustand entfernte Maskenabschnitte 5a für die Teilungslinien
notwendigerweise an den vier Seiten der jeweiligen Halbleiterbauelemente 1a gebildet.
Das Plasmaätzen
wird in einem Zustand ausgeführt,
in dem der entfernte Maskenabschnitte 5a für die Teilungslinien
zwischen jedem Paar der angrenzenden Halbleiterbauelemente auf dem
Halbleiter-Wafer 1 gebildet sind, trotz der Bildung der
entfernten Maskenabschnitt 5b für die zu entfernenden Bereiche, wie
vorstehend beschrieben, und auf diese Weise können die Ätzungs-Bedingungen in etwa
einheitlich aufrechterhalten werden. Folglich kann Plasmadicing unter
einheitlichen Bedingungen ausgeführt
werden, und es können
Halbleiterbauelemente mit höher Qualität hergestellt
werden.
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Obwohl
in der vorliegenden Beschreibung ein Fall angenommen wird, in dem
Bereiche in einer nahezu dreieckigen Form die zu entfernenden Bereiche
R2 darstellen, und Abschnitte des Halbleiter-Wafers 1,
die diesen entfernten zu entfernenden Bereichen R2 entsprechen,
beschrieben werden, ist die vorliegen den Erfindung hier nicht auf
einen solchen Fall begrenzt. Statt eines solchen Falls kann beispielsweise
der Fall vorliegen, wie in 11 gezeigt, in
dem angenommen wird, dass alle die Bereiche (Bereiche, welche die
zu entfernenden Bereiche R2 einschließen), die nicht die Baueinheitentstehungsbereiche
R1 von den jeweiligen imaginär
eingeteilten Bereichen R werden, zu entfernende Bereiche R3 sind,
und die Maskenmuster 5d, wo alle diese zu entfernenden
Bereiche R3 in dem Plasmadicingverfahren (S6) entfernt wurden, verwendet
werden. In einem solchen Fall ist der Halbleiter-Wafer 1 in
einzelne Teile der Halbleiterbauelemente 1d durch das Ausführen des
Plasmadicingverfahrens aufgeteilt, und gleichzeitig können alle
die Teile des Halbleiter-Wafers 1, die nicht Halbleiterbauelemente 1d werden,
entfernt werden.
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Unnötige Abschnitte
des Halbleiter-Wafers 1 können infolge des vorstehend
beschriebenen Entfernungsverfahrens vollständig entfernt werden, und bei
der Ablöseoperation
oder ähnlichem
der jeweiligen Halbleiterbauelemente 1d, welche nachfolgend ausgeführt wird,
kann verhindert werden, dass Teile und unnötige Abschnitte, wie vorstehend
beschrieben, abspringen und an der Oberfläche der Halbleiterbauelemente 1d kleben.
Zusätzlich
und zusammen mit diesem kann Abfall, der bei dem Halbleiterbauelement-Herstellungsverfahren
erzeugt wird, ausgeschlossen werden und ein umweltfreundliches Halbleiterbauelement-Herstellungsverfahren
kann bereitgestellt werden.
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Obwohl
in den vorstehend beschriebenen jeweiligen Ausführungsformen ein Fall beschrieben wurde,
in dem die Maskenschicht 5, die auf dem Halbleiter-Wafer 1 gebildet
wurde, mit Laserstrahl bearbeitet wird, auf der Basis der Anordnungsdaten über die
Baueinheitentstehungsbereiche R1 und die zu entfernenden Bereiche
R2, ist die vorliegende Erfindung hier nicht auf diese Fälle begrenzt.
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Statt
eines solchen Falls kann der Fall vorliegen, dass eine Maske, wo
ein Maskenmuster, das auf der Basis der vorstehend beschriebenen
Anordnungsdaten bereits vorbereitet ist, auf der Verfahrenszielfläche 1b des
Halbleiter-Wafers 1 platziert ist, und auf diese Weise
die Gesamtheit der Oberfläche des
Halbleiter-Wafers 1 in
den zu entfernenden Bereichen R2 freigelegt ist.
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Das
heißt,
in dem Fall, in dem Teile der Maske in den Maskenmustern eingerichtet
sind, die für das
Plasmadicingverfahren verwendet werden, so dass die Oberflächen der
zu entfernenden Bereiche R2 freigelegt sind, kann irgendeine einer
Vielzahl von Techniken zum Bilden einer Maske für das Plasmadicingverfahren
angewendet werden.
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Obwohl
in der vorstehenden Beschreibung ein Fall beschrieben wird, in dem
ein Halbleiter-Wafer 1 die Ausrichtungsebene F aufweist,
kann außerdem ein
Zertrennungsverfahren und ein Herstellungsverfahren gemäß der vorliegenden
Ausführungsformen an
einem Halbleiter-Wafer angewendet werden, in dem keine Ausrichtungsebene
F gebildet ist.
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Es
ist zu beachten, dass durch die passende Kombination der willkürlichen
Ausführungsformen der
vorstehend genannten verschiedenen Ausführungsformen, die Effekte, über die
diese verfügen,
erzeugt werden können.
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Auch
wenn die vorliegenden Erfindung in Verbindung mit den bevorzugten
Ausführungsformen von
dieser vollständig
beschreiben wurde, unter Bezugnahme auf die beigefügten Figuren,
ist zu beachten, dass verschiedene Veränderungen und Modifikationen
für denjenigen
offensichtlich sind, der im Fachgebiet erfahren ist. Solche Veränderungen
und Modifikationen sind als in dem Anwendungsgebiet der vorliegenden
Erfindung eingeschlossen zu verstehen, wie durch die beigefügten Ansprüche definiert,
solange sie nicht von diesen abweichen.
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Die
Offenbarung der japanischen Patentanmeldung Nr. 2004-292181, eingereicht
am 5. Oktober 2004, einschließlich
der Beschreibung, der Figuren und der Ansprüche, sind hierin durch Bezugnahme
in ihrer Gesamtheit eingeschlossen.
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Zusammenfassung
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In
einem Halbleiter-Wafer, einschließlich einer Vielzahl von imaginär eingeteilten
Bereichen, welche durch imaginäre
Teilungslinien – die
jeweils in einer rasterartigen Anordnung auf dem Halbleiter-Wafer
eingerichtet sind – und
einer Umfangslinie – welches
die äußere Umfangsaußenlinie
des Halbleiter-Wafers darstellt – abgetrennt sind, wird eine Maske
platziert, um eine Gesamtheit der Oberflächen des Wafers entsprechend
der jeweiligen zu entfernenden Bereiche freizulegen, wobei die zu
entfernenden Bereiche Bereiche in einer ungefähren dreieckigen Form sind,
die durch die Umfangslinie des Wafers und die imaginären Teilungslinien
abgetrennt sind, und die einige der imaginär getrennten Bereiche darstellen,
und dann wird das Plasmaätzverfahren auf
einer Oberfläche
der Maskenplatzierungsseite ausgeführt, durch welches der Halbleiter-Wafer
in die einzelnen Halbleiterbauelemente entlang von Teilungslinien
zerteilt wird, während
Abschnitte entsprechend der zu entfernenden Bereiche in dem Wafer entfernt
werden.