DE102012217471A1

DE102012217471A1 - Chip mit einer füllstruktur

Info

Publication number: DE102012217471A1
Application number: DE102012217471.0A
Authority: DE
Inventors: Adolf Koller; Gerhard Leschik; Gunther Mackh; Harald Seidl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2011-09-28
Filing date: 2012-09-26
Publication date: 2014-01-23
Also published as: US9040354B2; US8704338B2; US20140170836A1; US20130075869A1

Abstract

Ein Chip umfasst eine dielektrische Schicht und eine Füllstruktur in der dielektrischen Schicht, wobei sich die Füllstruktur entlang einer Vereinzelungskante des Chips erstreckt, wobei die Füllstruktur an die Vereinzelungskante anstößt.

Description

Ausführungsbeispiele der Erfindung beziehen sich auf einen Chip mit einer Füllstruktur, auf einen Wafer mit einer Mehrzahl von Chips mit einer Füllstruktur, auf ein Verfahren zum Herstellen einer Mehrzahl von Chips und auf eine Computerprogramm zum Bereitstellen eines Layout einer periodischen Füllstruktur.
Der Entwurf eines Chips, dessen Größe normalerweise zwischen 1 mm² und 50 mm² liegt, ist durch sein Layout definiert. Während der Herstellung wird das Chiplayout auf einen Wafer strukturiert, dessen Größe normalerweise beträchtlich größer ist als die Größe des Chips. Dies ermöglicht das parallele Herstellen mehrerer Chips durch Verwenden eines Wafers. Daher werden mehrere Chiplayouts Seite an Seite auf den Wafer strukturiert. Als Folge davon wird eine Mehrzahl von Chipflächen erzeugt, die durch eine Ritzlinie getrennt sind, die auch als Vereinzelungslinie bezeichnet wird. Der Wafer wird geschnitten oder vereinzelt, um die Chips für weitere Bearbeitung zu singulieren. Dies kann beispielsweise durchgeführt werden durch Verwenden einer Säge oder durch Verwenden von Stealth-Dicing.
Es ist die Aufgabe der vorliegenden Erfindung, einen Chip, einen Wafer, ein Verfahren zum Herstellen einer Mehrzahl von Chips sowie ein computerlesbares digitales Speichermedium mit verbesserten Charakteristika zu schaffen.
Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Ansprüche. Weiterbildungen finden sich in den abhängigen Ansprüchen.
Ausführungsbeispiele der Erfindung schaffen einen Chip, der eine dielektrische Schicht und eine Füllstruktur in der dielektrischen Schicht aufweist, wobei sich die Füllstruktur entlang einer Vereinzelungskante des Chips erstreckt, wobei die Füllstruktur an die Vereinzelungskante anstößt.
Weitere Ausführungsbeispiele der Erfindung schaffen einen Wafer, der eine Mehrzahl von Chipflächen aufweist, die durch zumindest eine Vereinzelungslinie getrennt sind, wobei der Wafer eine dielektrische Schicht aufweist. Die dielektrische Schicht weist eine Füllstruktur in der Vereinzelungslinie auf, deren Breite geringer als 100 μm oder sogar geringer als 25 μm ist.
Weitere Ausführungsbeispiele der Erfindung schaffen ein Verfahren zum Herstellen einer Mehrzahl von Chips. Das Verfahren weist den ersten Schritt des Bereitstellens eines Wafers auf, der eine dielektrische Schicht aufweist, wobei der Wafer eine Füllstruktur der dielektrischen Schicht in einer Vereinzelungslinie aufweist, und eine Mehrzahl von Chipflächen, die durch zumindest die Vereinzelungslinie getrennt sind. Das Verfahren weist ferner den zweiten Schritt des Singulierens der Chips entlang der Vereinzelungslinie auf.
Ein weiteres Ausführungsbeispiel der Erfindung schafft ein computerlesbares digitales Speichermedium mit darauf gespeichertem Computerprogramm mit einem Programmcode zum Durchführen, wenn dasselbe auf einem Computer läuft, eines Verfahrens zum Bereitstellen eines Layouts eines Wafers. Das Verfahren weist den ersten Schritt des Bereitstellens von zumindest zwei Chiplayouts und den zweiten Schritt des Anordnens der zwei Chiplayouts in einem gemeinsamen Layout des Wafers auf, so dass zwischen den zwei Chiplayouts eine Vereinzelungslinie definiert ist. Das Verfahren weist ferner den dritten Schritt des automatischen Bereitstellens eines Layouts einer periodischen Füllstruktur in der Vereinzelungslinie auf.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf beiliegende Zeichnungen näher erläutert. Es zeigen:
1a schematisch eine Draufsicht auf nicht gerade Vereinzelungskanten, die durch Singulieren von zwei Chips verursacht werden, die eine dielektrische Schicht ohne eine Füllstruktur aufweisen;
1b schematisch eine Draufsicht von geraden Vereinzelungskanten, die durch Singulieren von zwei Chips verursacht werden, die eine dielektrische Schicht und eine Füllstruktur gemäß einem Ausführungsbeispiel aufweisen;
2 eine schematische Querschnittsansicht von zwei Chipflächen eines Wafers und einer Vereinzelungslinie zwischen denselben, die eine Füllstruktur aufweisen, gemäß einem Ausführungsbeispiel;
3a schematisch einen frühen Schritt des Verfahrens „Stealth-Dicing” gemäß einem Ausführungsbeispiel; und
3b schematisch einen Schritt des Verfahrens „Stealth-Dicing” nach dem in 3a dargestellten Schritt.
Unterschiedliche Ausführungsbeispiele der Erfindung werden nachfolgend mit Bezugnahme auf 1 bis 3 erörtert. In den Zeichnungen sind Objekte mit identischen oder ähnlichen Funktionen mit identischen Bezugszeichen versehen, so dass Objekte, die mit identischen Bezugszeichen bezeichnet sind, in den unterschiedlichen Ausführungsbeispielen untereinander austauschbar sind und die Beschreibung derselben gegenseitig anwendbar ist.
Stealth-Dicing ist ein Singulier- oder Schneideverfahren für Chips, die auf einem Wafer strukturiert sind. Die Singulierung von Chips verursacht einen Schnittausschuss des Wafers zwischen den singulierten Chips. Daher sind in einem Layout Chipflächen über den Wafer angeordnet oder verteilt mit Vereinzelungslinien dazwischen. Vereinzelungslinien stellen eine Linie, einen Streifen oder eine Fläche zwischen den Chipflächen dar, die für die Singulierung geopfert wird. Vereinzelungslinien eines Wafers, die durch Stealth-Dicing geschnitten werden sollten, sind wesentlich dünner als Vereinzelungslinien eines Wafers, der durch ein alternatives Singulierungsverfahren geschnitten werden soll. Dies spart Platz auf dem Wafer und ermöglicht das Erhöhen der Anzahl von Chips pro Wafer. Die potentielle Platzeinsparung hängt von der Anzahl von Vereinzelungslinien und somit von der Anzahl von Chips pro Wafer ab. Daher ist Stealth-Dicing prädestiniert für kleine Chips, z. B. kleiner als 10 mm². Zusammenfassend kann angemerkt werden, dass Stealth-Dicing zu Kosteneinsparungen führen kann. Ferner ermöglicht Stealth-Dicing eine hohe Qualität einer Vereinzelungskante eines singulierten Chips. Stealth-Dicing wird typischerweise zum Herstellen von Chips verwendet, die auf einer Technologie basieren, die größer ist als die 65 nm Technologie. Der Hintergrund ist, dass Chips, die auf der 65 nm Technologie basieren oder auf einer kleineren Technologie basieren häufig ein sogenanntes Low-k- oder Ultra-low-k-Dielektrikum aufweisen. Stealth-Dicing in der Kombination mit solchen Dielektrika verursacht häufig nicht gerade Vereinzelungskanten der Chips, Absplitterungen und/oder Ablösungen einer dielektrischen Schicht. Solche Absplitterungen oder Ablösungen können während des Zusammenbauprozesses oder Häusungsprozesses Zuverlässigkeitsprobleme oder weitere Probleme verursachen.
Mit Bezugnahme auf 1a und 1b wird ein verbesserter Lösungsansatz für eine Singulierung einer Mehrzahl von Chips, die auf einem Wafer strukturiert sind, die Low-k-Dielektrika aufweisen, erörtert. 1a zeigt eine Draufsicht auf zwei Chipflächen eines Wafers, der entlang einer Vereinzelungslinie geschnitten ist, wobei Vereinzelungslinien nicht gerade sind. 1b zeigt eine Draufsicht auf zwei Chipflächen eines Wafers, die eine Füllstruktur aufweisen, die sich entlang einer Vereinzelungslinie erstreckt, wobei die zwei Chipflächen entlang der Vereinzelungslinie geschnitten werden und wobei die Vereinzelungskanten der Chips gerade sind.
1a zeigt einen Wafer 10, z. B. ein Siliziumsubstrat, das zwei Chipflächen 12a und 12b von zwei Chips aufweist. Die zwei Chips 12a und 12b (oder Chipflächen 12a und 12b) können ein Logikelement, eine integrierte Schaltung und/oder eine passive Komponente, wie z. B. eine Diode, aufweisen, die in unterschiedlichen Schichten gebildet sind. Der Wafer 10 weist eine dielektrische Schicht (nicht gezeigt) auf. Diese dielektrische Schicht kann Low-k-Dielektrika (Dielektrizitätskonstante kleiner als 3,9) oder Ultra-low-k-Dielektrika (Dielektrizitätskonstante kleiner als 2,4) aufweisen. Bezüglich der Materialeigenschaften sind solche Low-k-Dielektrika und Ultra-low-k-Dielektrika brüchig und neigen zu Absplittern und Ablösen.
Die zwei Chipflächen 12a und 12b werden entlang einer Vereinzelungslinie 14 geschnitten, um die Chips 12a und 12b des Wafers 10 zu singulieren. Die Singulierung der zwei Chips oder Chipflächen 12a und 12b kann durch Stealth-Dicing durchgeführt werden. Aufgrund der Singulierung der zwei Chips 12a und 12b werden zwei Vereinzelungskanten, nämlich eine Vereinzelungskante 16a eines Chips 12a, und eine Vereinzelungskante 16b eines Chips 12b erzeugt. Die Vereinzelungskanten 16a und 16b sind im Wesentlichen parallel zu der Vereinzelungslinie 14 und liegen in derselben. Aufgrund der brüchigen dielektrischen Schicht sind die zwei Vereinzelungskanten 16a und 16b nicht gerade oder mit Sägezähnen versehen und zeigen Absplitterungen. Es sollte angemerkt werden, dass die nicht geraden Vereinzelungskanten 16a und 16b nur in der dielektrischen Schicht auftreten und nicht in dem Wafer 10. Diese nicht geraden Vereinzelungskanten 16a und 16b können während des weiteren Zusammenbaus Ablösungen der dielektrischen Schicht verursachen. Somit besteht Bedarf an einem verbesserten Lösungsansatz, der in 1b erörtert wird.
1b zeigt einen Wafer 20, der zwei Chipflächen 22a und 22b und eine dielektrische Schicht (nicht gezeigt) aufweist. Die dielektrische Schicht der zwei Chips 22a und 22b sowie die zwei Chips 22a und 22b entsprechen der dielektrischen Schicht von 1a bzw. den zwei Chips 12a, 12b, die in 1a gezeigt sind. Die dielektrische Schicht des Wafers 20 und somit die zwei Chips 22a und 22b weisen eine Füllstruktur 28 in einer Vereinzelungslinie 26 auf.
Die zwei Chipflächen 22a und 22b (Chips 22a und 22b) werden entlang der Vereinzelungslinie 26 geschnitten. Diese Singulierung kann durch Stealth-Dicing durchgeführt werden. Eine Vereinzelungskante 30a des Chips 22a und eine Vereinzelungskante 30b des Chips 22b sind parallel zu der Vereinzelungslinie 26 und gerade. Hintergrund dessen ist, dass die zwei Chips 22a und 22b durch eine geradlinige Bruchkante geschnitten werden, die entlang der Füllstruktur 28 verläuft. Anders ausgedrückt, die Bruchausbreitung durch den Wafer und die dielektrische Schicht wird durch die Füllstruktur 28 geleitet. Daher ist das Risiko von Absplittern und Ablösung der dielektrischen Schicht reduziert.
Die Füllstruktur 28 ist nach dem Schneiden oder Singulieren der zwei Chips 22a und 22b in zwei Teile unterteilt. Daher erstreckt sich ein Teil der Füllstruktur 28a auch entlang der Vereinzelungskante 30a des Chips 22a, und ein Teil der Füllstruktur 28b erstreckt sich entlang der Vereinzelungskante 30b des Chips 22b, so dass die Füllstrukturen 28a und 28b an die Vereinzelungskanten 30a und 30b anstoßen. Es ist vorteilhaft, dass das Bruchverhalten während des Stealth-Dicing des Wafers 30 und somit die Zuverlässigkeit der Chips 22a und 22b wesentlich verbessert werden kann aufgrund der bereitgestellten Füllstruktur 28. Daher ist es vorteilhaft, dass Stealth-Dicing für die Singulierung der Chips 22a und 22b verwendet werden kann, die Low-k- oder Ultra-low-k-Dielektrika aufweisen, die typischerweise für Chips verwendet werden, in denen ein durchschnittlicher Halbabstand des Chips gleich oder kleiner 65 nm (z. B. 45 nm) ist. Das Bereitstellen der Füllstruktur 28 bewirkt keine zusätzliche Kosten oder vergrößert die Vereinzelungslinie 26 nicht.
Gemäß einem weiteren Ausführungsbeispiel kann die Füllstruktur 28 Metall, Oxid oder Polysilizium aufweisen. Die Füllstruktur 28 bildet eine periodische Struktur in der lateralen Abmessung parallel zu der Vereinzelungslinie 26 und senkrecht zu der Vereinzelungslinie 26. Bei diesem Ausführungsbeispiel hat die periodische Struktur eine Periodizität mit einem periodischen Abstand 28p, der kleiner ist als 1 μm (vgl. Zoomaufnahme der Füllstruktur 28). Allgemein ist die Periodizität kleiner als 10 μm und sogar kleiner als 5 μm. Es sollte angemerkt werden, dass die Abmessungen, die sich auf die Vereinzelungslinie 26 beziehen, auch auf die Vereinzelungskanten 30a und 30b nach der Singulierung des Chips 22a und 22b beziehen. Gemäß einem weiteren Ausführungsbeispiel stößt die Füllstruktur 28 an die Vereinzelungskanten 30a und 30b an entlang einer gesamten Länge der Vereinzelungskante 30a oder 30b, wobei jeder Chip 22a oder 22b vier Vereinzelungskanten 30a oder 30b an den vier Seiten des Rechteckchips 22a oder 22b aufweist.
Mit Bezugnahme auf 2 wird die Struktur der Füllstruktur in der Vereinzelungslinie eines Wafers und entlang der Vereinzelungskante eines Chips (nach dem Schneiden des Wafers) näher erörtert. 2 zeigt eine Querschnittsansicht durch einen Wafer 34, der zumindest zwei Chipflächen 32a oder 32b aufweist, und durch eine Füllstruktur 28 in der Vereinzelungslinie 26 des Wafers 34. Die Vereinzelungslinie 26 trennt die zwei Chipflächen 32a und 32b.
Der Wafer 34 oder das Substrat 34 weist eine dielektrische Schicht 36 auf. In der dielektrischen Schicht 36 in den Chipflächen 32a und 32b gibt es einige aktive Chipflächen 42, wie z. B. lange Löcher 42a und Verbindungsleitungen 42b zum Verbinden von Logikelementen der Chipfläche 32a oder 32b (beziehungsweise eines Chips 32a oder 32b). Auf der dielektrischen Schicht 36 sind eine Passivierungsschicht 38 und eine Imidschicht 40 angeordnet. In der Vereinzelungslinie 26 weisen die Imidschicht 40 und die Passivierungsschicht 38 einen Graben auf, so dass eine Dicke in der Vereinzelungslinie 26 reduziert ist im Vergleich zu einer Dicke an den Chipflächen 32a und 32b.
In der Vereinzelungslinie 26 ist die Füllstruktur 28 gebildet durch ein (periodisches) Gitter aus Polysiliziumdurchgangslöchern oder Metalldurchgangslöchern oder Metallleiterleitungsfragmenten. Anders ausgedrückt, die Füllstruktur 28 weist eine Mehrzahl von Füllstrukturelementen auf, die in einer lateralen Abmessung mit dem periodischen Abstand 28p periodisch angeordnet sind, wie es in 1b erörtert ist. Bei diesem Ausführungsbeispiel hat jedes Füllstrukturelement eine Form eines Würfels und die Größen der Füllstrukturelemente der Füllstruktur 28 entsprechen einer Hälfte des periodischen Abstands 28p. Die Metalldurchgangslöcher oder getrennten Metallleiterleitungsfragmente werden in der dielektrischen Schicht 36 gleichzeitig mit den Verbindungslinien 42b der Chipflächen 32a oder 32b gebildet. Daher hängen das Material und eine Höhe der Füllstrukturelemente von einem Material der Verbindungsleitungen 42b und einer Dicke der Schicht ab, in der die Verbindungsleitungen 42b gebildet sind. Bei diesem Ausführungsbeispiel ist die Füllstruktur 28 durch drei gestapelte Metallschichten gebildet, die sich in der dielektrischen Schicht 36 erstrecken. Die Mehrzahl dieser Schichten kann eine Periodizität aufweisen, die sich von einer unteren Schicht zu einer oberen Schicht erhöhen kann, abhängig von dem Chiplayout.
Bei diesem Ausführungsbeispiel beträgt ein Abstand 42D zwischen den zwei aktiven Flächen 42 der zwei Chips 32a und 32b 20 μm und die Breite 26W der Vereinzelungslinie 26 beträgt 16 μm. Die Vereinzelungslinie 26 ist zentriert bezüglich der zwei aktiven Flächen 42, so dass ein Abstand von 2 μm zwischen der jeweiligen aktiven Fläche 42 und der Vereinzelungslinie 26 erzeugt wird. Die Füllstruktur 28 hat eine Breite 28W von 12 μm, so dass die Füllstruktur 28 in der Mitte der Vereinzelungslinie 26 platziert ist und einen lateralen Abstand von 2 μm an jeder Seite zu einer Kante der Vereinzelungslinie 26 aufweist. Daher besetzt die Füllstruktur 28 lateral mehr als 25% oder sogar mehr als 50% der Breite 26W der Vereinzelungslinie 26. Mit Bezugnahme auf das Volumen der Füllstruktur 28 weist die Füllstruktur 28 eine Dichte von Metall, Oxid, oder Polysilizium von zumindest 10% oder sogar 30% oder 50% auf. Dieser Wert bezieht sich auf ein Volumen, das durch die Füllstruktur 28 in der dielektrischen Schicht 36 umschlossen wird. Das Volumen der Füllstruktur 28 ist definiert durch die Breite 28W und eine Länge der Füllstruktur 28 sowie durch eine Höhe der Füllstruktur (mit Bezugnahme auf eine Richtung einer Dicke der Schichten).
Gemäß einem weiteren Ausführungsbeispiel kann der Chip 32a oder 32b einen Abdichtungsring 44 aufweisen, der sich parallel zu der Vereinzelungslinie 26 bzw. den Vereinzelungskanten des singulierten Chips in der dielektrischen Schicht 36 erstreckt. Der Abdichtungsring 44 ist zwischen der aktiven Struktur 42 und der Füllstruktur 28 angeordnet, an einem Abstand, z. B. 2 μm von der Füllstruktur 28 und einem Abstand von der aktiven Struktur 42. Nach der Singulierung ist der Abdichtungsring 44 beabstandet von der Vereinzelungskante des Chips 32a oder 32b. Der Abdichtungsring 44 kann eine ähnliche Struktur haben wie die Füllstruktur 28 und kann auch gleichzeitig mit der Füllstruktur 28 bereitgestellt werden. Der Abdichtungsring 44 hat den Zweck, Absplitterungen und Ablösungen der dielektrischen Schicht 36 zu vermeiden.
Mit Bezugnahme auf 3a bis 3b wird ein Verfahren zum Herstellen einer Mehrzahl von Chips und insbesondere ein Verfahren zum Singulieren der Mehrzahl von Chips erörtert. 3a stellt einen frühen Schritt dieses Verfahrens dar, nachdem der Wafer 46 und die dielektrische Schicht sowie das Layout der Mehrzahl von Chipflächen getrennt durch zumindest die Vereinzelungslinie 26, die die Füllstruktur 28 umfasst, bereitgestellt wurden. Der nächste Schritt ist das Singulieren der Chips entlang der Vereinzelungslinie 26 durch Stealth-Dicing. Stealth-Dicing ermöglicht, dass die Breite der Vereinzelungslinie 26, die typischerweise kleiner als 25 μm oder 20 μm ist, im Vergleich zu einem herkömmlichen Singulierungsverfahren reduziert werden kann, z. B. unter Verwendung eines Sägeblatts (z. B. Breite von 30 bis 50 μm).
Daher hat Stealth-Dicing den Zweck, Platz zu sparen auf dem Wafer 46, und somit ist Stealth-Dicing besonders geeignet für kleine Chips und Chipflächen, die typischerweise kleiner sind als 15 mm² oder sogar kleiner als 3 mm² oder 2 mm². Bei diesem Ausführungsbeispiel wird der Schritt des Singulierens durch Verwenden von Stealth-Dicing durchgeführt, was ein Zweistufenprozess ist. Der erste Teilschritt ist das Richten eines Laserstrahls auf einen Wafer 46, wie es durch 3a dargestellt ist, und der zweite Teilschritt ist die Erweiterung und das Brechen des Wafers 46, wie es in 3b dargestellt ist.
3a stellt schematisch den Teilschritt des Richtens des Laserstrahls auf eine erste Hauptoberfläche dar, die einem Schichtstapel des Wafers 46 gegenüberliegt, und das Bewegen des Laserstrahls entlang der Vereinzelungslinie 26, um das Material zu modifizieren und Defektregionen in den Wafer 46 einzuführen. Der Laser ist beispielsweise ein YAG-Laser, der eine Wellenlänge zwischen 1000 nm und 1400 nm aufweist, die an den Bandzwischenraum des Siliziumwafers 46 angepasst ist. Abhängig von einer Dicke des Wafers 46 können eine oder mehrere Bewegungen des Laserstrahls entlang der gleichen Vereinzelungslinie 26 durchgeführt werden, um an unterschiedlichen Tiefen des Wafers 46 zu fokussieren, wobei jede Laserbewegung das Material in einer Tiefe von 50 bis 100 μm modifizieren kann. Entlang dieser Vereinzelungslinien 26, die das modifizierte Material aufweisen, kann der Wafer 46 gebrochen werden, um die Chipflächen bzw. die Chips zu singulieren.
3b stellt schematisch den zweiten Teilschritt des Erweiterns und Brechens des Wafers 46 dar, um die drei Chips 48 zu singulieren. Hier wird der Wafer 46 an eine (Vorderseite) einer Trägermembran 50 angebracht, mit der ersten Hauptoberfläche des Wafers 46. An dieser ersten Hauptoberfläche wird das Brechen des Wafers 46 eingeleitet und schreitet fort zu einer gegenüberliegenden Hauptoberfläche, wenn die Trägermembran 50 bereits erweitert ist. Um das Brechen des Wafers 46 einzuleiten, kann dieser Prozess durch einen Schieber 50a unterstützt werden, auch als Trennstift bezeichnet, der an einer Rückseite der Trägermembran 50 angeordnet ist.
Mit Bezugnahme auf das Ausführungsbeispiel von 2 bewegt sich das Brechen in der dielektrischen Schicht entlang der Füllstruktur 28 oder entlang dem Gitter der Füllstruktur 28, so dass die Ausbreitungsrichtung des Brechens sich genau parallel zu der Vereinzelungslinie 26 erstreckt. Daher werden gerade Vereinzelungskanten der Chips 32a und 32b erzeugt. Anders ausgedrückt, aufgrund der Füllstruktur 28 werden gerade Vereinzelungskanten durch die (Low-k-)dielektrische Schicht 36 und durch die Passivierungsschicht 38 ausgebreitet, ohne Probleme des Absplitterns und Ablösens der dielektrischen Schicht 36 zu verursachen.
Obwohl bei den obigen Ausführungsbeispielen die Füllstruktur 28 als ein Gitter von getrennten Strukturelementen beschrieben wurde, kann die Füllstruktur 28 auch verbundene oder teilweise verbundene Strukturelemente aufweisen. Es sollte angemerkt werden, dass die Größe und die Form der Füllstrukturelemente der Füllstruktur 28 variieren können. Ferner kann die Füllstruktur unterschiedliche laterale periodische Abstände 28p in der Dimension parallel zu den Vereinzelungskanten (Vereinzelungslinien) und in der Dimension senkrecht zu den Vereinzelungskanten (Vereinzelungslinien) aufweisen.
Obwohl bei den obigen Ausführungsbeispielen die Füllstruktur 28 in der dielektrischen Schicht 26 angeordnet ist, sollte angemerkt werden, dass sich die Füllstruktur 28 auch durch weitere Schichten des Chips oder des Wafers erstrecken kann. Daher kann eine isolierende Schicht, z. B. eine Flachgrabenisolierung (STI; STI = shallow trench isolation) auch die Füllstruktur 28 aufweisen. Diese Füllstruktur 28, die in der isolierenden Schicht angeordnet ist, kann das Trennverhalten des Chips weiter verbessern.
Mit Bezugnahme auf die Ausführungsbeispiele von 3 sollte angemerkt werden, dass die Vereinzelungslinie 26, die typischerweise kleiner ist als 25 μm, im Fall der Verwendung von Stealth-Dicing größer sein kann, z. B. 100 μm. Hintergrund dessen ist, dass Stealth-Dicing verwendet werden kann für dünne Wafer, um die Qualität der Vereinzelungskanten zu verbessern, wobei in solchen Fällen die Vereinzelungslinie 26 typischerweise größer ist (z. B. 25 bis 100 μm) im Vergleich zu einer anderen Anwendung von Stealth-Dicing, wie es oben erörtert wird. In solchen Fällen kann die Füllstruktur 28 in der Vereinzelungslinie ebenfalls vorteilhaft sein.
Obwohl einige Aspekte im Zusammenhang eines Wafers beschrieben wurden, der eine Füllstruktur aufweist, und eines Chips, der eine Füllstruktur aufweist, ist klar, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens zum Herstellen derselben darstellen, wo ein Block oder ein Bauelement einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entspricht. Analog stellen Aspekte, die in dem Zusammenhang eines Verfahrensschrittes beschrieben werden, auch eine Beschreibung eines entsprechenden Blocks, Elements oder Merkmals einer entsprechenden Vorrichtung dar.
Weitere Ausführungsbeispiele der Erfindung schaffen ein computerlesbares digitales Speichermedium mit darauf gespeichertem Computerprogramm mit einem Programmcode zum Durchführen, wenn dasselbe auf einem Computer läuft, eines Verfahrens zum Bereitstellen eines Layouts eines Wafers. Das Waferlayout definiert das Layout der singulären Chips, die auf den Wafer strukturiert werden sollen, sowie eine Struktur, eine Position und eine Größe der Vereinzelungslinie und somit auch der Füllstruktur und ihres Layouts. Das Verfahren weist die folgenden Schritte auf: Der erste Schritt ist das Bereitstellen von zumindest zwei Chiplayouts, wobei die zwei Chiplayouts ähnlich oder unterschiedlich sein können. Ein zweiter Schritt ist das Anordnen der zwei Chipschichten in einem gemeinsamen Layout des Wafers, so dass eine Vereinzelungslinie zwischen den zwei Chiplayouts definiert ist. Der letzte Schritt ist das automatische Bereitstellen eines Layouts einer periodischen Füllstruktur in einer Vereinzelungslinie.
Abhängig von bestimmten Implementierungsanforderungen könne Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert werden. Die Implementierung kann durchgeführt werden unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-Ray, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, auf denen elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem zusammenarbeiten (oder zusammenwirken können), so dass das jeweilige Verfahren durchgeführt wird. Daher kann das digitale Speichermedium computerlesbar sein.
Einige Ausführungsbeispiele gemäß der Erfindung weisen einen Datenträger auf mit elektronisch lesbaren Steuersignalen, die mit einem programmierbaren Computersystem zusammenzuwirken können, so dass eines der hierin beschriebenen Verfahren durchgeführt wird.
Allgemein können Ausführungsbeispiele der vorliegenden Erfindung implementiert werden als ein Computerprogrammprodukt mit einem Programmcode, wobei der Programmcode wirksam ist zum Durchführen eines der Verfahren, wenn das Computerprogrammprodukt auf einem Computer läuft. Der Programmcode kann beispielsweise auf einem maschinenlesbaren Träger gespeichert werden. Andere Ausführungsbeispiele weisen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren auf, gespeichert auf einem maschinenlesbaren Träger. Anders ausgedrückt, ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist daher ein Computerprogramm mit einem Programmcode zum Durchführen eines der hierin beschriebenen Verfahren, wenn das Computerprogramm auf einem Computer läuft.
Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist daher ein Datenträger (oder ein digitales Speichermedium, oder ein computerlesbares Medium), das darauf aufgezeichnet das Computerprogramm aufweist zum Durchführen eines der hierin beschriebenen Verfahren. Der Datenträger, das digitale Speichermedium oder das aufgezeichnete Medium sind typischerweise greifbar und/oder nicht vorübergehend. Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist daher ein Datenstrom oder eine Signalsequenz, die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellen. Der Datenstrom oder die Signalsequenz können beispielsweise konfiguriert sein, um über eine Datenkommunikationsverbindung übertragen zu werden, beispielsweise über das Internet.
Ein weiteres Ausführungsbeispiel weist eine Verarbeitungseinrichtung auf, beispielsweise einen Computer oder ein programmierbares Logikbauelement, konfiguriert oder angepasst zum Durchführen eines der hierin beschriebenen Verfahren. Ein weiteres Ausführungsbeispiel weist einen Computer auf, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
Ein weiteres Ausführungsbeispiel gemäß der Erfindung weist eine Vorrichtung oder ein System auf, die konfiguriert sind, um ein Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren zu einem Empfänger zu übertragen (beispielsweise elektronisch oder optisch). Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder dergleichen sein. Die Vorrichtung oder das System kann beispielsweise einen Dateiserver aufweisen zum Übertragen des Computerprogramms zu dem Empfänger. Bei einigen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray) verwendet werden, um einige oder alle der Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei einigen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren vorzugsweise durch jede Hardwarevorrichtung durchgeführt.
Die oben beschriebenen Ausführungsbeispiele sind lediglich darstellend für die Prinzipien der vorliegenden Erfindung. Es ist klar, dass Modifikationen und Variationen der Anordnungen und der hierin beschriebenen Einzelheiten für andere Fachleute auf diesem Gebiet klar sind. Dieselben sollen daher nur durch den Schutzbereich der angehängten Patentansprüche begrenzt sein und nicht durch die spezifischen Einzelheiten, die bei der Beschreibung und Erläuterung der Ausführungsbeispiele hierin präsentiert wurden.

Claims

Chip, der eine dielektrische Schicht und eine Füllstruktur (28) in der dielektrischen Schicht aufweist, wobei sich die Füllstruktur (28) entlang einer Vereinzelungskante des Chips erstreckt, wobei die Füllstruktur (28) an die Vereinzelungskante anstößt.
Chip gemäß Anspruch 1, bei dem die Vereinzelungskante gerade ist und die Füllstruktur (28) entlang einer gesamten Länge der Vereinzelungskante an die Vereinzelungskante anstößt.
Chip gemäß Anspruch 1 oder 2, wobei der Chip vier Vereinzelungskanten aufweist, die eine Chipfläche umgeben, wobei die Vereinzelungskante gerade ist und die Füllstruktur (28) entlang einer gesamten Länge der Vereinzelungskante an die Vereinzelungskante anstößt.
Chip gemäß einem der Ansprüche 1 bis 3, bei dem die Füllstruktur (28) Metall, Oxid und/oder Polysilizium aufweist.
Chip gemäß einem der Ansprüche 1 bis 4, bei dem die Füllstruktur (28) eine periodische Struktur bildet mit einer Periodizität mit einem periodischen Abstand (28p) in einer lateralen Dimension parallel zu und/oder senkrecht zu der Vereinzelungskante, wobei der periodische Abstand (28p) kleiner ist als 20 μm.
Chip gemäß Anspruch 5, bei dem die periodische Struktur durch ein Gitter aus Metalldurchgangslöchern oder Metallleiterleitungsfragmenten gebildet ist.
Chip gemäß Anspruch 5 oder 6, bei dem die periodische Struktur durch eine Mehrzahl von Metall, Oxid und/oder Polysiliziumschichten gebildet ist, die sich in der dielektrischen Schicht und/oder in einer isolierenden Schicht erstrecken.
Chip gemäß Anspruch 7, bei dem die Metall-, Oxid- und/oder Polysiliziumschicht Verbindungsleitungen (42b) aufweisen, die in dem Chip gebildet sind, um Logikelemente zu verbinden.
Chip gemäß einem der Ansprüche 1 bis 8, wobei der Chip einen Abdichtungsring (44) aufweist, der sich parallel zu der Vereinzelungskante in der dielektrischen Schicht erstreckt.
Chip gemäß einem der Ansprüche 1 bis 9, bei dem die dielektrische Schicht eine Dielektrizitätskonstante kleiner als 3,9 aufweist.
Chip gemäß einem der Ansprüche 1 bis 10, bei dem eine Chipfläche des Chips kleiner als 15 mm² ist.
Chip gemäß einem der Ansprüche 1 bis 11, bei dem der durchschnittliche Halbabstand des Chips kleiner als 65 nm ist.
Chip, der eine dielektrische Schicht aufweist, die eine Dielektrizitätskonstante kleiner als 3,9 und eine Füllstruktur (28) in der dielektrischen Schicht aufweist, wobei sich die Füllstruktur (28) entlang einer Vereinzelungskante des Chips erstreckt, wobei die Füllstruktur (28) entlang einer gesamten Länge der Vereinzelungskante an die Vereinzelungskante anstößt, und wobei die Füllstruktur (28) eine periodische Struktur bildet mit einem periodischen Abstand (28p), der kleiner als 5 μm ist.
Wafer, der eine Mehrzahl von Chipflächen aufweist, die durch zumindest eine Vereinzelungslinie getrennt sind, wobei der Wafer eine dielektrische Schicht aufweist, und wobei die dielektrische Schicht eine Füllstruktur (28) in der Vereinzelungslinie aufweist, deren Breite geringer als 25 μm ist.
Wafer gemäß Anspruch 14, bei dem die Füllstruktur (28) eine periodische Struktur bildet mit einem periodischen Abstand (28p), der kleiner als 5 μm ist, und die sich in einer lateralen Dimension parallel und senkrecht zu der Vereinzelungslinie erstreckt.
Wafer gemäß Anspruch 15, bei dem die periodische Struktur durch ein Gitter aus Metalldurchgangslöchern oder Metallleiterleitungsfragmenten gebildet ist.
Wafer gemäß Anspruch 15 oder 16, bei dem die periodische Struktur durch eine Mehrzahl von Metall-, Oxid- und/oder Polysiliziumschichten gebildet ist, die sich in der dielektrischen Schicht und/oder in einer isolierenden Schicht erstrecken.
Wafer gemäß einem der Ansprüche 14 bis 17, bei dem die Füllstruktur (28) Metall, Oxid und/oder Polysilizium aufweist.
Wafer gemäß einem der Ansprüche 1 bis 18, bei dem die Füllstruktur (28) eine Dichte von Metall von zumindest 10% aufweist.
Wafer gemäß einem der Ansprüche 14 bis 18, bei dem die Füllstruktur (28) lateral mehr als 25% der Vereinzelungslinie besetzt.
Wafer gemäß einem der Ansprüche 14 bis 20, bei dem die Chipflächen kleiner als 3 mm² sind.
Wafer gemäß einem der Ansprüche 14 bis 21, bei dem die dielektrische Schicht eine Dielektrizitätskonstante kleiner als 3,9 aufweist.
Verfahren zum Herstellen einer Mehrzahl von Chips, wobei das Verfahren folgende Schritte aufweist: Bereitstellen eines Wafers, der eine dielektrische Schicht aufweist, wobei der Wafer eine Füllstruktur (28) der dielektrischen Schicht in einer Vereinzelungslinie aufweist, und eine Mehrzahl von Chipflächen, die durch zumindest die Vereinzelungslinie getrennt sind; und Singulieren der Chips entlang der Vereinzelungslinie.
Verfahren zum Herstellen gemäß Anspruch 23, bei dem der Schritt des Singulierens der Chips durch Verwenden von Stealth-Dicing durchgeführt wird.
Computerlesbares digitales Speichermedium mit darauf gespeichertem Computerprogramm mit einem Programmcode zum Durchführen, wenn dasselbe auf einem Computer läuft, eines Verfahrens zum Bereitstellen eines Layouts eines Wafers, wobei das Verfahren folgende Schritte aufweist: Bereitstellen von zumindest zwei Chiplayouts; Anordnen der zwei Chiplayouts in einem gemeinsamen Layout des Wafers, so dass zwischen den zwei Chiplayouts eine Vereinzelungslinie definiert ist; und automatisches Bereitstellen eines Layouts einer periodischen Füllstruktur (28) in der Vereinzelungslinie.