DE112004002638B4 - Verfahren zur Herstellung einer integrierten Schaltung mit Seitenwandabstandshaltern mit geringer Verspannung - Google Patents

Verfahren zur Herstellung einer integrierten Schaltung mit Seitenwandabstandshaltern mit geringer Verspannung Download PDF

Info

Publication number
DE112004002638B4
DE112004002638B4 DE112004002638T DE112004002638T DE112004002638B4 DE 112004002638 B4 DE112004002638 B4 DE 112004002638B4 DE 112004002638 T DE112004002638 T DE 112004002638T DE 112004002638 T DE112004002638 T DE 112004002638T DE 112004002638 B4 DE112004002638 B4 DE 112004002638B4
Authority
DE
Germany
Prior art keywords
silicide
forming
gate
semiconductor substrate
procedure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112004002638T
Other languages
English (en)
Other versions
DE112004002638T5 (de
Inventor
Minh-Van Fremont Ngo
Simon S. Saratoga Chan
Paul R. Sunnyvale Besser
Paul L. Mountain View King
Errol Todd Ryan
Robert J. San Jose Chiu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innovative Foundry Technologies Bv Nl
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of DE112004002638T5 publication Critical patent/DE112004002638T5/de
Application granted granted Critical
Publication of DE112004002638B4 publication Critical patent/DE112004002638B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren (900) zur Herstellung einer integrierten Schaltung mit:
Bereitstellen eines Halbleitersubstrats (102);
Bilden eines Gatedielektrikums (104) auf dem Halbleitersubstrat (102);
Bilden eines Gates (106) auf dem Gatedielektrikum (104);
nachfolgend Bilden von Source/Drain-Übergängen (304)(306) in dem Halbleitersubstrat (102);
Bilden eines Seitenwandabstandshalters (402) um das Gate (106) herum unter Anwendung eines plasmaunterstützten chemischen Dampfabscheideprozesses bei geringer Leistung im Bereich von 100 Watt bis 200 Watt;
Bilden eines Silizids (604)(606)(608) auf den Source/Drain-Übergängen (304)(306) und auf dem Gate (106) bei einer Abscheiderate eines Silizidmetalls von weniger als 0,7 nm pro Sekunde;
Abscheiden eines Zwischenschichtdielektrikums (702) über dem Halbleitersubstrat (102); und
Bilden von Kontakten (802)(804)(806) in dem Zwischenschichtdielektrikum zu dem Silizid (604)(606)(608).

Description

  • Hintergrund
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft im Allgemeinen die Halbleitertechnologie und dabei ein Silizidierungsvorgang in Halbleiterbauelementen.
  • Hintergrund der Erfindung
  • Elektronische Produkte werden in nahezu jedem Lebensbereich eingesetzt, wobei der Kern dieser elektronischen Produkte die integrierte Schaltung ist. Integrierte Schaltungen werden in nahezu allen Bereichen von Flugzeugen bis Fernsehgeräten und Armbanduhren eingesetzt.
  • Integrierte Schaltungen werden in und auf Siliziumscheiben durch äußert komplexe Systeme hergestellt, die das Koordinieren von Hunderten oder Tausenden präzise gesteuerten Prozessen erfordern, um eine fertige Halbleiterscheibe herzustellen. Jede fertiggestellte Halbleiterscheibe besitzt einige zehn oder tausende von integrierten Schaltungen, wobei jede Hunderte oder mehrere tausend Dollar wert sein kann.
  • Integrierte Schaltungen können aus bis zu Hunderten von Millionen einzelner Komponenten aufgebaut sein. Eine häufige Komponente ist der Halbleitertransistor. Die bekannteste und wichtigste Halbleitertechnologie beruht gegenwärtig auf Silizium und ein bevorzugtes siliziumbasiertes Halbleiterbauelement ist ein komplementärer Metalloxid-Halbleiter-(CMOS)Transistor.
  • Die grundlegenden Elemente eines CMOS-Transistors beinhalten ein Siliziumsubstrat mit flachen Grabenisolationsgebieten, die Transistorbereiche voneinander trennen. Die Transistorbereiche enthalten Polysiliziumgates auf Siliziumoxidgatebereichen oder Gateoxiden, die über dem Siliziumsubstrat angeordnet sind. Das Siliziumsubstrat auf beiden Seiten des Polysiliziumgates ist leicht dotiert, so dass es leitfähig ist. Die leicht dotierten Gebiete des Siliziumsubstrats werden als „flache Source/Drain-Übergänge” bezeichnet, die von einem Kanalgebiet unter dem Polysiliziumgate getrennt sind. Eine gekrümmt verlaufende Siliziumoxidschicht oder ein Siliziumabstandshalter, der als ein „Seitenwandabstandshalter” bezeichnet wird, an den Seiten des Polysiliziumgates ermöglicht eine weitere Dotierung, um stärker dotierte Gebiete der flachen Source/Drain-Übergänge herzustellen, die als „tiefe Source/Drain-Übergänge” bezeichnet werden. Die flachen und die tiefen Source/Drain-Übergänge werden gemeinsam als „S/D-Übergänge” bezeichnet.
  • Der Seitenwandabstandshalter kann auch als ein Abstandshalter mit zwei Schichten mit einer ersten isolierenden Schicht, etwa einer Oxidschicht, die von einer zweiten isolierenden Schicht, etwa einer Nitridschicht, bedeckt ist, gebildet werden. Die beiden isolierenden Schichten werden dann bearbeitet, um einen Zweischichtabstandshalter zu bilden.
  • Um den Transistor fertigzustellen, wird eine dielektrische Siliziumoxidschicht abgeschieden, um das Polysiliziumgate, den gekrümmten Abstandshalter und das Siliziumsubstrat abzudecken. Zur Schaffung elektrischer Verbindungen für den Transistor werden Öffnungen in die dielektrische Siliziumoxidschicht zu dem Polysiliziumgate und den Source/Drain-Übergängen geätzt. Die Öffnungen werden mit Metall gefüllt, um elektrische Kontakte herzustellen. Um die integrierten Schaltungen fertigzustellen, werden die Kontakte mit weiteren Verdrahtungsebenen in zusätzlichen Schichten aus dielektrischem Material zur Verbindung nach außerhalb des dielektrischen Materials verbunden.
  • Während des Betriebs steuert ein Eingangssignal am Gatekontakt für das Polysiliziumgate den elektrischen Stromfluss von einem Source/Drain-Kontakt zu dem entsprechenden Source/Drain-Übergang durch den Kanal zu dem anderen Source/Drain-Übergang und schließlich zu dem anderen Source/Drain-Kontakt.
  • Transistoren werde hergestellt, indem eine Gateoxidschicht auf das Siliziumsubstrat einer Halbleiterscheibe thermisch aufgewachsen wird und eine Polysiliziumschicht über der Gateoxidschicht gebildet wird. Die Oxidschicht und die Polysiliziumschicht werden strukturiert und geätzt, um die Gateoxide und die Polysiliziumgates zu bilden. Die Gateoxide und die Polysiliziumgates werden wiederum als Masken verwendet, um die flachen Source/Drain-Gebiete mittels Ionenimplantation von Bor- oder Phosphorverunreinigungsatomen in die Oberfläche des Siliziumsubstrats zu bilden. An die Ionenimplantation schließt sich eine Hochtemperaturausheizung über 700 Grad C an, um die implantierten Verunreinigungsatome zu aktivieren, um damit die flachen Source/Drain-Übergänge zu bilden.
  • Es wird eine Siliziumnitridschicht abgeschieden und geätzt, um Seitenwandabstandshalter um die Seitenflächen der Gateoxide und der Polysiliziumgates herum zu bilden. Die Seitenwandabstandshalter, die Gateoxide und die Polysiliziumgates werden als Masken für die konventionellen Source/Drain-Gebiete während einer Ionenimplantation von Bor oder Phosphorverunreinigungsatomen in die Oberfläche des Siliziumsubstrats und durch die flachen Source/Drain-Übergänge verwendet. An die Ionenimplantation schließt sich ein Hochtemperaturausheizschritt über 700 Grad C an, um die implantierten Verunreinigungsatome zur Bildung der S/D-Übergänge zu aktivieren.
  • Nach der Herstellung der Transistoren wird eine dielektrische Siliziumoxidschicht über den Transistoren abgeschieden und es werden Kontaktöffnungen bis zu den Source/Drain-Übergängen und zu den Polysiliziumgates geätzt. Die Kontaktöffnungen werden dann mit einem leitenden Metall gefüllt und durch die Herstellung leitender Verdrahtungen in anderen Zwischenschichtdielektrikums-(ILD)Schichten miteinander verbunden.
  • Wenn Transistoren reduzierte Abmessungen aufweisen, zeigt es sich, dass der elektrische Widerstand zwischen den Metallkontakten und dem Siliziumsubstrat oder dem Polysilizium bis zu einem Bereich ansteigt, in welchem das Leistungsverhalten der Transistoren negativ beeinflusst wird. Um den elektrischen Widerstand zu verringern, wird ein Übergangsmaterial zwischen den Metallkontakten und dem Siliziumsubstrat oder dem Polysilizium hergestellt. Als die besten Übergangsmaterialien erweisen sich Kobaltsilizid (CoSi2) und die Titansilizid (TiSi2), obwohl auch andere Materialien verwendet werden können.
  • Die Silizide werden hergestellt, indem eine dünne Schicht aus Kobalt oder Titan auf dem Siliziumsubstrat über den Source/Drain-Übergängen und über den Polysiliziumgates aufgebracht wird. Die Halbleiterscheibe wird dann einem oder mehreren Ausheizschritten bei Temperaturen über 800 Grad C unterzogen, und dies bewirkt, dass Kobalt oder Titan selektiv mit dem Silizium und dem Polysilizium reagieren, um das Metallsilizid zu bilden. Der Prozess wird im Allgemeinen als „Silizidierung” bezeichnet. Da das Oxid in dem flachen Graben und in den Seitenabstandshaltern nicht reagiert, um ein Silizid zu bilden, sind die Silizide über den Source/Drain-Übergängen und dem Polysiliziumgates ausgerichtet, so dass der Prozess auch als „selbstjustierende Silizidierung” oder „Salizidierung” bezeichnet wird.
  • In der US 5 814 545 A wird ein Halbleiterbauteil mit einem phosphordotiertem Film offenbart, bei dessen Herstellung eine Titanschicht auf einem Halbleitersubstrat abgeschieden wird und in einem Aufheizprozess zur Reaktion mit Source/Drain-Gebieten und einer Gatestruktur gebracht wird.
  • Die US 2002/0022367 A1 lehrt die Herstellung eines Halbleiterbauteils unter Ausbildung einer Silizidschicht, die zur Ausbildung dotierter Bereiche infolge Ausdiffundierens von Dotierionen der Silizidschicht verwendet wird.
  • Die DE 11 2004 001 251 T5 lehrt die Ausbildung gleichförmiger Silizide auf Source-Drain-Übergängen bei der Herstellung von Halbleiterbauteilen.
  • Jedoch sind in bestehenden Silizidierungs- und Salizidierungsprozessen nicht alle Probleme gelöst, die sich auf die Verbindung von Metallkontakten und Silizium beziehen.
  • Lösungen für diese Probleme werden angestrebt, aber bisherige Entwicklungen zeigen keinerlei Lösungen in dieser Hinsicht auf, so dass entsprechende Lösungen für derartige Probleme vom Fachmann seit langer Zeit gesucht werden.
  • Überblick über die Erfindung
  • Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer integrierten Schaltung bereit. Ein Gatedielektrikum wird auf einem Halbleitersubstrat gebildet, und ein Gate wird auf dem Gatedielektrikum gebildet. Source/Drain-Übergänge werden in dem Halbleitersubstrat gebildet. Ein Seitenwandabstandshalter wird um das Gate herum gebildet, wobei ein chemischer Dampfabscheideprozess mit Plasmaunterstützung (PECVD) bei geringer Vorspannungsleistung von 100 Watt bis 200 Watt verwendet wird. Es wird ein Silizid auf dem Source/Drain-Übergängen und auf dem Gate bei einer Abscheiderate eines Silizidmetalls von weniger als 0,7 nm pro Sekunde gebildet, und ein Zwischenschichtdielektrikum wird über dem Halbleitersubstrat abgeschieden. Es werden dann Kontakte in dem Zwischenschichtdielektrikum zu dem Silizid gebildet. Das Verfahren reduziert deutlich den elektrischen Widerstand zwischen den Kontakten und dem Silizium oder dem Polysilizium, wodurch das Leistungsverhalten der integrierten Schaltung deutlich verbessert wird.
  • Gewisse Ausführungsformen der Erfindung weisen andere Vorteile zusätzlich oder anstelle der zuvor genannten Vorteile auf. Diese Vorteile werden für den Fachmann beim Studium der folgenden detaillierten Beschreibung deutlich, wenn dazu auf die begleitenden Zeichnungen Bezug genommen wird.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Ansicht eines Transistors in einer Zwischenphase der Herstellung gemäß der vorliegenden Erfindung;
  • 2 ist die Struktur aus 1 mit einer Beschichtung, die darauf abgeschieden ist;
  • 3 ist die Struktur aus 2 während einer Ionenimplantation, um flache Source/Drain-Übergänge zu bilden;
  • 4 ist die Struktur aus 3, nach der Herstellung eines Seitenwandabstandshalters;
  • 5 ist die Struktur aus 4 während einer Ionenimplantation, um tiefe Source/Drain-Übergänge zu bilden;
  • 6 ist die Struktur aus 5 während der Herstellung eines Silizids;
  • 7 ist die Struktur aus 6 nach dem Abscheiden einer dielektrischen Schicht über dem Silizid, dem Seitenwandabstandshalter und einer flachen Grabenisolation;
  • 8 ist die Struktur aus 7 nach der Herstellung von Metallkontakten; und
  • 9 ist ein vereinfachtes Flussdiagramm des Verfahrens zur Herstellung des Silizids gemäß der vorliegenden Erfindung.
  • Detaillierte Beschreibung der Erfindung
  • In der folgenden Beschreibung werden zahlreiche spezielle Details angegeben, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Der Fachmann erkennt jedoch, dass die Erfindung ohne diese speziellen Details praktiziert werden kann. Um die vorliegende Erfindung nicht zu verdunkeln, werden einige gut bekannte Konfigurationen und Prozessschritte nicht detailliert hierin offenbart. Des weiteren sind die die Ausführungsformen der Vorrichtung darstellenden Zeichnungen halbdiagrammhaft und sind nicht maßstabsgetreu und insbesondere sind einige der Abmessungen nur der besseren Darstellung wegen so gewählt und können in den Zeichnungen übertrieben dargestellt sein. Die gleichen Bezugszeichen bezeichnen durchwegs in den Figuren die gleichen Elemente.
  • Der Begriff „horizontal”, wie er hierin verwendet ist, definiert eine Ebene parallel zu einem Substrat oder einer Scheibe. Der Begriff „vertikal” bezeichnet eine Richtung senkrecht zu der als horizontal definierten Richtung. Begriffe wie „auf”, „über”, „unter”, „Unterseite”, „Oberseite”, „Seite” (wie in „Seitenwand”), „Höhe”, „Tiefe”, „über” und „unter” sind jeweils im Hinblick auf die horizontale Ebene definiert.
  • In 1 ist ein Transistor 100 in einer Zwischenphase der Herstellung gemäß der vorliegenden Erfindung gezeigt.
  • Um diese Zwischenphase herzustellen, wurden eine Gatedielektrikumsschicht, etwa Siliziumoxid, und eine leitende Gateschicht, etwa Polysilizium, auf einem Halbleitersubstrat 102, das aus geeignetem Material, etwa Silizium aufgebaut ist, abgeschieden. Die Schichten werden strukturiert und geätzt, um ein Gatedielektrikum 104 und ein Gate 106 herzustellen. Das Halbleitersubstrat 102 wird weiter strukturiert, geätzt und mit einem Siliziumoxidmaterial gefüllt, um eine flache Grabenisolation (STI) 108 zu bilden.
  • In 2 ist die Struktur aus 1 gezeigt, die eine Beschichtung 202 darauf ausgebildet aufweist. Die Beschichtung 202, die im Wesentlichen Siliziumoxid ist, bedeckt das Halbleitersubstrat 102, das Gatedielektrikum 104, das Gate 106 und die STI 108. Die Beschichtung 202 kann ein Ätzstoppmaterial oder ein Implantationsschutzmaterial sein.
  • In 3 ist die Struktur aus 2 während einer Ionenimplantation 302 gezeigt, um flache Source/Drain-Übergänge 304 und 306 zu bilden.
  • Das Gate 106 und das Gatedielektrikum 104 dienen als Masken für die Herstellung der flachen Source/Drain-Übergänge 304 und 306 durch die Ionenimplantation 302 von Bor-(B) oder Phosphor (P) Verunreinigungsatomen in die Oberfläche des Halbleitersubstrats 102. An die Ionenimplantation 302 schließt sich eine Hochtemperaturausheizung über 700 Grad C an, um die implantierten Verunreinigungsatome zu aktivieren, um damit die flachen Source/Drain-Übergänge 304 und 306 zu bilden.
  • In 4 ist die in 3 dargestellte Struktur nach der Herstellung eines gekrümmten Seitenwandabstandshalters 402 gezeigt. Der Seitenwandabstandshalter kann aus einem iso lierenden Material aufgebaut sein, das ausgewählt wird aus einer Gruppe mit einem Oxid, einem Nitrid und Kombinationen davon.
  • Die Beschichtung 202, die vor Implantationsschäden schützt, wurde entfernt und eine Seitenwandabstandshalterschicht eines isolierenden Materials, etwa Nitrid oder Oxid, wurde abgeschieden und geätzt, um die gekrümmte Form des Seitenwandabstandshalters 402 zu bilden. Die Seitenwandabstandshalterschicht, die zur Herstellung des Seitenwandabstandshalters 402 gebildet wird, wird typischerweise unter Anwendung eines plasmaunterstützten chemischen Dampfabscheide-(PECVD)Prozess abgeschieden.
  • In PECVD-Prozessen werden Radiofrequenzleistungen unterschiedlicher Art eingesetzt, um Ionen des Materials, das auf der Zielfläche abzuscheiden ist, etwa das Halbleitersubstrat 102, in ihrer Richtung zu steuern. Es wurde entdeckt, dass das Ausführen von PECVD-Prozessen bei geringer Vorspannungsleistung die Verspannung zwischen dem Material, das zur Herstellung des Seitenwandabstandshalters 402 verwendet wird, und dem Halbleitersubstrat 102 verringert oder eliminiert. Gemäß der vorliegenden Ausführungsform wird der PECVD-Prozess bei geringer Vorspannungsleistung ausgeführt. Es wurde entdeckt, dass ein PECVD-Prozess vorzugsweise in einem geringen Vorspannungsleistungsbereich von ungefähr 100 Watt bis ungefähr 200 W die Verspannung zwischen dem Seitenwandabstandshalter 402 und dem Halbleitersubstrat 102 reduziert. Daher wird das Leistungsvermögen des Transistors 100 verbessert.
  • In 5 ist die in 4 gezeigte Struktur während einer Ionenimplantation 502 gezeigt, um tiefe Source/Drain-Übergänge 504 und 506 zu bilden.
  • Der Seitenwandabstandshalter 402, das Gate 106 und die STI 108 dienen als Maske für die Herstellung der tiefen Source/Drain-Übergänge 504 und 506 mittels der Ionenimplantation 502 mit Bor- oder Phosphorverunreinigungsatomen in die Oberfläche des Halbleitersubstrats 102 und in und durch die flachen Source/Drain-Übergänge 304 und 306. An die Ionenimplantation 502 schließt sich wiederum eine Hochtemperaturausheizung über 700 Grad C an, um die implantierten Verunreinigungsatome zur Herstellung der Source/Drain-Übergänge 504 und 506 zu aktivieren.
  • In 6 ist ein Abscheideprozess 602 gezeigt, der bei der Herstellung von Silizidschichten 604, 606 und 608 gemäß der vorliegenden Erfindung eingesetzt wird. Die Silizidschichten 604 und 608 werden mit der Oberfläche des Halbleitersubstrats 102 über den tiefen Source/Drain-Übergängen 504 und 506 gebildet, und das Silizid 606 wird auf dem Gate 106 ausgebildet.
  • Im Allgemeinen gibt es drei Wege, in der ein Silizid gebildet werden kann. In einer Technik wird in dem Abscheideprozess 602 ein reines Metall auf freiliegenden Siliziumbereichen (sowohl einkristalline als auch polykristalline Siliziumbereiche) aufgebracht. Danach wird das Metall mit dem Silizium zur Reaktion gebracht, um eine als eine erste Phase eines metallreichen Silizids bekannte Verbindung zu bilden. Das nicht reagierte Metall wird dann entfernt, und die bestehende erste Phase wird dann wiederum mit dem darunter liegenden Silizium zur Reaktion gebracht, um eine zweite Phase eines siliziumreichen Silizids zu bilden. In einer zweiten Technik beinhaltet der Abscheideprozess 602 das gleichzeitige Aufdampfen von Metall und Silizium auf das freiliegende Silizium. Metall und Silizium werden beispielsweise durch einen Elektronenstrahl verdampft. Der Dampf schlägt sich dann auf der Scheibe und dem Silizium nieder. In einer dritten Technik beinhaltet der Abscheideprozess 602 ein gleichzeitiges Aufsputtern von Metall und Silizium auf die Siliziumoberfläche. Das gemeinsame Aufsputtern beinhaltet das physikalische Herausschlagen von Metall- und Siliziummaterial aus einem zusammengesetzten Block oder aus separaten Blöcken und dann das Lenken des Verbundmaterials auf die Scheibe.
  • Konventionelle Salizidierungsprozesse sind problematisch bei modernen Halbleiterbauelementen, die flache Source/Drain-Übergänge aufweisen mit beispielsweiser einer Tiefe der Übergänge in der Größenordnung von 100 nm. Insbesondere wird während derartiger Salizidierungsprozesse ein gewisser Anteil der bestehenden Source/Drain-Gebiete aufgebracht.
  • Wenn Kobalt als das hochschmelzende Metall verwendet wird, verbraucht es das zweifache seiner Dicke an Silizium in dem Prozess, wenn es in ein Metallsilizid umgewandelt wird, beispielsweise verbraucht eine Kobaltschicht mit 10 nm ungefähr 10,3 nm an Silizium. Ein derartiger Verbrauch wirkt so, dass die Dotierstoffpräsenz in den Source/Drain-Übergängen verringert wird und dass damit das elektrische Verhalten der Source/Drain-Übergänge nachteilig beeinflusst und schließlich das Leistungsverhalten der integrierten Schaltung beeinträchtigt wird.
  • Wenn das hochschmelzende Metall Titan ist, bildet sich Titansilizid zwischen Metallkontakten, da der Seitenwandabstandshalter bei kleineren Abmessungen der integrierten Schaltungen ebenso kleiner wird, wodurch ein kapazitiv angekoppelter oder ein vollständig leitender Weg zwischen dem Polysiliziumgate und den Source/Drain-Übergängen hervorgerufen wird und in ähnlicher Weise das Leistungsverhalten der integrierten Schaltung beeinträchtigt.
  • Obwohl die vorliegende Erfindung mit diversen hochschmelzenden Metallsiliziden eingesetzt werden kann, zeigt es sich, das Nickelsilizid viele wünschenswerte Eigenschaften besitzt. Jedoch hat es sich beim Umgang mit Nickelsilizid erwiesen, dass dieses nur unter Schwierigkeiten ein robustes Nickelsilizid bildet. Es wurde angenommen, dass dicke Silizide von ungefähr 10 nm mit rauhen Oberflächen das Siliziumsubstrat am besten schützen und eine gute Haftung ergeben.
  • Jedoch kann ein äußerst gleichförmiges Nickel ein sehr robustes Nickelsilizid bilden. Definitionsgemäß bedeutet ein äußerst gleichförmiges Silizid eine Schicht aus Silizid, in der keine Schwankungen in der Dicke größer als ungefähr 3% der Gesamtdicke auftreten.
  • Ein Beispiel zur Herstellung eines äußerst gleichförmigen Nickelsilizids 604, 606 und 608 besteht darin, dass Nickel auf den freiliegenden Siliziumbereichen durch einen Randabscheideprozess mit sehr geringer Leistung aufgebracht wird, wobei eine sehr geringe Leistung einen Leistungspegel unter 500 Watt an Gleichstrom und vorzugsweise zwischen ungefähr 400 und 200 Watt Gleichstrom bedeutet.
  • Ferner wird eine äußerst geringe Rate der Metallabscheidung bevorzugt, die als unter 0,7 nm pro Sekunde und vorzugsweise zwischen ungefähr 0,68 und 0,6 nm pro Sekunde definiert ist.
  • Ferner ist es vorteilhaft, dass das Silizid mit diesen Leistungspegeln und Abscheideraten mit einer äußerst geringen Dicke von nicht mehr als 5 nm abgeschieden wird, um ein äußerst gleichförmiges äußerst dünnes Silizid bereitzustellen. Das abgeschiedene Sili zidmetall wird dann in Silizid mittels eines Ausheizprozesses, etwa einem Hochtemperaturausheizprozess bei ungefähr 700 Grad C umgewandelt.
  • Das Silizid 604, 606 und 608 wird vorzugsweise aus einem Metall hergestellt, das ausgewählt ist aus der Gruppe: Kobalt, Titan, Nickel, arsendotiertes Nickel, eine Legierung davon, eine Verbindung davon oder eine Kombination davon.
  • In 7 ist die Struktur aus 6 gezeigt nach dem Abscheiden einer dielektrischen Schicht 702 über den Silizidschichten 604, 606 und 608, dem Seitenwandabstandshalter 402 und der STI 108.
  • In diversen Ausführungsformen ist die dielektrische Schicht 702 aus dielektrischem Materialien aufgebaut, etwa Siliziumoxid (SiOx), Tetraethylorthosilikat (TEOS), Borphosphorsilikat-(BPSG)Glas, etc. mit einer mittleren Dielektrizitätskonstanten von 4,2 bis 3,9, oder ist aus Materialien mit geringer dielektrischer Konstante aufgebaut, etwa fluoriniertem Tetraethylorthosilikat (TEOS), Wasserstoffsilsquioxan (HSQ), Bis-Benzozyklobuten (BCB), Tetramethylorthosilikat (TMOS), Oktamethylzyklotetrasiloxan (OMCTS), Hexamethyldisiloxan (HMDS), Trimethylsilinborx (SOB), Diakeloxyditerliarybutosiloxan (DADBS), Trimethylsililphosphat (SOP) etc., mit dielektrischen Konstanten unter 3,9 bis 2,5. Zu dielektrischen Materialien mit äußerst geringer dielektrischer Konstante mit einer dielektrischen Konstante von unter 2,5, die verfügbar sind, gehören die kommerziell verfügbare Materialien Teflon-AF, Teflon-Mikroemulsion, Polyimidnanoschäume, Silikaaerogele, Silikaxerogele und mesoporöses Silika. Stoppschichten und Deckschichten (falls verwendet) sind aus Materialien, etwa Siliziumnitrid (SixNx) oder Siliziumoxynitrid (SiON) aufgebaut.
  • In 8 ist die in 7 gezeigte Struktur nach der Ausbildung von Metallkontakten 802, 804 und 806 gezeigt.
  • Die Metallkontakte 802, 804 und 806 sind entsprechend elektrisch mit den Silizidschichten 604, 606 und 608 und jeweils mit dem tiefen Source/Drain-Übergang 504, dem Gate 106 und dem tiefen Source/Drain-Übergang 506 verbunden.
  • In diversen Ausführungsformen sind die Metallkontakte 802, 804 und 806 aus Metallen, etwa Tantal (Ta), Titan (Ti), Wolfram (W), Legierungen davon und Verbindungen davon hergestellt. In anderen Ausführungsformen sind die Metallkontakte 802, 804 und 806 aus Metallen, etwa Kupfer (Cu), Gold (Au), Silber (Ag), Legierungen davon und Verbindungen davon hergestellt, wobei eines oder mehrere der obigen Elemente mit Diffusionsbarrieren vorgesehen ist.
  • In 9 ist ein vereinfachtes Flussidiagramms eines Verfahrens 900 gemäß der vorliegenden Erfindung gezeigt. Das Verfahren 900 umfasst: Bereitstellen eines Halbleitersubstrats im Schritt 902; Bilden eines Gatedielektrikums auf dem Halbleitersubstrat in einem Schritt 904; Bilden eines Gates auf dem Gatedielektrikum in einem Schritt 906; Bilden von Source/Drain-Übergängen in dem Halbleitersubstrat in einem Schritt 908; Bilden eines Seitenwandabstandshalters um das Gate herum unter Anwendung eines plasmaunterstützten chemischen Dampfabscheideprozesses bei geringer Leistung im Schritt 910; Bilden eines Silizids auf den Source/Drain-Übergängen und auf dem Gate im Schritt 912; Abscheiden eines Zwischenschichtdielektrikums über dem Halbleitesubstrat im Schritt 912; und Bilden von Kontakten in dem Zwischenschichtdielektrikum zu dem Silizid im Schritt 914.

Claims (8)

  1. Verfahren (900) zur Herstellung einer integrierten Schaltung mit: Bereitstellen eines Halbleitersubstrats (102); Bilden eines Gatedielektrikums (104) auf dem Halbleitersubstrat (102); Bilden eines Gates (106) auf dem Gatedielektrikum (104); nachfolgend Bilden von Source/Drain-Übergängen (304)(306) in dem Halbleitersubstrat (102); Bilden eines Seitenwandabstandshalters (402) um das Gate (106) herum unter Anwendung eines plasmaunterstützten chemischen Dampfabscheideprozesses bei geringer Leistung im Bereich von 100 Watt bis 200 Watt; Bilden eines Silizids (604)(606)(608) auf den Source/Drain-Übergängen (304)(306) und auf dem Gate (106) bei einer Abscheiderate eines Silizidmetalls von weniger als 0,7 nm pro Sekunde; Abscheiden eines Zwischenschichtdielektrikums (702) über dem Halbleitersubstrat (102); und Bilden von Kontakten (802)(804)(806) in dem Zwischenschichtdielektrikum zu dem Silizid (604)(606)(608).
  2. Verfahren (900) nach Anspruch 1, wobei das Silizid (604)(606)(608) mit einer Dicke von weniger als 5 nm ausgebildet ist.
  3. Verfahren (900) nach Anspruch 1, wobei: Abscheiden des Zwischenschichtdielektrikums (702) Abscheiden eines dielektrischen Materials mit einer mittleren und/oder einer niedrigen und/oder einer äußerst niedrigen dielektrischen Konstante umfasst.
  4. Verfahren (900) nach Anspruch 1, wobei: Bilden der Kontakte (802)(804)(806) zu dem Silizid (604)(606)(608) unter Anwendung von Tantal und/oder Titan und/oder Wolfram und/oder Kupfer und/oder Gold und/oder Silber und/oder einer Legierung davon und/oder einer Verbindung davon und/oder einer Kombination davon erfolgt.
  5. Verfahren (900) nach Anspruch 1, wobei: Bilden des Silizids (604)(606)(608) Bilden von Nickelsilizid umfasst.
  6. Verfahren (900) nach Anspruch 1, wobei: Bilden des Silizids (604)(606)(608) Bilden eines mit Arsen dotierten Nickelsilizids umfasst.
  7. Verfahren (900) nach Anspruch 1, wobei: Bilden des Silizids (604)(606)(608) unter Anwendung einer Abscheidetechnik bei geringer Vorspannungsleistung erfolgt.
  8. Verfahren (900) nach Anspruch 1, wobei: Bilden des Silizids (604)(606)(608) Bilden eines Silizids aus Kobalt und/oder Titan und/oder Nickel und/oder einer Legierung davon und/oder einer Verbindung davon und/oder einer Kombination davon umfasst.
DE112004002638T 2004-01-12 2004-12-21 Verfahren zur Herstellung einer integrierten Schaltung mit Seitenwandabstandshaltern mit geringer Verspannung Active DE112004002638B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/756,023 2004-01-12
US10/756,023 US7005357B2 (en) 2004-01-12 2004-01-12 Low stress sidewall spacer in integrated circuit technology
PCT/US2004/043109 WO2005071729A1 (en) 2004-01-12 2004-12-21 Low stress sidewall spacer in integrated circuit technology

Publications (2)

Publication Number Publication Date
DE112004002638T5 DE112004002638T5 (de) 2007-02-01
DE112004002638B4 true DE112004002638B4 (de) 2009-11-26

Family

ID=34739734

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112004002638T Active DE112004002638B4 (de) 2004-01-12 2004-12-21 Verfahren zur Herstellung einer integrierten Schaltung mit Seitenwandabstandshaltern mit geringer Verspannung

Country Status (8)

Country Link
US (1) US7005357B2 (de)
JP (1) JP5265872B2 (de)
KR (1) KR20060123481A (de)
CN (1) CN1902743A (de)
DE (1) DE112004002638B4 (de)
GB (1) GB2425405B (de)
TW (1) TWI355733B (de)
WO (1) WO2005071729A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132352B1 (en) * 2004-08-06 2006-11-07 Advanced Micro Devices, Inc. Method of eliminating source/drain junction spiking, and device produced thereby
WO2007034391A2 (en) * 2005-09-23 2007-03-29 Nxp B.V. A method of fabricating a structure for a semiconductor device
US7465635B2 (en) * 2006-09-21 2008-12-16 Texas Instruments Incorporated Method for manufacturing a gate sidewall spacer using an energy beam treatment
US7741181B2 (en) * 2007-11-06 2010-06-22 International Business Machines Corporation Methods of forming mixed gate CMOS with single poly deposition

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814545A (en) * 1995-10-02 1998-09-29 Motorola, Inc. Semiconductor device having a phosphorus doped PECVD film and a method of manufacture
US20020022367A1 (en) * 1999-04-02 2002-02-21 Ji Soo Park Method for fabricating semiconductor device
DE112004001251T5 (de) * 2003-07-07 2006-06-22 Advanced Micro Devices, Inc., Sunnyvale Äusserst gleichförmige Silizide in der Technologie integrierte Schaltungen

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766406A (ja) * 1993-08-25 1995-03-10 Oki Electric Ind Co Ltd サリサイド型ｍｏｓｆｅｔ及びその製造方法
JPH07254574A (ja) * 1994-03-16 1995-10-03 Sony Corp 電極形成方法
JP2809113B2 (ja) * 1994-09-29 1998-10-08 日本電気株式会社 半導体装置の製造方法
JPH08186085A (ja) * 1994-12-28 1996-07-16 Nec Corp 半導体装置の製造方法
JP3572561B2 (ja) * 1996-10-11 2004-10-06 富士通株式会社 半導体装置の製造方法
US5858846A (en) * 1997-08-04 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Salicide integration method
JP2000133802A (ja) * 1998-10-28 2000-05-12 Nec Corp 半導体装置とその製造方法
US6368988B1 (en) * 1999-07-16 2002-04-09 Micron Technology, Inc. Combined gate cap or digit line and spacer deposition using HDP
US6040223A (en) * 1999-08-13 2000-03-21 Taiwan Semiconductor Manufacturing Company Method for making improved polysilicon FET gate electrodes having composite sidewall spacers using a trapezoidal-shaped insulating layer for more reliable integrated circuits
KR100407684B1 (ko) * 2000-06-28 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6483154B1 (en) * 2000-10-05 2002-11-19 Advanced Micro Devices, Inc. Nitrogen oxide plasma treatment for reduced nickel silicide bridging
US6495460B1 (en) * 2001-07-11 2002-12-17 Advanced Micro Devices, Inc. Dual layer silicide formation using a titanium barrier to reduce surface roughness at silicide/junction interface
US6664172B2 (en) * 2002-01-22 2003-12-16 United Microelectronics Corp. Method of forming a MOS transistor with improved threshold voltage stability

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814545A (en) * 1995-10-02 1998-09-29 Motorola, Inc. Semiconductor device having a phosphorus doped PECVD film and a method of manufacture
US20020022367A1 (en) * 1999-04-02 2002-02-21 Ji Soo Park Method for fabricating semiconductor device
DE112004001251T5 (de) * 2003-07-07 2006-06-22 Advanced Micro Devices, Inc., Sunnyvale Äusserst gleichförmige Silizide in der Technologie integrierte Schaltungen

Also Published As

Publication number Publication date
GB2425405A (en) 2006-10-25
JP5265872B2 (ja) 2013-08-14
US7005357B2 (en) 2006-02-28
JP2007518274A (ja) 2007-07-05
KR20060123481A (ko) 2006-12-01
DE112004002638T5 (de) 2007-02-01
WO2005071729A1 (en) 2005-08-04
US20050153496A1 (en) 2005-07-14
GB0615073D0 (en) 2006-09-06
CN1902743A (zh) 2007-01-24
TW200527649A (en) 2005-08-16
GB2425405B (en) 2008-08-20
TWI355733B (en) 2012-01-01

Similar Documents

Publication Publication Date Title
DE102006040764B4 (de) Halbleiterbauelement mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung desselben
DE112007001436B4 (de) CMOS-Schaltungen mit geringem Kontaktwiderstand
DE102005052000B3 (de) Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
DE3872803T2 (de) Selbstjustierende metallisierung einer halbleiteranordnung und verfahren zur selektiven wolframabscheidung.
DE10056871B4 (de) Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
DE112006003206B4 (de) Verfahren zum Ausbilden einer Halbleiteranordnung
DE102007020268B3 (de) Halbleiterbauelement und Verfahren zum Verhindern der Ausbildung von elektrischen Kurzschlüssen aufgrund von Hohlräumen in der Kontaktzwischenschicht
DE102019116730A1 (de) Teilweise barrierefreie durchkontaktierungen für kobaltbasierte verbindungen und verfahren zu deren herstellung
DE102010064288B4 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE19960503A1 (de) Metall-Verbindungs-Kontakt-Struktur mit einem kleinen Kontaktwiderstand und einem geringen Übergangsverlust sowie Verfahren zur Herstellung derselben
DE10335101B4 (de) Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
DE102014109562A1 (de) Kontaktstrukturen und Verfahren ihrer Ausbildung
EP1859480A1 (de) Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen
DE19542411A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE112020003222B4 (de) Zwischenverbindungsanordnung mit vollständig ausgerichteten durchkontakten
DE102015224679A1 (de) Halbleiterstruktur mit einem Aluminiumteil einer Gateelektrode und Verfahren zu ihrer Herstellung
DE102007015504B4 (de) SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material und Verfahren zur Herstellung
DE10345374B4 (de) Halbleiterbauteil mit einem Nickel/Kobaltsilizidgebiet, das in einem Siliziumgebiet gebildet ist und Verfahren zu seiner Herstellung
DE10208904B4 (de) Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement
DE102009046260A1 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen mit einer verbesserten Diffusionsbarriere
DE10324433A1 (de) Verfahren zur Herstellung eines Substratkontakts für ein SOI-Halbleiterbauteil
DE69931656T2 (de) VERFAHREN ZUR HERSTELLUNG EINER SiON/SiO2 DIELEKTRISCHEN ZWISCHENSCHICHT MIT EINER NACHBEHANDLUNG DER CVD SILIZIUM OXYNITRIDSCHICHT
DE102007057688B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit verspanntem Zwischenschichtdielektrikum unter Anwendung einer Ätzsteuerzwischenschicht mit erhöhter Dicke
DE112004002638B4 (de) Verfahren zur Herstellung einer integrierten Schaltung mit Seitenwandabstandshaltern mit geringer Verspannung
DE112004001251B4 (de) Verfahren zur Herstellung einer integrierten Schaltung und integrierte Schaltung mit äusserst gleichförmigen Siliziden

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law

Ref document number: 112004002638

Country of ref document: DE

Date of ref document: 20070201

Kind code of ref document: P

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: INNOVATIVE FOUNDRY TECHNOLOGIES B.V., NL

Free format text: FORMER OWNER: ADVANCED MICRO DEVICES, INC., SUNNYVALE, CALIF., US

R082 Change of representative

Representative=s name: PETERREINS SCHLEY PATENT- UND RECHTSANWAELTE P, DE

Representative=s name: PETERREINS SCHLEY PATENT- UND RECHTSANWAELTE, DE