JP3572561B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、サリサイド法（Ｓｅｌｆ−ａｌｉｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ：自己整合シリサイド法）によって形成するコバルトシリサイド電極に起因する接合リーク電流の低減を目的とした半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、高融点金属シリサイドは、半導体装置のコンタクト材料、ゲート電極、或いは、配線等に用いられており、この高融点金属シリサイドの中でも、ＣｏＳｉ２ は室温における抵抗率が１５〜３０μΩ・ｃｍと低く、且つ、熱的，化学的に安定であることから半導体装置に多用されている。
【０００３】
このコバルトシリサイド（ＣｏＳｉｘ ）には、Ｃｏ２ Ｓｉ，ＣｏＳｉ，及び、ＣｏＳｉ２ の３種類の相が存在し、（１００）面或いは（１１１）面のシリコン基板表面、或いは、多結晶シリコンまたはアモルファスシリコン上にコバルト膜を堆積させて熱処理するＣｏ／Ｓｉ系の反応においては、Ｃｏ２ Ｓｉ→ＣｏＳｉ→ＣｏＳｉ２ の順に相変態していき、この内ではＣｏＳｉ２ が最も抵抗率が低いことが知られている。
【０００４】
ここで、図５及び図６を参照して、この様なコバルトシリサイド電極をサリサイド法によって形成する従来のＭＯＳＦＥＴの製造工程を説明する。
図５（ａ）参照
まず、ｐ型シリコン基板３１の表面に熱酸化によりパッド酸化膜（図示せず）を形成したのち、ＣＶＤ法によってＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領域に堆積された部分が残るようにパターニングし、次いで、このＳｉＮ膜を耐酸化マスクとして熱酸化することによって厚いフィールド酸化膜３２を形成する。
【０００５】
次いで、ＳｉＮ膜パターン及びパッド酸化膜を除去したのち、熱酸化によりゲート酸化膜３３を形成し、次いで、ＣＶＤ法によって全面にアモルファスシリコン膜（図示せず）を堆積させたのち、Ｐ（リン）をこのアモルファスシリコン膜にイオン注入する。
【０００６】
次いで、アモルファスシリコン膜をパターニングすることによってゲート電極３４を形成したのち、このゲート電極３４及びフィールド酸化膜３２をマスクとしてＡｓイオン３５をイオン注入することによってＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域３６を形成する。
【０００７】
図５（ｂ）参照
次いで、原料ガスとしてＳｉＨ２ Ｃｌ２ とＮ２ Ｏを用いたＣＶＤ法によって、サイドウォールを形成するための厚さ１５０ｎｍ程度のＳｉＯ２ 膜３７を全面に堆積させる。
【０００８】
図５（ｃ）参照
次いで、ＲＩＥ（反応性イオンエッチング）法によってＳｉＯ２ 膜３７を異方性エッチングすることによって、ゲート電極３４の側面にサイドウォール３８を形成すると共に、ゲート酸化膜３３の露出している部分を除去したのち、ゲート電極３４、サイドウォール３８、及び、フィールド酸化膜３２をマスクとしてＡｓイオン３９を加速エネルギー２５ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でイオン注入し、次いで、８５０℃の窒素雰囲気中で１０分間熱処理することによって低抵抗のソース・ドレイン領域４０を形成する。
【０００９】
図６（ｄ）参照
次いで、全面に厚さ１０ｎｍのコバルト膜４１及び厚さ３０ｎｍのＴｉＮ膜４２を全面に堆積させる。
なお、ＴｉＮ膜４２は後の熱処理工程において、アルゴン等の不活性ガス中に微量含まれている酸素或いは水との反応によって、コバルト膜４１が酸化されるのを防ぐバリヤ層として設ける。
【００１０】
図６（ｅ）参照
次いで、アルゴン雰囲気中で５５０℃で３０秒間第１回目の熱処理（１ｓｔ
ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行って、コバルト膜４１と、ソース・ドレイン領域４０の表面及びゲート電極３４の表面とを反応させて、Ｃｏ２ ＳｉまたはＣｏＳｉ、或いは、これらが混在したＣｏＳｉｘ 層４３，４４を形成する。
【００１１】
図６（ｆ）参照
次いで、ＴｉＮ膜４２及び未反応のコバルト膜４１を除去したのち、アルゴン雰囲気中で８３０℃で３０秒間第２回目の熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉｘ 層４３，４４をＣｏＳｉ２ 層４５，４６に相転移させてコバルトシリサイド電極を低抵抗化する。
【００１２】
この様にして、低抵抗で、熱的・化学的に安定なコバルトシリサイド電極が、ゲート電極３４及びソース・ドレイン領域４０に対して自己整合的に形成することができる。
【００１３】
【発明が解決しようとする課題】
しかし、この従来のコバルトシリサイド電極の形成方法においては、第１回目の熱処理後及び第２回目の熱処理後における、ｎ＋ ／ｐ接合からなるソース・ドレイン領域（ｎ型基板を用いた場合には、ｐ＋ ／ｎ接合）においてリーク電流が増加して、トランジスタ特性が悪くなるという問題がある。
【００１４】
そこで、第１回目の熱処理後及び第２回目の熱処理後における、コバルトシリサイド電極を透過型顕微鏡（ＴＥＭ）によって観察したところ、第１回目の熱処理後で選択エッチング後の試料では所々に長さ５０〜１００ｎｍ、太さ１０ｎｍ程度のつらら状スパイクが観測され、第２回目の熱処理後においては、このつらら状スパイクはほとんど観測されなかった。
【００１５】
このＣｏＳｉ相と強い相関を有するつらら状スパイクがリーク電流の原因となるものであり、一旦、つらら状スパイクが形成されると、第２回目の熱処理によってつらら状スパイクがほとんど消失しても、リーク電流のばらつきが比較的大きいという問題がある。
【００１６】
図４参照
図４は、上記の従来の工程と同様の工程によって形成した３２０×３２０μｍ２ の面積のコバルトシリサイド電極を複数個設けた試料におけるリーク電流のばらつきをワイブルプロットしたものであり、図において、●は選択エッチング直後の試料（６−ＷＯ）のリーク電流を表し、■は第２回目の熱処理後の試料（６−２ｎｄ）のリーク電流を表している。
【００１７】
図から明らかなように、選択エッチング直後の試料の場合には、リーク電流が１０−９Ａ以下の電極が３０％程度あるのに対して、１０−６Ａ以上の電極が７０％程度あり、非常にばらつきが大きくなっている。
【００１８】
一方、第２回目の熱処理後の試料の場合には、１０−７Ａ以下の電極が７０％を占め、１０−６Ａ以下の電極が９５％以上を占め、選択エッチング直後の試料よりもばらつきは改善されているが、依然として多少のばらつきがあり、ＩＶ特性が悪いことが分かる。
【００１９】
即ち、トランジスタとして動作させるためには、ウェハ内の各場所におけるリーク電流値が略一定で、ＩＶ特性が良好なことが要求されるが、従来におけるリーク電流のばらつきは必ずしも十分小さなものではなかった。
【００２０】
したがって、本発明は、接合リーク電流が小さく、低抵抗のコバルトシリサイド電極をばらつきなく形成することを目的とする。
【００２１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）乃至（ｃ）参照
（１）本発明は、半導体装置の製造方法において、ｐｎ接合２を有するシリコン基板１上にコバルト膜３を堆積させ、コバルト膜３にコバルト／シリコン反応を抑制する不純物５をイオン注入によって含有させたのち、加熱処理して所定の領域に第１のシリサイド層６，７を形成する工程、及び、この第１のシリサイド層６，７を加熱して第２のシリサイド層８，９を形成する工程を有することを特徴とする。
【００２２】
リーク電流の原因となるつらら状スパイクは、ＣｏＳｉ相と強い相関を有しているので、コバルト層中にＡｓ等の不純物５をイオン注入によって含有させてコバルト／シリコン反応を抑制することによって、第１のシリサイド層６，７を形成する工程において、Ｃｏ2 Ｓｉ相を主として形成することによりつらら状スパイクの発生を防止し、それによってリーク電流を低減することができる。
【００２３】
なお、Ａｓ等の不純物５は、コバルト／シリコン反応において、結晶粒界や界面に偏析するためにコバルト／シリコン反応の反応速度を遅くすることができ、それによって、ＣｏＳｉ相ではなくＣｏ２ Ｓｉ相を主として形成することができる。
【００２４】
（２）また、本発明は、上記（１）において、コバルト膜３上にＴｉＮ膜４を堆積させることを特徴とする。
【００２５】
第１のシリサイド層６，７を形成するための加熱処理において用いるアルゴン等の不活性ガス中には微量の酸素や水が含まれており、コバルト層がこの酸素や水と反応して酸化された場合に、シリサイド層の形成が阻害されることがあるので、ＴｉＮ膜４を設けて酸素や水からコバルト層を守る必要がある。
【００３０】
（３）また、本発明は、上記（１）または（２）において、コバルト／シリコン反応を抑制する不純物５が、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆのいずれかであることを特徴とする。
【００３１】
不純物５の作用は結晶粒界や界面への偏析がもとになっているが、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆの元素はいずれも偏析する性質を有しているので、コバルト／シリコン反応の抑制が可能になる。
【００３２】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、第１のシリサイド層６，７を形成する工程において、４００〜６００℃の温度で急速加熱処理を行うことを特徴とする。
【００３３】
この様に、第１のシリサイド層６，７を形成する工程における加熱処理は、４００〜６００℃の温度における急速加熱処理が適当である。
【００３４】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、第１のシリサイド層６，７を形成する工程において、一定の温度における加熱処理の保持時間を０〜３００秒にしたことを特徴とする。
【００３５】
この様に、第１のシリサイド層６，７を形成する工程における加熱処理の保持時間は、０〜３００秒、特に、３０〜１８０秒が適当である。
なお、０秒の場合には、加熱処理温度まで昇温後、すぐに冷却するものであり、加熱処理は昇温時に行われることになる。
【００３６】
（６）また、本発明は、上記（１）乃至（５）のいずれかにおいて、第２のシリサイド層８，９を形成する工程において、８００〜９００℃の温度で急速加熱処理を行うことを特徴とする。
【００３７】
この様に、第２のシリサイド層８，９を形成する工程における加熱処理は、８００〜９００℃の温度における急速加熱処理が適当である。
【００３８】
（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、第２のシリサイド層８，９を形成する工程において、一定の温度における加熱処理の保持時間を０〜６０秒にしたことを特徴とする。
【００３９】
この様に、第２のシリサイド層８，９を形成する工程における加熱処理の保持時間は、０〜６０秒、特に、１５〜６０秒が適当である。
なお、０秒の場合には、加熱処理温度まで昇温後、すぐに冷却するものであり、加熱処理は昇温時に行われることになる。
【００４０】
【発明の実施の形態】
本発明の実施の形態の製造工程を図２及び図３を参照して説明する。
なお、図２（ｃ）までの工程は従来の工程と実質的に同様である。
図２（ａ）参照
まず、ｐ型シリコン基板１１の表面に熱酸化によりパッド酸化膜（図示せず）を形成したのち、ＣＶＤ法によってＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領域に堆積された部分が残るようにパターニングし、次いで、このＳｉＮ膜を耐酸化マスクとして熱酸化することによって素子分離用の厚いフィールド酸化膜１２を形成する。
【００４１】
次いで、ＳｉＮ膜パターン及びパッド酸化膜を除去したのち、熱酸化により厚さ５ｎｍのゲート酸化膜１３を形成し、次いで、ＣＶＤ法によって全面に厚さ２００ｎｍのアモルファスシリコン膜（図示せず）を堆積させたのち、加速エネルギー２０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でＰをこのアモルファスシリコン膜にイオン注入する。
【００４２】
次いで、アモルファスシリコン膜をパターニングすることによってゲート電極１４を形成したのち、このゲート電極１４及びフィールド酸化膜１２をマスクとして、加速エネルギー１０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でＡｓイオン１５をイオン注入することによってＬＤＤ領域１６を形成する。
【００４３】
図２（ｂ）参照
次いで、原料ガスとしてＳｉＨ２ Ｃｌ２ とＮ２ Ｏを用いたＣＶＤ法によって、基板温度を８００℃とした状態で、サイドウォールを形成するための厚さ１５０ｎｍ程度のＳｉＯ２ 膜１７を全面に堆積させる。
【００４４】
図２（ｃ）参照
次いで、ＲＩＥ（反応性イオンエッチング）法によってＳｉＯ２ 膜１７を異方性エッチングすることによって、ゲート電極１４の側面にサイドウォール１８を形成すると共に、ゲート酸化膜１３の露出している部分を除去したのち、ゲート電極１４、サイドウォール１８、及び、フィールド酸化膜１２をマスクとしてＡｓイオン１９を加速エネルギー２５ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でイオン注入し、次いで、８５０℃の窒素雰囲気中で１０分間熱処理することによって低抵抗のソース・ドレイン領域２０を形成する。
【００４５】
図３（ｄ）参照
次いで、全面に厚さ５〜２０ｎｍ、例えば、１０ｎｍのコバルト膜２１、及び、厚さ５〜５０ｎｍ、例えば、３０ｎｍのＴｉＮ膜２２を全面に堆積させたのち、加速エネルギー４０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でＡｓイオン２３をコバルト膜２２にイオン注入する。
【００４６】
なお、この場合のイオン注入は、Ａｓが主としてコバルト膜２２内に留まる条件でイオン注入するものであるので、Ａｓイオンがｐ型シリコン基板１１側に注入されてもｐｎ接合の深さを変えない程度の条件が必要となる。
【００４７】
図３（ｅ）参照
次いで、アルゴン雰囲気中で、３０〜１００℃／秒、例えば、５０℃／秒の昇温レートにおいて、４００℃〜６００℃、例えば、５５０℃で、０〜３００秒、より好適には３０〜１８０秒、例えば、３０秒間第１回目の急速加熱処理（１ｓｔ ＲＴＡ）を行って、コバルト膜２１と、ソース・ドレイン領域２０の表面及びゲート電極１４の表面とを反応させてＣｏＳｉｘ 層２４，２５を形成する。
【００４８】
なお、加熱処理時間が０秒ということは、加熱処理温度まで昇温後、すぐに冷却するものであり、加熱処理は昇温時に行われることになる。
また、この場合の熱処理温度は４００〜５５０℃の場合において、効果が最も顕著である。
【００４９】
この第１回目の急速加熱処理工程において、Ａｓは結晶粒界や界面に偏析してコバルト／シリコン反応の反応速度を減少させるので、形成されるＣｏＳｉx 層２４，２５は均一なＣｏ 2 Ｓｉ相となって、つらら状スパイクの発生は見られない。
【００５０】
図３（ｆ）参照
次いで、Ｈ２ ＳＯ４ とＨ２ Ｏ２ を３：１に混合したエッチング液を用いて、温度７０℃で２０分間エッチングすることによりＴｉＮ膜２２及び未反応のコバルト膜２１を除去したのち、アルゴン雰囲気中で、６０〜１００℃／秒、例えば、９０℃／秒の昇温レートにおいて、８００〜９００℃、例えば、８３０℃で、０〜６０秒、より好適には１５〜６０秒、例えば、３０秒間第２回目の急速加熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉｘ 層２４，２５をＣｏＳｉ２ 層２６，２７に相転移させてコバルトシリサイド電極を低抵抗化する。
【００５１】
なお、この第２回目の急速加熱処理工程においては、ＣｏＳｉｘ は酸化しにくいのでＴｉＮ膜を設けていないが、場合によってはＴｉＮ膜を設けてアニールしても良いものである。
【００５２】
図４参照
図４は、本発明の実施の形態と同様な工程によって形成した３２０×３２０μｍ２ の面積のコバルトシリサイド電極を複数個設けた試料におけるリーク電流のばらつきをワイブルプロットしたものであり、図において、○は選択エッチング直後の試料（４Ｃ−ＷＯ）のリーク電流を表し、□は第２回目の熱処理後の試料（４Ｃ−２ｎｄ）のリーク電流を表している。
【００５３】
図から明らかなように、選択エッチング直後の試料の場合には、リーク電流が１０−８Ａ以下の電極が５０％程度であり、また、５×１０−８Ａ以下の電極が８５％程度あり、●で示す従来の場合に比べてばらつきが小さくなっている。
【００５４】
一方、第２回目の熱処理後の試料の場合には、１０−７Ａ以下の電極が８５％を占め、■で示す従来の場合に比べてばらつきが多少改善されており、ＩＶ特性が良好になることが分かる。
【００５５】
なお、上記の実施の形態においては、不純物としてＡｓを用いているが、Ｐ、Ｓｂ、Ｎ、及び、ＦもＡｓと同様に偏析する性質があるので、コバルト層に含有させる不純物としてＡｓの代わりに、Ｐ、Ｓｂ、Ｎ、或いは、Ｆのいずれかを用いても良い。
【００５７】
また、第１回目の熱処理工程において、工程を短時間で行うために高温急速加熱処理しているが、昇温レートが２００℃／分（約３．３℃／秒）以下で、３００〜３５０℃、３０〜３００分間の低温長時間加熱処理を行っても良いものであり、高温急速加熱処理の場合と同様な効果が得られる。
【００５８】
この低温長時間加熱処理の場合には、昇温レートが高いと界面の凹凸が大きくなる等の問題があるので、昇温レートは２００℃／分以下にする必要がある。
【００５９】
また、上記の実施の形態においては、ＭＯＳＦＥＴのソース．ドレイン電極及びゲート電極のシリサイド化の工程として説明しているが、ＭＯＳＦＥＴに限られるものではなく、バイポーラ型半導体装置等のｐｎ接合を有する半導体装置に対するシリサイド電極の形成方法として用いることができるものである。
【００６０】
【発明の効果】
本発明によれば、コバルト層にコバルト／シリコン反応を抑制するＡｓ等の不純物を含有させた状態でシリサイド化しているので、接合リーク電流が小さく、且つ、低抵抗のシリサイド電極を設けることができ、半導体装置の高速化、或いは、信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の実施の形態による効果の説明図である。
【図５】従来のＭＯＳＦＥＴの途中までの製造工程の説明図である。
【図６】従来のＭＯＳＦＥＴの図５以降の製造工程の説明図である。
【符号の説明】
１ シリコン基板
２ ｐｎ接合
３ コバルト膜
４ ＴｉＮ膜
５ 不純物
６ 第１のシリサイド層
７ 第１のシリサイド層
８ 第２のシリサイド層
９ 第２のシリサイド層
１１ ｐ型シリコン基板
１２ フィールド酸化膜
１３ ゲート酸化膜
１４ ゲート電極
１５ Ａｓイオン
１６ ＬＤＤ領域
１７ ＳｉＯ２ 膜
１８ サイドウォール
１９ Ａｓイオン
２０ ソース・ドレイン領域
２１ コバルト膜
２２ ＴｉＮ膜
２３ Ａｓイオン
２４ ＣｏＳｉｘ 層
２５ ＣｏＳｉｘ 層
２６ ＣｏＳｉ２ 層
２７ ＣｏＳｉ２ 層
３１ ｐ型シリコン基板
３２ フィールド酸化膜
３３ ゲート酸化膜
３４ ゲート電極
３５ Ａｓイオン
３６ ＬＤＤ領域
３７ ＳｉＯ２ 膜
３８ サイドウォール
３９ Ａｓイオン
４０ ソース・ドレイン領域
４１ コバルト膜
４２ ＴｉＮ膜
４３ ＣｏＳｉｘ 層
４４ ＣｏＳｉｘ 層
４５ ＣｏＳｉ２ 層
４６ ＣｏＳｉ２ 層
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、サリサイド法（Ｓｅｌｆ−ａｌｉｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ：自己整合シリサイド法）によって形成するコバルトシリサイド電極に起因する接合リーク電流の低減を目的とした半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、高融点金属シリサイドは、半導体装置のコンタクト材料、ゲート電極、或いは、配線等に用いられており、この高融点金属シリサイドの中でも、ＣｏＳｉ２ は室温における抵抗率が１５〜３０μΩ・ｃｍと低く、且つ、熱的，化学的に安定であることから半導体装置に多用されている。
【０００３】
このコバルトシリサイド（ＣｏＳｉｘ ）には、Ｃｏ２ Ｓｉ，ＣｏＳｉ，及び、ＣｏＳｉ２ の３種類の相が存在し、（１００）面或いは（１１１）面のシリコン基板表面、或いは、多結晶シリコンまたはアモルファスシリコン上にコバルト膜を堆積させて熱処理するＣｏ／Ｓｉ系の反応においては、Ｃｏ２ Ｓｉ→ＣｏＳｉ→ＣｏＳｉ２ の順に相変態していき、この内ではＣｏＳｉ２ が最も抵抗率が低いことが知られている。
【０００４】
ここで、図５及び図６を参照して、この様なコバルトシリサイド電極をサリサイド法によって形成する従来のＭＯＳＦＥＴの製造工程を説明する。
図５（ａ）参照
まず、ｐ型シリコン基板３１の表面に熱酸化によりパッド酸化膜（図示せず）を形成したのち、ＣＶＤ法によってＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領域に堆積された部分が残るようにパターニングし、次いで、このＳｉＮ膜を耐酸化マスクとして熱酸化することによって厚いフィールド酸化膜３２を形成する。
【０００５】
次いで、ＳｉＮ膜パターン及びパッド酸化膜を除去したのち、熱酸化によりゲート酸化膜３３を形成し、次いで、ＣＶＤ法によって全面にアモルファスシリコン膜（図示せず）を堆積させたのち、Ｐ（リン）をこのアモルファスシリコン膜にイオン注入する。
【０００６】
次いで、アモルファスシリコン膜をパターニングすることによってゲート電極３４を形成したのち、このゲート電極３４及びフィールド酸化膜３２をマスクとしてＡｓイオン３５をイオン注入することによってＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域３６を形成する。
【０００７】
図５（ｂ）参照
次いで、原料ガスとしてＳｉＨ２ Ｃｌ２ とＮ２ Ｏを用いたＣＶＤ法によって、サイドウォールを形成するための厚さ１５０ｎｍ程度のＳｉＯ２ 膜３７を全面に堆積させる。
【０００８】
図５（ｃ）参照
次いで、ＲＩＥ（反応性イオンエッチング）法によってＳｉＯ２ 膜３７を異方性エッチングすることによって、ゲート電極３４の側面にサイドウォール３８を形成すると共に、ゲート酸化膜３３の露出している部分を除去したのち、ゲート電極３４、サイドウォール３８、及び、フィールド酸化膜３２をマスクとしてＡｓイオン３９を加速エネルギー２５ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でイオン注入し、次いで、８５０℃の窒素雰囲気中で１０分間熱処理することによって低抵抗のソース・ドレイン領域４０を形成する。
【０００９】
図６（ｄ）参照
次いで、全面に厚さ１０ｎｍのコバルト膜４１及び厚さ３０ｎｍのＴｉＮ膜４２を全面に堆積させる。
なお、ＴｉＮ膜４２は後の熱処理工程において、アルゴン等の不活性ガス中に微量含まれている酸素或いは水との反応によって、コバルト膜４１が酸化されるのを防ぐバリヤ層として設ける。
【００１０】
図６（ｅ）参照
次いで、アルゴン雰囲気中で５５０℃で３０秒間第１回目の熱処理（１ｓｔ
ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行って、コバルト膜４１と、ソース・ドレイン領域４０の表面及びゲート電極３４の表面とを反応させて、Ｃｏ２ ＳｉまたはＣｏＳｉ、或いは、これらが混在したＣｏＳｉｘ 層４３，４４を形成する。
【００１１】
図６（ｆ）参照
次いで、ＴｉＮ膜４２及び未反応のコバルト膜４１を除去したのち、アルゴン雰囲気中で８３０℃で３０秒間第２回目の熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉｘ 層４３，４４をＣｏＳｉ２ 層４５，４６に相転移させてコバルトシリサイド電極を低抵抗化する。
【００１２】
この様にして、低抵抗で、熱的・化学的に安定なコバルトシリサイド電極が、ゲート電極３４及びソース・ドレイン領域４０に対して自己整合的に形成することができる。
【００１３】
【発明が解決しようとする課題】
しかし、この従来のコバルトシリサイド電極の形成方法においては、第１回目の熱処理後及び第２回目の熱処理後における、ｎ＋ ／ｐ接合からなるソース・ドレイン領域（ｎ型基板を用いた場合には、ｐ＋ ／ｎ接合）においてリーク電流が増加して、トランジスタ特性が悪くなるという問題がある。
【００１４】
そこで、第１回目の熱処理後及び第２回目の熱処理後における、コバルトシリサイド電極を透過型顕微鏡（ＴＥＭ）によって観察したところ、第１回目の熱処理後で選択エッチング後の試料では所々に長さ５０〜１００ｎｍ、太さ１０ｎｍ程度のつらら状スパイクが観測され、第２回目の熱処理後においては、このつらら状スパイクはほとんど観測されなかった。
【００１５】
このＣｏＳｉ相と強い相関を有するつらら状スパイクがリーク電流の原因となるものであり、一旦、つらら状スパイクが形成されると、第２回目の熱処理によってつらら状スパイクがほとんど消失しても、リーク電流のばらつきが比較的大きいという問題がある。
【００１６】
図４参照
図４は、上記の従来の工程と同様の工程によって形成した３２０×３２０μｍ２ の面積のコバルトシリサイド電極を複数個設けた試料におけるリーク電流のばらつきをワイブルプロットしたものであり、図において、●は選択エッチング直後の試料（６−ＷＯ）のリーク電流を表し、■は第２回目の熱処理後の試料（６−２ｎｄ）のリーク電流を表している。
【００１７】
図から明らかなように、選択エッチング直後の試料の場合には、リーク電流が１０−９Ａ以下の電極が３０％程度あるのに対して、１０−６Ａ以上の電極が７０％程度あり、非常にばらつきが大きくなっている。
【００１８】
一方、第２回目の熱処理後の試料の場合には、１０−７Ａ以下の電極が７０％を占め、１０−６Ａ以下の電極が９５％以上を占め、選択エッチング直後の試料よりもばらつきは改善されているが、依然として多少のばらつきがあり、ＩＶ特性が悪いことが分かる。
【００１９】
即ち、トランジスタとして動作させるためには、ウェハ内の各場所におけるリーク電流値が略一定で、ＩＶ特性が良好なことが要求されるが、従来におけるリーク電流のばらつきは必ずしも十分小さなものではなかった。
【００２０】
したがって、本発明は、接合リーク電流が小さく、低抵抗のコバルトシリサイド電極をばらつきなく形成することを目的とする。
【００２１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）乃至（ｃ）参照
（１）本発明は、半導体装置の製造方法において、ｐｎ接合２を有するシリコン基板１上にコバルト膜３を堆積させ、コバルト膜３にコバルト／シリコン反応を抑制する不純物５をイオン注入によって含有させたのち、加熱処理して所定の領域に第１のシリサイド層６，７を形成する工程、及び、この第１のシリサイド層６，７を加熱して第２のシリサイド層８，９を形成する工程を有することを特徴とする。
【００２２】
リーク電流の原因となるつらら状スパイクは、ＣｏＳｉ相と強い相関を有しているので、コバルト層中にＡｓ等の不純物５をイオン注入によって含有させてコバルト／シリコン反応を抑制することによって、第１のシリサイド層６，７を形成する工程において、Ｃｏ2 Ｓｉ相を主として形成することによりつらら状スパイクの発生を防止し、それによってリーク電流を低減することができる。
【００２３】
なお、Ａｓ等の不純物５は、コバルト／シリコン反応において、結晶粒界や界面に偏析するためにコバルト／シリコン反応の反応速度を遅くすることができ、それによって、ＣｏＳｉ相ではなくＣｏ２ Ｓｉ相を主として形成することができる。
【００２４】
（２）また、本発明は、上記（１）において、コバルト膜３上にＴｉＮ膜４を堆積させることを特徴とする。
【００２５】
第１のシリサイド層６，７を形成するための加熱処理において用いるアルゴン等の不活性ガス中には微量の酸素や水が含まれており、コバルト層がこの酸素や水と反応して酸化された場合に、シリサイド層の形成が阻害されることがあるので、ＴｉＮ膜４を設けて酸素や水からコバルト層を守る必要がある。
【００３０】
（３）また、本発明は、上記（１）または（２）において、コバルト／シリコン反応を抑制する不純物５が、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆのいずれかであることを特徴とする。
【００３１】
不純物５の作用は結晶粒界や界面への偏析がもとになっているが、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆの元素はいずれも偏析する性質を有しているので、コバルト／シリコン反応の抑制が可能になる。
【００３２】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、第１のシリサイド層６，７を形成する工程において、４００〜６００℃の温度で急速加熱処理を行うことを特徴とする。
【００３３】
この様に、第１のシリサイド層６，７を形成する工程における加熱処理は、４００〜６００℃の温度における急速加熱処理が適当である。
【００３４】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、第１のシリサイド層６，７を形成する工程において、一定の温度における加熱処理の保持時間を０〜３００秒にしたことを特徴とする。
【００３５】
この様に、第１のシリサイド層６，７を形成する工程における加熱処理の保持時間は、０〜３００秒、特に、３０〜１８０秒が適当である。
なお、０秒の場合には、加熱処理温度まで昇温後、すぐに冷却するものであり、加熱処理は昇温時に行われることになる。
【００３６】
（６）また、本発明は、上記（１）乃至（５）のいずれかにおいて、第２のシリサイド層８，９を形成する工程において、８００〜９００℃の温度で急速加熱処理を行うことを特徴とする。
【００３７】
この様に、第２のシリサイド層８，９を形成する工程における加熱処理は、８００〜９００℃の温度における急速加熱処理が適当である。
【００３８】
（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、第２のシリサイド層８，９を形成する工程において、一定の温度における加熱処理の保持時間を０〜６０秒にしたことを特徴とする。
【００３９】
この様に、第２のシリサイド層８，９を形成する工程における加熱処理の保持時間は、０〜６０秒、特に、１５〜６０秒が適当である。
なお、０秒の場合には、加熱処理温度まで昇温後、すぐに冷却するものであり、加熱処理は昇温時に行われることになる。
【００４０】
【発明の実施の形態】
本発明の実施の形態の製造工程を図２及び図３を参照して説明する。
なお、図２（ｃ）までの工程は従来の工程と実質的に同様である。
図２（ａ）参照
まず、ｐ型シリコン基板１１の表面に熱酸化によりパッド酸化膜（図示せず）を形成したのち、ＣＶＤ法によってＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領域に堆積された部分が残るようにパターニングし、次いで、このＳｉＮ膜を耐酸化マスクとして熱酸化することによって素子分離用の厚いフィールド酸化膜１２を形成する。
【００４１】
次いで、ＳｉＮ膜パターン及びパッド酸化膜を除去したのち、熱酸化により厚さ５ｎｍのゲート酸化膜１３を形成し、次いで、ＣＶＤ法によって全面に厚さ２００ｎｍのアモルファスシリコン膜（図示せず）を堆積させたのち、加速エネルギー２０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でＰをこのアモルファスシリコン膜にイオン注入する。
【００４２】
次いで、アモルファスシリコン膜をパターニングすることによってゲート電極１４を形成したのち、このゲート電極１４及びフィールド酸化膜１２をマスクとして、加速エネルギー１０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でＡｓイオン１５をイオン注入することによってＬＤＤ領域１６を形成する。
【００４３】
図２（ｂ）参照
次いで、原料ガスとしてＳｉＨ２ Ｃｌ２ とＮ２ Ｏを用いたＣＶＤ法によって、基板温度を８００℃とした状態で、サイドウォールを形成するための厚さ１５０ｎｍ程度のＳｉＯ２ 膜１７を全面に堆積させる。
【００４４】
図２（ｃ）参照
次いで、ＲＩＥ（反応性イオンエッチング）法によってＳｉＯ２ 膜１７を異方性エッチングすることによって、ゲート電極１４の側面にサイドウォール１８を形成すると共に、ゲート酸化膜１３の露出している部分を除去したのち、ゲート電極１４、サイドウォール１８、及び、フィールド酸化膜１２をマスクとしてＡｓイオン１９を加速エネルギー２５ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でイオン注入し、次いで、８５０℃の窒素雰囲気中で１０分間熱処理することによって低抵抗のソース・ドレイン領域２０を形成する。
【００４５】
図３（ｄ）参照
次いで、全面に厚さ５〜２０ｎｍ、例えば、１０ｎｍのコバルト膜２１、及び、厚さ５〜５０ｎｍ、例えば、３０ｎｍのＴｉＮ膜２２を全面に堆積させたのち、加速エネルギー４０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でＡｓイオン２３をコバルト膜２２にイオン注入する。
【００４６】
なお、この場合のイオン注入は、Ａｓが主としてコバルト膜２２内に留まる条件でイオン注入するものであるので、Ａｓイオンがｐ型シリコン基板１１側に注入されてもｐｎ接合の深さを変えない程度の条件が必要となる。
【００４７】
図３（ｅ）参照
次いで、アルゴン雰囲気中で、３０〜１００℃／秒、例えば、５０℃／秒の昇温レートにおいて、４００℃〜６００℃、例えば、５５０℃で、０〜３００秒、より好適には３０〜１８０秒、例えば、３０秒間第１回目の急速加熱処理（１ｓｔ ＲＴＡ）を行って、コバルト膜２１と、ソース・ドレイン領域２０の表面及びゲート電極１４の表面とを反応させてＣｏＳｉｘ 層２４，２５を形成する。
【００４８】
なお、加熱処理時間が０秒ということは、加熱処理温度まで昇温後、すぐに冷却するものであり、加熱処理は昇温時に行われることになる。
また、この場合の熱処理温度は４００〜５５０℃の場合において、効果が最も顕著である。
【００４９】
この第１回目の急速加熱処理工程において、Ａｓは結晶粒界や界面に偏析してコバルト／シリコン反応の反応速度を減少させるので、形成されるＣｏＳｉx 層２４，２５は均一なＣｏ 2 Ｓｉ相となって、つらら状スパイクの発生は見られない。
【００５０】
図３（ｆ）参照
次いで、Ｈ２ ＳＯ４ とＨ２ Ｏ２ を３：１に混合したエッチング液を用いて、温度７０℃で２０分間エッチングすることによりＴｉＮ膜２２及び未反応のコバルト膜２１を除去したのち、アルゴン雰囲気中で、６０〜１００℃／秒、例えば、９０℃／秒の昇温レートにおいて、８００〜９００℃、例えば、８３０℃で、０〜６０秒、より好適には１５〜６０秒、例えば、３０秒間第２回目の急速加熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉｘ 層２４，２５をＣｏＳｉ２ 層２６，２７に相転移させてコバルトシリサイド電極を低抵抗化する。
【００５１】
なお、この第２回目の急速加熱処理工程においては、ＣｏＳｉｘ は酸化しにくいのでＴｉＮ膜を設けていないが、場合によってはＴｉＮ膜を設けてアニールしても良いものである。
【００５２】
図４参照
図４は、本発明の実施の形態と同様な工程によって形成した３２０×３２０μｍ２ の面積のコバルトシリサイド電極を複数個設けた試料におけるリーク電流のばらつきをワイブルプロットしたものであり、図において、○は選択エッチング直後の試料（４Ｃ−ＷＯ）のリーク電流を表し、□は第２回目の熱処理後の試料（４Ｃ−２ｎｄ）のリーク電流を表している。
【００５３】
図から明らかなように、選択エッチング直後の試料の場合には、リーク電流が１０−８Ａ以下の電極が５０％程度であり、また、５×１０−８Ａ以下の電極が８５％程度あり、●で示す従来の場合に比べてばらつきが小さくなっている。
【００５４】
一方、第２回目の熱処理後の試料の場合には、１０−７Ａ以下の電極が８５％を占め、■で示す従来の場合に比べてばらつきが多少改善されており、ＩＶ特性が良好になることが分かる。
【００５５】
なお、上記の実施の形態においては、不純物としてＡｓを用いているが、Ｐ、Ｓｂ、Ｎ、及び、ＦもＡｓと同様に偏析する性質があるので、コバルト層に含有させる不純物としてＡｓの代わりに、Ｐ、Ｓｂ、Ｎ、或いは、Ｆのいずれかを用いても良い。
【００５７】
また、第１回目の熱処理工程において、工程を短時間で行うために高温急速加熱処理しているが、昇温レートが２００℃／分（約３．３℃／秒）以下で、３００〜３５０℃、３０〜３００分間の低温長時間加熱処理を行っても良いものであり、高温急速加熱処理の場合と同様な効果が得られる。
【００５８】
この低温長時間加熱処理の場合には、昇温レートが高いと界面の凹凸が大きくなる等の問題があるので、昇温レートは２００℃／分以下にする必要がある。
【００５９】
また、上記の実施の形態においては、ＭＯＳＦＥＴのソース．ドレイン電極及びゲート電極のシリサイド化の工程として説明しているが、ＭＯＳＦＥＴに限られるものではなく、バイポーラ型半導体装置等のｐｎ接合を有する半導体装置に対するシリサイド電極の形成方法として用いることができるものである。
【００６０】
【発明の効果】
本発明によれば、コバルト層にコバルト／シリコン反応を抑制するＡｓ等の不純物を含有させた状態でシリサイド化しているので、接合リーク電流が小さく、且つ、低抵抗のシリサイド電極を設けることができ、半導体装置の高速化、或いは、信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の実施の形態による効果の説明図である。
【図５】従来のＭＯＳＦＥＴの途中までの製造工程の説明図である。
【図６】従来のＭＯＳＦＥＴの図５以降の製造工程の説明図である。
【符号の説明】
１ シリコン基板
２ ｐｎ接合
３ コバルト膜
４ ＴｉＮ膜
５ 不純物
６ 第１のシリサイド層
７ 第１のシリサイド層
８ 第２のシリサイド層
９ 第２のシリサイド層
１１ ｐ型シリコン基板
１２ フィールド酸化膜
１３ ゲート酸化膜
１４ ゲート電極
１５ Ａｓイオン
１６ ＬＤＤ領域
１７ ＳｉＯ２ 膜
１８ サイドウォール
１９ Ａｓイオン
２０ ソース・ドレイン領域
２１ コバルト膜
２２ ＴｉＮ膜
２３ Ａｓイオン
２４ ＣｏＳｉｘ 層
２５ ＣｏＳｉｘ 層
２６ ＣｏＳｉ２ 層
２７ ＣｏＳｉ２ 層
３１ ｐ型シリコン基板
３２ フィールド酸化膜
３３ ゲート酸化膜
３４ ゲート電極
３５ Ａｓイオン
３６ ＬＤＤ領域
３７ ＳｉＯ２ 膜
３８ サイドウォール
３９ Ａｓイオン
４０ ソース・ドレイン領域
４１ コバルト膜
４２ ＴｉＮ膜
４３ ＣｏＳｉｘ 層
４４ ＣｏＳｉｘ 層
４５ ＣｏＳｉ２ 層
４６ ＣｏＳｉ２ 層
Claims (7)
- ｐｎ接合を有するシリコン基板上にコバルト膜を堆積させ、前記コバルト膜にコバルト／シリコン反応を抑制する不純物をイオン注入によって含有させたのち、加熱処理して所定の領域にＣｏ 2 Ｓｉ相を主とする第１のシリサイド層を形成する工程、及び、前記第１のシリサイド層を加熱して第２のシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。
- 上記コバルト膜上に、ＴｉＮ膜を堆積させることを特徴とする請求項１記載の半導体装置の製造方法。
- 上記コバルト／シリコン反応を抑制する不純物が、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆのいずれかであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 上記第１のシリサイド層を形成する工程において、４００〜６００℃の温度で急速加熱処理を行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 上記第１のシリサイド層を形成する工程において、一定の温度における加熱処理の保持時間を０〜３００秒にしたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 上記第２のシリサイド層を形成する工程において、８００〜９００℃の温度で急速加熱処理を行うことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
- 上記第２のシリサイド層を形成する工程において、一定の温度における加熱処理の保持時間を０〜６０秒にしたことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964196A JP3572561B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964196A JP3572561B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116797A JPH10116797A (ja) | 1998-05-06 |
| JP3572561B2 true JP3572561B2 (ja) | 2004-10-06 |
Family
ID=17475185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26964196A Expired - Fee Related JP3572561B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3572561B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066622A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
| KR100536593B1 (ko) * | 2002-12-05 | 2005-12-14 | 삼성전자주식회사 | 선택적인 막 제거를 위한 세정 용액 및 그 세정 용액을사용하여 실리사이드 공정에서 막을 선택적으로 제거하는방법 |
| US7005357B2 (en) * | 2004-01-12 | 2006-02-28 | Advanced Micro Devices, Inc. | Low stress sidewall spacer in integrated circuit technology |
| JP4812502B2 (ja) * | 2005-04-25 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-10-11 JP JP26964196A patent/JP3572561B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116797A (ja) | 1998-05-06 |
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| JP3940660B2 (ja) | 半導体装置およびその製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
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