DE10210902A1 - Paralleltestplatine und zugehöriges Speichermodultestverfahren - Google Patents

Abstract

Die Erfindung bezieht sich auf eine Paralleltestplatine und ein Verfahren zum parallelen Testen mehrerer Halbleiterbauelemente unter Echtbetriebsbedingungen auf einer Hauptplatine. DOLLAR A Erfindungsgemäß umfasst die Paralleltestplatine eine Verbindungsplatine (130) mit leitfähigen Strukturen (132), einen Referenz- und einen Erweiterungsschlitz, die auf der Verbindungsplatine montiert und mit der Hauptplatine elektrisch verbunden sind, sowie mehrere parallele Schlitze, die parallel mit dem Referenzschlitz verbunden und auf der Verbindungsplatine montiert sind, wobei in jedem Schlitz ein jeweiliges zu testendes Halbleiterbauelement aufnehmbar ist und die Verbindungsplatine die zu testenden Halbleiterbauelemente mit der Hauptplatine elektrisch verbindet. DOLLAR A Verwendung z. B. zum Testen von Halbleiterspeicherbauelementen.

Description

Die Erfindung bezieht sich auf eine Paralleltestplatine nach dem Ober­ begriff des Anspruchs 1 und auf ein Verfahren zum parallelen Testen einer Mehrzahl von Speichermodulen unter echten Betriebsbedingun­ gen.

Nach Abschluss des Herstellungsprozesses einschließlich Schaltkreis­ entwurf, Waferfertigung und Verkapselung werden IC-Halbleiterbau­ elemente vor dem Versand typischerweise einer Anzahl von Tests un­ terworfen, einschließlich eines elektrischen Leistungsfähigkeitstests, um deren Leistungsvermögen und Zuverlässigkeit zu verifizieren.

Der elektrische Leistungsfähigkeitstest kann einen Gleichspan­ nungs(DC)-Test, einen Wechselspannungs(AC)-Test und einen Funkti­ onstest umfassen. Der DC-Test dient zum Verifizieren der DC- Eigenschaften eines IC-Bauelementes mittels Durchführen eines Un­ terbrechungs-/Kurzschlusstests und Messen von Eingangsströmen, Ausgangsspannungen, Leistungsversorgungsströmen usw. Der AC-Test erfasst die Zeitsteuerung eines IC-Bauelementes durch Anlegen von Eingangsimpulssignalen an Eingangsanschlüsse des Bauelements. Der AC-Test überprüft die Betriebseigenschaften des Bauelements, wie die Eingabe/Ausgabe-Laufzeitverzögerung bzw. die Zugriffszeit, die An­ fangs- und Endzeit von Eingangs- und Ausgangssignalen usw. Im Funk­ tionstest werden von einem Mustergenerator erzeugte Testmuster in Impulssignale eines normalen Pegels transformiert. Die Impulssignale werden dann an ein im Test befindliches Bauelement (DUT) angelegt. Die Ausgangssignale des DUT werden mit Referenzsignalen verglichen. Beispielsweise wird dieser Test im Fall von Speicherbauelementen dazu verwendet, Lese-/Schreibfunktionen zu verifizieren und die gegenseitige Wechselwirkung der Speicherzellen während des tatsächlichen Betriebs zu bestimmen. Weiterhin wird im allgemeinen ein dynamischer Funkti­ onstest durchgeführt, der den Funktionstest und den AC-Test kombi­ niert.

In der Serienfertigung ist es nicht möglich, Speicherbauelemente unter allen Betriebsbedingungen zu testen, auf die sie im echten Gebrauch treffen können. Außerdem erhöht sich mit zunehmender Verbesserung der Funktionen der Speicherbauelemente und zunehmender Komplex­ heit der Fabrikationsprozesse für die Bauelemente die Anzahl möglicher Defektmuster und daher die zum Testen der Bauelemente benötigte Zeitdauer. Es ist daher schwieriger geworden, auf jeden möglichen De­ fekt zu testen. Selbst wenn ein Halbleiterbauelement den Funktions- und den Zuverlässigkeitstest besteht, kann es trotzdem einen Defekt haben, der nicht detektiert werden kann, bevor es in ein elektronisches Gerät eingebaut ist, z. B. einen Personalcomputer. In manchen Fällen haben die Hersteller dieser Geräte ihre eigenen Testprogramme, um nach de­ fekten Speicherzellen zu fahnden, wobei diese Testprogramme nicht für herkömmliche Speichertestausrüstungen verwendbar sind oder zu viel Zeit für ihre Durchführung benötigen. Ein Ausführen dieser Tests bei der Herstellung des Speicherbauelementes würde dementsprechend eine starke Zeit- und Kostenbelastung für Halbleiterspeicherhersteller bedeu­ ten.

Unter Betrachtung dieser technischen Schwierigkeiten haben Speicher­ hersteller versucht, die Speicherbauelement-Testtechnologie so anzu­ passen, dass sie Bedingungen reproduzieren, die für die tatsächliche Umgebung repräsentativ sind, in der die Speicherbauelemente zum Ein­ satz kommen. Wenn beispielsweise Speicherprodukte wie Dual-inline- Speichermodule (DIMM) getestet werden, ist es notwendig, eine Test­ bedingung ähnlich oder äquivalent zu der Umgebung zu erzeugen, unter der die Speichermodule tatsächlich betrieben werden, wie in einem Hauptspeicher-Bauelement eines Personalcomputers. In der tatsächli­ chen Betriebsumgebung des Speichermoduls können dessen Einga­ be/Ausgabe-Funktionen von peripheren Bauelementen des Computer­ systems beeinflusst werden, wie CPU, Soundkarten, Graphikkarten und BIOS. Dementsprechend wird eine Hauptplatine als Testplatine verwen­ det, um die aktuellen Testbedingungen der Speichermodule zu optimie­ ren. Testtechnologien, welche die DUT dadurch testen, dass sie diese auf eine Hauptplatine montieren, werden als "Echtbetriebstests" be­ zeichnet.

Fig. 1 veranschaulicht eine herkömmliche Testkonfiguration zur Durch­ führung eines Echtbetriebstests. Wie aus Fig. 1 ersichtlich, wird dazu eine Paralleltestplatine 20 auf eine Computer-Hauptplatine 10 montiert. Fig. 2 zeigt eine Draufsicht auf die Paralleltestplatine 20.

Gemäß Fig. 1 beinhaltet die Hauptplatine 10 verschiedene Elektronik­ komponenten, wie Modulschlitze 12. Ohne die Paralleltestplatine 20 würden zu testende Speichermodulbauelemente 27 in die Modulschlitze 12 montiert. Ein Leistungsanschluss 13 ist zur Zuführung von Leistung zur Hauptplatine 10 vorgesehen. Die Hauptplatine 10 umfasst des weite­ ren PCI-Schlitze 14, IDE-Schlitze 15, einen E/A-Schlitz 16, der zur Ein­ gabe/Ausgabe von Daten in bzw. zu Speicherbauelementen, wie HDD, konfiguriert ist, einen Ausgangsanschluss 17, der zum Verbinden mit externen Ausgabegeräten, wie einer Anzeige, konfiguriert ist, und ein BIOS mit eingebauter Firmware.

Die vorstehenden Komponenten werden im allgemeinen an der Vorder­ seite, d. h. in Fig. 1 der Oberseite der Hauptplatine 10 montiert und sind untereinander oder extern durch Löten auf der Rückseite, d. h. in Fig. 1 der Unterseite der Platine 10 verbunden. Die Modulschlitze 12 sind au­ ßerdem elektrisch mit der Paralleltestplatine 20 durch Löten auf der Rückseite der Hauptplatine 10 verbunden. Die Paralleltestplatine 20 ist physikalisch mit der Hauptplatine 10 unter Verwendung von Bolzen ver­ bunden, die durch Öffnungen 19 der Hauptplatine 10 und Öffnungen 21 der Testplatine 20 hindurch angebracht sind. Speichermodule 27 sind in den mehreren Schlitzen 22, 23, 25 montiert.

Wie aus Fig. 2 ersichtlich, weist die herkömmliche Paralleltestplatine drei Schlitze 22, 23, 25 auf, die zum Aufnehmen der zu testenden Speicher­ module konfiguriert sind. Die Verwendung der Paralleltestplatine 20 re­ duziert die Testdauer des Echtbetriebstests. Genauer gesagt hängt die Testdauer, wenn Speicherbauelemente durch direktes Montieren der­ selben in den Modulschlitzen 12 der Hauptplatine 10 getestet werden, von der Anzahl an Speichermodulen, d. h. dem Betrag an Speicher, ab. In diesem Fall arbeitet das im Test befindliche Speichermodul als seriel­ les Testmodul. Mit steigender Speicherkapazität nimmt daher auch die Testdauer zu. Durch Bereitstellen eines Paralleltestmoduls unter Ver­ wendung der Paralleltestplatine 20 können mehrere, in diesem Fall drei, Speichermodule in derselben Zeit getestet werden.

Die Paralleltestplatine 20 weist einen Referenzschlitz 25 auf, der direkt mit jedem der Modulschlitze 12 auf der Hauptplatine 10 verbunden ist. Des weiteren weist sie zwei Paralleltestschlitze 22 und 23 auf, durch die Befehlssignale parallel mit dem Referenzschlitz 25 verbunden werden. Gemäß dieser Anordnung werden Speichermodule, die im Referenz­ schlitz 25 montiert sind, direkt von der Hauptplatine 10 angesteuert, während die in den parallelen Testschlitzen 22, 23 montierten Spei­ chermodule parallel zu den Modulen im Referenzschlitz 25 betrieben werden. Dementsprechend werden die in die Testschlitze 22, 23 gela­ denen Speichermodule gleichzeitig mit dem in den Referenzschlitz 25 geladenen Speichermodul getestet. Dies ergibt eine Reduktion der Test­ zeit um 67%.

Der Test unter aktuellen Umgebungsbedingungen, der die Paralleltest­ platine 20 benutzt, weist jedoch einige Problempunkte auf. Einer davon ist die Tatsache, dass ein Mehrbank-Betriebsausfall durch diese Test­ platinenanordnung nicht detektiert werden kann. Ein Mehrbank- Betriebsausfall liegt dann vor, wenn Speichermodule, die den herkömm­ lichen PC-Echtbetriebstest bestanden haben, nach Montage in eine tat­ sächliche PC-Hauptplatine ausfallen. Dieser Ausfall kann auftreten, weil zwei Testschlitze 22, 23 parallel zum Referenzschlitz 25 geschaltet sind, der direkt mit der Hauptplatine 10 des Testbauelementes verbunden ist. In dieser Konfiguration sind die Testresultate für die mehreren Module in einem herkömmlichen Test dieselben, wie wenn ein einzelnes Spei­ chermodul auf der Hauptplatine montiert ist. Mit anderen Worten tritt kein Defekt auf, solange wenigstens eines der Speicherbauelemente nicht defekt ist. Defekte in Speichermodulen können daher durch die herkömmliche Echtbetriebstestvorrichtung und das zugehörige Verfah­ ren, bei dem eine Anzahl von Speichermodulen auf derselben System­ hauptplatine montiert sind, nicht exakt detektiert werden.

In der herkömmlichen Echtbetriebstestvorrichtung und dem zugehörigen Verfahren können noch weitere Problempunkte vorhanden sein. Bei­ spielsweise leidet die Hauptplatine 10 aufgrund der Verbindungsstruktur der Hautplatine 10 und der Paralleltestplatine 20 an unbefriedigender Beständigkeit. Speziell werden in herkömmlichen Testsystemen die Speicherschlitze im allgemeinen nicht von den Modulschlitzen demon­ tiert, sobald sie auf der Hauptplatine montiert wurden, falls nicht die Hauptplatine selbst ersetzt oder aufgerüstet wird, um ihre Speicherka­ pazität zu steigern. Diese Modulschlitze weisen jedoch eine relativ un­ befriedigende Beständigkeit auf, und das Personal muss daher beim Montieren und Demontierten der Speichermodule besonders Acht ge­ ben. Typischerweise besitzt der herkömmliche Modulschlitz eine Le­ bensdauer von etwa 500 bis 5000 kombinierten Montage- und Demon­ tagevorgängen. Dementsprechend kann die Lebensdauer des Modul­ schlitzes, wenn in Serie produzierte Speichermodule unter Verwendung der herkömmlichen Hauptplatine als Testplatine getestet werden, leicht überschritten werden, was zu einem Testprozessausfall führt.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Pa­ ralleltestplatine der eingangs genannten Art und eines Testverfahrens zugrunde, welche die Zuverlässigkeit eines Testprozesses, bei dem Halbleiterbauelemente unter ihren echten Betriebsbedingungen getestet werden, verbessern, eine effektive Detektion eines Mehrbank-Betriebs­ ausfalls erlauben und ein Testen von in Serie produzierten Halbleiter­ speicherbauelementen mit einer effizienten Montage/Demontage/Struk­ tur ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Paral­ leltestplatine mit den Merkmalen des Anspruchs 1 und eines Testverfah­ rens mit den Merkmalen des Anspruchs 21.

Erfindungsgemäß beinhaltet die Paralleltestplatine mehrere serielle Schlitze, z. B. einen Referenzschlitz und einen Erweiterungsschlitz, die mit einer Hauptplatine verbunden sind. Eine Anzahl paralleler Schlitze der Testplatine sind parallel zueinander und zu den seriellen Schlitzen mit der Hauptplatine verbunden. Zu testende Halbleiterspeicherbauele­ mente sind in den seriellen und parallelen Schlitzen montiert. Durch die Verwendung mehrerer serieller Schlitze beeinflussen gestörte Zeitsteue­ rungsvorgänge aufgrund eines seriellen Schlitzes, z. B. des Erweite­ rungsschlitzes, auch den anderen seriellen Schlitz, wie den Referenz­ schlitz, ebenso wie die parallelen Schlitze. Dadurch kann ein Zeitsteue­ rungstoleranzausfall, wie er im Mehrbankbetrieb auftritt, effektiv detek­ tiert werden.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin­ dung sowie das zu deren besserem Verständnis oben erläuterte, her­ kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 eine Perspektivansicht einer herkömmlichen Echtbetriebstest­ vorrichtung,

Fig. 2 eine Draufsicht von unten auf ein in der herkömmlichen Echt­ betriebstestvorrichtung von Fig. 1 verwendeten Paralleltestpla­ tine,

Fig. 3 eine Draufsicht von unten auf eine Paralleltestplatine zum Tes­ ten von Halbleiterspeicherbauelementen gemäß der Erfindung,

Fig. 4 ein Blockdiagramm einer Schaltkreiskonfiguration einer Paral­ leltestplatine zum Testen von Halbleiterspeicherbauelementen in einer erfindungsgemäßen Realisierung,

Fig. 5 eine perspektivische Explosionsansicht einer Paralleltestplatine in einer weiteren erfindungsgemäßen Realisierung,

Fig. 6a eine Querschnittseitenansicht eines Sockels und von Kontakt­ stiftanschlüssen der Paralleltestplatine von Fig. 5,

Fig. 6b eine Explosions-Querschnittseitenansicht eines der Kontakt­ stiftanschlüsse von Fig. 6a,

Fig. 7 eine Querschnittseitenansicht einer Sockelstruktur einer Paral­ leltestplatine in einer weiteren erfindungsgemäßen Realisie­ rung,

Fig. 8a eine Querschnittseitenansicht einer Sockelstruktur mit vergrö­ ßerter Breite in noch einer weiteren erfindungsgemäßen Reali­ sierung,

Fig. 8b eine Querschnittseitenansicht einer Sockelstruktur mit vergrö­ ßerter Breite in noch einer weiteren erfindungsgemäßen Reali­ sierung und

Fig. 9 eine Seitenansicht einer auf einer Hauptplatine montierten Pa­ ralleltestplatine gemäß der Erfindung.

Fig. 3 zeigt in einer Draufsicht von unten eine Paralleltestplatine 30 zum Testen von Halbleiterspeicherbauelementen gemäß der Erfindung. Wie aus Fig. 3 ersichtlich, ist die Paralleltestplatine 30 mit einem Erweite­ rungsschlitz 35, einem Referenzschlitz 34 und einer Anzahl paralleler Testschlitze 36, 38 versehen, die mit dem Referenzschlitz 34 und dem Erweiterungsschlitz 35 verbunden sind. Zu testende Speichermodule werden in den jeweiligen Schlitzen 34, 35, 36, 38 montiert. Wenn der Referenzschlitz 34 arbeitet, d. h. Schreib/Lese-Vorgänge mit dem in den Referenzschlitz 34 geladenen Speichermodul durchgeführt werden, werden identische Lese- und Schreibvorgänge bei den parallelen Schlit­ zen 36, 38 durchgeführt. Eine durch den Erweiterungsschlitz 35 gestörte Zeitsteuerung beeinflusst den Referenzschlitz 34. Die parallelen Schlitze 36, 38, die identisch zum Referenzschlitz 34 arbeiten, werden ebenfalls beeinflusst.

Auf diese Weise können daher Mehrbank-Betriebsausfälle, die auftre­ ten, wenn ein Mehrbankbetrieb einen externen Bankbetrieb umfasst, herausgefunden werden. Ein Mehrbank-Betriebsausfall bezieht sich auf Ausfälle bezüglich feiner Zeitsteuerungstoleranz, die aufgrund von ex­ ternen und internen Bankbetriebsvorgängen unter den Modulschlitzen auftreten, wenn eine Anzahl von Speichermodulen auf einer einzelnen Hauptplatine montiert ist. Jedes der Speichermodule hat vorzugsweise bereits einen Einzelladetest bestanden, der durch Montieren eines ein­ zelnen Speichermoduls auf der Hauptplatine ausgeführt wird, bevor der Mehrbank-Betriebstest durchgeführt wird.

Fig. 4 veranschaulicht im Blockdiagramm eine Paralleltestplatinenschal­ tung zum Testen von Speicherbauelementen gemäß einem weiteren Aspekt der Erfindung. Wie aus Fig. 4 ersichtlich, werden Ausgangstakte CLK0-3 in einen Referenzschlitz 34 und einen Erweiterungsschlitz 35 eingegeben, wenn ein der Hauptplatine 10 zugeführtes Taktsignal CLK0 einem ersten PLL-Takttreiber 40 zugeführt wird. Die Ausgangstakte CLK0-3 stellen Taktsignale für in diese Schlitze 34, 35 geladene Spei­ cherbauelemente bereit. Ein vom ersten PLL-Takttreiber 40 abgegebe­ nes Taktsignal CLK0 wird einem zweiten PLL-Takttreiber 41 zugeführt, der Taktsignale CLK0-3 einem DUT1-Paralleltestschlitz 36 und einem DUT2-Paralleltestschlitz 38 zuführt.

Adress- und Steuersignale von der Hauptplatine 10 werden vorzugswei­ se direkt dem Referenzschlitz 34 und dem Erweiterungsschlitz 35 zuge­ führt, den parallelen Testschlitzen 36, 38 hingegen vorzugsweise indi­ rekt über einen Puffer 42. Dateneingabe-/Datenausgabe(E/A)-Signale werden von der Hauptplatine 10 dem Referenzschlitz 34 und dem Erwei­ terungsschlitz 35 zugeführt. Die E/A-Datensignale werden über einen Puffer 43 dem DUT1- und dem DUT2-Paralleltestschlitz 36, 38 zuge­ führt. Ausgangsdaten von den DUT in den Schlitzen 34, 35, 36, 38 wer­ den in einen Komparator 45 eingegeben und mit einem vorgegebenen Signal verglichen, um einen Bestanden- oder Nichtbestanden-Status jedes der DUT festzustellen. Der Puffer 43 arbeitet während eines Schreibmodus des Speicherbauelements im Test, während ein dem Komparator 45 zugeordneter Puffer während eines Lesemodus des Speicherbauelements arbeitet.

Wenn Lese/Schreib-Vorgänge mit Speicherbauelementen, die in den Referenzschlitz 34 und den Erweiterungsschlitz 35 geladen sind, von der Hauptplatine 10 durchgeführt werden, werden dieselben Le­ se/Schreib-Vorgänge auch mit Speicherbauelementen durchgeführt, die in die DUT-Schlitze 36, 38 montiert sind, welche parallel mit dem Refe­ renzschlitz 34 verbunden sind. Wenn beispielsweise 256MB-DDR- SDRAM mit 4-Bank-Doppeldatenrate 64MX4 als Speicherbauelemente in die Schlitze 34, 35, 36, 38 geladen sind, wird ein interner Bankbetrieb in jedem der Speichermodule mittels Bankadressauswahlsignalen BA0- BA1 durchgeführt. Wenn im Bankbetrieb sowohl BA0 als auch BA1 beim Lesen, Schreiben, im Zeilenaktiv- und im Vorladezustand auf niedrigem Pegel liegen, wird Bank A ausgewählt.

Gemäß einer Ausführungsform der Erfindung wird unter Verwendung der Paralleltestplatine 30 ein externer Bankbetrieb mit dem Referenz­ schlitz 34 und dem Erweiterungsschlitz 35 durchgeführt. Als Resultat hiervon hat dieser Vorgang Einfluss auf die parallelen Schlitze 36, 38. Der externe Bankbetrieb kann eine codierte Steuerung beispielsweise einer CPU in der Hauptplatine 10 für eine Mehrzahl von in die jeweiligen Schlitze geladenen Speichermodule sein. Dementsprechend erzeugt beispielsweise eine gestörte Zeitsteuerung durch den Erweiterungs­ schlitz 35 einen Effekt für die parallelen Schlitze 36, 38 sowie den Refe­ renzschlitz 34, so dass ein Mehrbank-Betriebsausfall effektiv detektiert werden kann.

Gemäß einer weiteren erfindungsgemäßen Realisierung wird eine So­ ckelstruktur für den Referenzschlitz- und Erweiterungsschlitz der Paral­ leltestplatine verwendet. Auf diese Weise wird die Montage und Demon­ tage der DUT vereinfacht, und die Festigkeit und Lebensdauer des So­ ckels kann verbessert werden. Dieses Ausführungsbeispiel wird nun un­ ter Bezugnahme auf die Fig. 5 bis 8 erläutert.

Fig. 5 zeigt in einer perspektivischen Explosionsansicht eine Parallel­ testplatine 200 mit einer Sockelstruktur gemäß der Erfindung. Wie aus Fig. 5 zu erkennen, umfasst die Paralleltestplatine 200 einen Sockel 110 und eine Verbindungsplatine 130. Der Sockel 110 weist an beiden En­ den Separationsgriffe 120 auf. In den Sockel 110 werden Speichermo­ dule 140 eingefügt. Der Sockel 140 weist des weiteren ein Gehäuse 115, eine Anzahl von Trägerblockpaaren 160 und elektrisch leitfähige Kontaktstifte 150 auf. Das Gehäuse 115 ist mit einer Öffnung 112 verse­ hen, um das jeweilige Speichermodul 140 aufzunehmen. Die Öffnung 112 besitzt eine zu einer Kontaktfahne 142 des Speichermoduls 140 korrespondierende Struktur. Die Trägerblöcke 160 sind innerhalb des Gehäuses 115 angeordnet, und die Kontaktstifte 150 sind im wesentli­ chen entlang der Innenseite des jeweiligen Trägerblocks 160 angeord­ net. Die Kontaktstifte 150 sind so konfiguriert, dass sie die Kontaktfahne 142 des Speichermoduls 140 kontaktieren, wenn das Speichermodul in die Öffnung 112 eingefügt ist.

Die Separationsgriffe 120 können um eine Achse innerhalb des Gehäu­ ses 115 zwischen Positionen "A" und "B" verschwenkt werden. Wenn sich die Separationsgriffe 120 in Position "A" befinden, ist ein in der Öff­ nung 112 des Sockels 110 positioniertes Speichermodul 140 in dieser Position verriegelt, was eine Separation bzw. ein Entfernen des Spei­ chermoduls 140 vom Sockel 110 verhindert. Wenn die Griffe 120 hin­ gegen in Position "B" bewegt werden, kann ein Speichermodul 140 leicht in die Öffnung 112 des Sockels 110 eingesetzt bzw. aus dieser herausgenommen werden. Die Separationsgriffe 120 sind vorzugsweise so konfiguriert, dass sie vom Sockelkörper an beiden Enden abstehen, so dass das Einfügen des Speichermoduls 140 in den Sockel 110 bzw. das Herausnehmen aus selbigem unter Verwendung der Griffe 120 kei­ nerlei Beschädigung oder Bruch der Separationsgriffe 120 verursacht.

Die Verbindungsplatine 130 weist leitfähige Strukturen 132, Durch­ gangslöcher 134 und Verbinder 136 auf. Auf der Verbindungsplatine 130 gebildete elektronische Schaltkreise ermöglichen die Funktion der Plati­ ne 200 als Paralleltestplatine. Eine detaillierte Erläuterung des Schal­ tungsaufbaus ist jedoch nicht erforderlich, da dieser innerhalb des übli­ chen Fachwissens liegt. Die leitfähigen Strukturen 132 sind in physikali­ schem Kontakt zu den Kontaktstiften 150 angeordnet, um eine elektri­ sche Verbindung zu den Kontaktstiften 150 des Sockels 110 bereitzu­ stellen.

Der Sockel 110 ist durch Kopplungsmittel an der Verbindungsplatine 130 fixiert. Beispielsweise können die Verbindungsplatine 130 und der So­ ckel 110 jeweils mit zusammenpassenden Durchgangslöchern 134, 114 versehen sein. Ein Bolzen 104 kann dann durch die Durchgangslöcher 134, 114 hindurch eingebracht werden, um den Sockel 110 mit der Ver­ bindungsplatine 130 zu verbinden. Dieses Anbringen des Sockels 110 an der Verbindungsplatine 130 mittels Bolzen verbessert die Stärke des physikalischen Kontakts zwischen den Kontaktstiften 150 und den leitfä­ higen Strukturen 132 und erhöht die Zuverlässigkeit des Sockels 110, indem verhindert wird, dass sich die Kontaktstifte 150 von den leitfähi­ gen Strukturen 132 entfernen. Andere Kopplungsmittel können ebenfalls in Betracht gezogen werden. Die Schlitze können mit einem unregel­ mäßigen Abstand dazwischen konfiguriert sein.

Die Verbinder 136, die an der Unterseite der Verbindungsplatine 130 angeordnet sind, erlauben es der Parallelfestplatine 200, an die nicht gezeigte Hauptplatine durch ein Stiftkontaktverfahren gekoppelt zu wer­ den. Mit anderen Worten sind mit den Modulschlitzen 12 der Hauptplati­ ne verbundene Stifte auf der Rückseite der Hauptplatine gebildet. Diese Stifte können mit den Schlitzen 136 der Zwischenplatine 130 gekoppelt werden.

Im Unterschied zur herkömmlichen Testplatine, die auf die Hauptplatine gelötet wird, ist die Paralleltestplatine 200 in diesem Ausführungsbei­ spiel durch Stifte mit der Hauptplatine verbunden. Außerdem kann die Verbindungsplatine 130 der Paralleltestplatine 200 beispielsweise durch eine Bolzenverbindung mit dem Sockel 110 gekoppelt sein. Unter Ver­ wendung dieser Verbindungsstrukturtypen kann die Paralleltestplatine 200 leicht von der Hauptplatine abgenommen und wieder auf dieser be­ festigt werden, z. B. im Fall eines notwendigen Austauschs, und eine Trennung des Sockels 110 von der Verbindungsplatine 130 ist leicht möglich. Dadurch können Sockel 110, die während des Testens von in Serie produzierten Speichermodulen unter Echtbetriebsbedingungen defekt werden, leicht entfernt und ausgetauscht werden, was eine ver­ besserte Effizienz und Produktivität des Testprozesses ergibt. Bei­ spielsweise beträgt die Lebensdauer der gemäß dieser erfindungsge­ mäßen Realisierung aufgebauten Paralleltestplatine 200 etwa 150.000 Montage-/Demontagezyklen, verglichen mit der Lebensdauer von etwa 500 bis 5000 Montage-/Demontagezyklen der herkömmlichen Parallel­ testplatine.

Die Fig. 6a und 6b veranschaulichen eine Sockel- und Verbinder- Anschlussstift von Fig. 5 in Querschnittansichten längs der dortigen Linie III-III und die zugehörige Sockelstruktur einschließlich der Anordnung von Kontaktstiften 150 innerhalb des Gehäuses 115 der Paralleltestpla­ tine 200. Wie aus den Fig. 6a und 6b ersichtlich, besitzt das Gehäuse 115 eine im Querschnitt vorzugsweise eine H-förmige Gestalt mit zwei vertikalen Elementen 116 und einem horizontalen Element 117. Das ho­ rizontale Element 117 weist eine zentrale Öffnung 112 auf, die zur Auf­ nahme eines jeweiligen Speichermoduls 140 konfiguriert ist. Unterhalb des horizontalen Elementes 117 und zwischen den vertikalen Elementen 116 ist ein nach unten offener Raum geschaffen.

In dem inneren Raum des Gehäuses 115 sind Trägerblöcke 160 verteilt, die an die Innenseiten der horizontalen Elemente 116 angebracht wer­ den können. Entlang der Innenseiten der Trägerblöcke 160 sind Kon­ taktstifte 150 angeordnet. Jeder Kontaktstift 150 beinhaltet einen Modul­ kontaktteil 152 entsprechend der Kontaktfahne 142 des Speichermoduls 140 und einen Platinenkontaktteil 154 entsprechend den leitfähigen Strukturen 132 auf der Verbindungsplatine 130.

Zwischen dem Modulkontaktteil 152 des jeweiligen Kontaktstifts 150 und dem jeweiligen Trägerblock 160 sowie zwischen dem Platinenkontaktteil 154 des jeweiligen Kontaktstifts 150 und dem Trägerblock 160 sind vor­ zugsweise elastische Elemente 172, 174 z. B. aus Gummi vorgesehen. Die elastischen Elemente 172, 174 verleihen dem Kontaktstift 150 ein federndes Verhalten, um die Kontaktzuverlässigkeit zwischen der Kon­ taktfahne 142 des Speichermoduls 140 und dem Modulkontaktteil 152 sowie zwischen den leitfähigen Strukturen 132 der Verbindungsplatine 130 und dem Platinenkontaktteil 154 zu verbessern. Die elektrische Zu­ verlässigkeit des Kontaktstiftes 150 wird dadurch erhöht.

Fig. 7 zeigt wiederum in einer Querschnittansicht längs der Linie III-III von Fig. 5 eine weitere mögliche Realisierung der Sockelstruktur zur Verwendung in einer gemäß den Konzepten der Erfindung aufgebauten Paralleltestplatine. Das Beispiel von Fig. 7 besitzt eine Sockelstruktur 200A ähnlich der in den Fig. 6a und 6b gezeigten. Jedoch ist die Form der Kontaktstifte 150a verschieden. Die Struktur von Fig. 7 hat gegen­ über derjenigen der Fig. 6a und 6b den Vorzug, dass der Platinenkon­ taktteil 154a des jeweiligen Kontaktstiftes 150a so gestaltet ist, dass er das zugehörige elastische Element 174 im wesentlichen umschließt. Diese Konfiguration ermöglicht dem Platinenkontaktteil 154a des Kon­ taktstifts 150a einen Oberflächenkontakt zu den leitfähigen Strukturen 152 auf der Verbindungsplatine 130 ohne Beschädigungsgefahr dieser Strukturen. Außerdem kann das elastische Element 174, indem es vom Platinenkontaktteil 154a umgeben ist, sicherer zwischen dem Platinen­ kontaktteil 154a und dem Trägerblock 160 gehalten werden. Die Zuver­ lässigkeit der Verbindung zwischen dem Platinenkontaktteil 154a und den leitfähigen Strukturen 132 auf der Verbindungsplatine 130 kann da­ her unter Verwendung dieser Struktur erhöht werden.

Die Fig. 8a und 8b zeigen in entsprechenden Querschnittansichten wei­ tere erfindungsgemäße Sockelstrukturen, die in diesen Fällen eine er­ höhte Breite aufweisen. Die oben in Verbindung mit den Fig. 6a, 6b und 7 erläuterten Sockel besitzen eine Breite W1 von etwa 10 mm und ein Sockelrastermaß von etwa 10,2 mm. Die Schlitze dieser Sockel können bei wiederholtem Laden und Entladen von Speichermodulen ausgewei­ tet werden. Die Verbindung zwischen dem Modul und dem Sockel, ge­ nauer die Verbindung zwischen der Kontaktfahne 142 des Moduls und den Kontaktstiften 150 des Sockels, kann dadurch unvollständig wer­ den. Um diese Schwierigkeit zu überwinden, besitzen die Sockelstruktu­ ren der Fig. 8a und 8b eine vergrößerte Breite, um die Tragfestigkeit der Sockelkomponenten zu steigern, bei denen die Modulbauelemente mon­ tiert werden. Auf diese Weise kann ein Ausweiten des Schlitzes und ei­ ne entsprechende Verschlechterung der elektrischen Verbindung ver­ mieden werden.

Speziell zeigt Fig. 8a ein Sockelgehäuse 115a, das mit einer erhöhten Breite W2 realisiert ist. Zusatzblöcke 162 mit einer Breite W3 sind zwi­ schen jeweils einem Trägerblock 160 und einem vertikalen Element 116a des Gehäuses vorgesehen. Alternativ ist bei der in Fig. 8b gezeig­ ten Struktur die Dicke eines unteren Bereichs jedes vertikalen Elements 116b des Gehäuses 115b um insgesamt die Breite W3 erhöht.

In diesen Ausführungsbeispielen beträgt die Sockelbreite W2 vorzugs­ weise etwa 13,8 mm. Da die Modulträgerteile durch die zusätzliche Brei­ te W3 sicherer gehalten werden, kann das Ausweiten des Sockelschlit­ zes effektiver verhindert werden. Dementsprechend wird ein Kontakt­ ausfall des Modulbauelements und der Kontaktstifte vermieden, und der Testprozess kann zuverlässiger und effizienter durchgeführt werden.

Wenn in Serie produzierte Speichermodule getestet werden, ist es wün­ schenswert, sowohl den Vorgang des Ladens der DUT in Kontakt mit einem Testbauelement, wie einer Hauptplatine, als auch den Vorgang des Entladens der getesteten Bauelemente von der Hauptplatine zu au­ tomatisieren. Die Lade- und Entladevorgänge werden typischerweise automatisch durch ein Handhabungssystem ausgeführt. Im folgenden wird die Anwendung der zuvor beschriebenen Paralleltestplatinen in Verbindung mit automatischen Lade- und Entladeprozessen eines Handhabungssystems näher erläutert.

Fig. 9 veranschaulicht in einer Seitenansicht eine Hauptplatine mit einer darauf montierten, erfindungsgemäß aufgebauten Paralleltestplatine. Im folgenden wird dabei als Vorderseite 310 der Hauptplatine 300 diejenige Seite bezeichnet, auf der elektronische Komponenten 220 montiert sind, wie CPU, BIS, Leistungsversorgungsanschlüsse, Schlitze für PCI- oder ISA-Schnittstellenkarten und Ausgangsanschlüsse. Die Rückseite 320 der Hauptplatine 300 ist dann die der Vorderseite 310 entgegengesetzte Seite.

Gemäß Fig. 9 ist die Paralleltestplatine 200 vorzugsweise auf der Rück­ seite 320 der Hauptplatine 300 montiert. Ein signifikanter Vorteil dieser Rückseitenmontagetechnik besteht darin, dass Module 140 sehr leicht auf dem Sockel 110 montiert und von diesem abgenommen werden können. Insbesondere gibt es keine Hindernisse in einer Modulhandha­ bungsrichtung über der Rückseite, auf der die Module 140 montiert und demontiert werden. Wenn die Hauptplatine und die Paralleltestplatine mit dieser Struktur verwendet werden, kann folglich eine automatische Lade-/Entladevorrichtung, wie ein Handhabungssystem, im Rahmen der Durchführung der Echtbetriebstests für Speicherbauelemente zum Ein­ satz kommen.

In einer weiteren, alternativen Realisierung der Erfindung kann, wieder­ um bezugnehmend auf Fig. 9, statt einzelner Verbindungsplatinen für jeden der Sockel 110 eine einzige, gemeinsame Verbindungsplatine 130a verwendet werden. Diese besitzt vorzugsweise eine Mehrschicht­ struktur. Die Position, an welcher der jeweilige Sockel 110 auf der ge­ meinsamen Verbindungsplatine 130a montiert wird, kann durch Ändern des Entwurfs der Schaltkreisstrukturen eingestellt werden. Es ist daher von Vorteil, die Abstände P1 und P2 der Sockel bzw. Gehäuse nach Bedarf zu steuern. In diesem Beispiel beträgt der maximale Abstands­ wert etwa 22,8 mm.

Claims (25)

1. Paralleltestplatine zur Durchführung von Testsequenzen unter Verbinden mehrerer zu testender Halbleiterbauelemente (140) mit einer Hauptplatine (10, 300), die so ausgelegt ist, dass sie eine Echtbetriebs­ umgebung für die zu testenden Halbleiterbauelemente darstellt, gekennzeichnet durch

• 1. eine Verbindungsplatine (130) mit leitfähigen Strukturen (132) zur elektrischen Verbindung der zu testenden Halbleiterspeicherbau­ elemente (140) mit der Hauptplatine (10, 300),
• 2. einen auf der Verbindungsplatine montierten Referenzschlitz (34) zur Aufnahme eines oder mehrerer zu testender Halbleiterbauele­ mente, wobei der Referenzschlitz elektrisch mit der Hauptplatine ver­ bunden ist,
• 3. einen auf der Verbindungsplatine montierten Erweiterungsschlitz (35) zum Aufnehmen eines oder mehrerer zu testender Halbleiterbau­ elemente, wobei der Erweiterungsschlitz elektrisch mit der Hauptplatine verbunden ist, und
• 4. mehrere parallel mit dem Referenzschlitz verbundene Parallel­ schlitze (36, 38), die auf der Verbindungsplatine montiert sind, um eines oder mehrere der zu testenden Halbleiterbauelemente aufzunehmen.

2. Paralleltestplatine nach Anspruch 1, weiter dadurch gekenn­ zeichnet, dass die Hauptplatine zur Steuerung der im Referenzschlitz und im Erweiterungsschlitz montierten, zu testenden Halbleiterbauele­ mente über einen externen Bankbetrieb ausgelegt ist.

3. Paralleltestplatine nach Anspruch 1 oder 2, weiter dadurch ge­ kennzeichnet, dass die Hauptplatine eine CPU beinhaltet, die zur Be­ reitstellung von Adresssignalen, Steuersignalen und Dateneingangssig­ nalen für die im Referenzschlitz und im Erweiterungsschlitz montierten, zu testenden Halbleiterbauelemente ausgelegt ist.

4. Paralleltestplatine nach einem der Ansprüche 1 bis 3, weiter da­ durch gekennzeichnet, dass die Hauptplatine darauf ausgelegt ist, Le­ se- und Schreibvorgänge für die in den mehreren parallelen Schlitzen montierten, zu testenden Halbleiterbauelemente zu steuern, wobei gleichzeitig Lese- und Schreibvorgänge mit dem jeweils im Referenz­ schlitz montierten, zu testenden Halbleiterbauelement durchgeführt werden.

5. Paralleltestplatine nach einem der Ansprüche 1 bis 4, weiter da­ durch gekennzeichnet, dass die zu testenden Halbleiterbauelemente Speichermodule sind und die Hauptplatine folgende Elemente aufweist:

• 1. einen ersten PLL-Takttreiber (40) zur Bereitstellung eines Takt­ signals für die im Referenzschlitz und im Erweiterungsschlitz montierten Speichermodule und
• 2. einen zweiten PLL-Takttreiber (41) zum Empfangen eines Aus­ gangssignals vom ersten PLL-Takttreiber und Bereitstellen eines Takt­ signals für die in den mehreren parallelen Schlitzen montierten Spei­ chermodule.

6. Paralleltestplatine nach einem der Ansprüche 1 bis 5, weiter da­ durch gekennzeichnet, dass die zu testenden Halbleiterbauelemente Speichermodule sind und die Hauptplatine einen Puffer (42) zur Bereit­ stellung von Adresssignalen und Steuersignalen für die in den mehreren parallelen Schlitzen montierten Speichermodule aufweist.

7. Paralleltestplatine nach Anspruch 6, weiter dadurch gekenn­ zeichnet, dass die zu testenden Halbleiterbauelemente Speichermodule sind und die Hauptplatine folgende Elemente enthält:
einen zweiten Puffer (43) zur Bereitstellung von Daten für die in den mehreren parallelen Schlitzen montierten Speichermodule und
einen Komparator (45) zum Vergleichen von Ausgabedaten der Speichermodule mit Referenzdaten und zum Feststellen, ob die Ausga­ bedaten mit den Referenzdaten identisch sind.

8. Paralleltestplatine nach einem der Ansprüche 1 bis 7, weiter da­ durch gekennzeichnet, dass die Hauptplatine eine Vorderseite mit dar­ auf montierten elektrischen Komponenten, die eine CPU umfassen, und eine der Vorderseite entgegengesetzte Rückseite aufweist, auf der die Paralleltestplatine (200) montiert ist.

9. Paralleltestplatine nach einem der Ansprüche 1 bis 8, weiter da­ durch gekennzeichnet, dass der Referenzschlitz (34), der Erweiterungs­ schlitz (35) und die parallelen Schlitze (36, 38) eine jeweilige Sockel­ struktur mit wenigstens einem Trägerblock (160) aufweisen, auf dem Kontaktstifte (150) angeordnet sind.

10. Paralleltestplatine nach Anspruch 9, weiter dadurch gekenn­ zeichnet, dass jeder Kontaktstift einen Modulkontaktteil (152), der zur Kontaktierung einer Kontaktfahne des jeweils zu testenden Halbleiter­ bauelements konfiguriert ist, und einen Platinenkontaktteil (154) auf­ weist, der zur Kontaktierung einer zugehörigen leitfähigen Struktur (132) auf der Verbindungsplatine (130) konfiguriert ist.

11. Paralleltestplatine nach Anspruch 10, weiter dadurch gekenn­ zeichnet, dass zwischen dem Modulkontaktteil und dem Trägerblock ein erstes elastisches Element (172) und zwischen dem Platinenkontaktteil und dem Trägerblock ein zweites elastisches Element (174) eingefügt sind.

12. Paralleltestplatine nach Anspruch 11, weiter dadurch gekenn­ zeichnet, dass der Platinenkontaktteil des Kontaktstifts das zweite elas­ tische Element im wesentlichen umschließt.

13. Paralleltestplatine nach einem der Ansprüche 1 bis 12, weiter dadurch gekennzeichnet, dass die Schlitze durch Bolzenverbindungen mit der Verbindungsplatine gekoppelt sind.

14. Paralleltestplatine nach einem der Ansprüche 1 bis 13, weiter dadurch gekennzeichnet, dass die Verbindungsplatine Verbinder auf­ weist, die zur Anschlussstiftverbindung der Verbindungsplatine mit der Hauptplatine konfiguriert sind.

15. Paralleltestplatine nach einem der Ansprüche 9 bis 14, weiter dadurch gekennzeichnet, dass die Sockelstruktur ein Gehäuse (115) zum Aufnehmen der Kontaktstifte und des Trägerblocks sowie jeweils eines der zu testenden Halbleiterbauelemente aufweist, wobei das Ge­ häuse von seinen Enden abstehende Separationsgriffe (120) besitzt.

16. Paralleltestplatine nach einem der Ansprüche 1 bis 15, weiter dadurch gekennzeichnet, dass die Verbindungsplatine eine Mehr­ schichtstruktur aufweist.

17. Paralleltestplatine nach einem der Ansprüche 1 bis 16, weiter dadurch gekennzeichnet, dass der Referenzschlitz, der Erweiterungs­ schlitz und die parallelen Schlitze parallel zueinander auf der Zwischen­ platine in ungleichmäßigem Abstand angeordnet sind.

18. Paralleltestplatine nach einem der Ansprüche 9 bis 17, weiter dadurch gekennzeichnet, dass die Sockelstruktur ein Gehäuse zum Aufnehmen der Kontaktstifte und des jeweiligen Trägerblocks aufweist, wobei das Gehäuse eine etwa H-förmige Gestalt mit zwei vertikalen Elementen (116) und einem horizontalen Element (117) besitzt, das eine Öffnung (112) zum Aufnehmen eines in den Schlitz eingefügten, zu tes­ tenden Halbleiterbauelements aufweist.

19. Paralleltestplatine nach einem der Ansprüche 9 bis 18, weiter dadurch gekennzeichnet, dass die Sockelstruktur ein Gehäuse zum Aufnehmen der Kontaktstifte und des jeweiligen Trägerblocks aufweist, wobei das Gehäuse eine etwa H-förmige Gestalt mit zwei vertikalen Elementen und einem horizontalen Element besitzt und zwischen Trä­ gerblock und vertikalem Element jeweils ein Zusatzblock (162) zur Vergrößerung der Breite der Sockelstruktur eingefügt ist.

20. Paralleltestplatine nach einem der Ansprüche 9 bis 19, weiter dadurch gekennzeichnet, dass die Sockelstruktur ein Gehäuse zum Auf­ nehmen der Kontaktstifte und des jeweiligen Trägerblocks aufweist, wobei das Gehäuse eine etwa H-förmige Gestalt mit zwei vertikalen E­ lementen und einem horizontalen Element besitzt und die vertikalen E­ lemente unterhalb des horizontalen Elementes liegende, untere Ab­ schnitte mit größerer Dicke als über dem horizontalen Element liegende, obere Abschnitte aufweisen, um die Breite der Sockelstruktur zu vergrö­ ßern.

21. Verfahren zum parallelen Testen einer Mehrzahl von Speicher­ modulen unter Echtbetriebsbedingungen, gekennzeichnet durch folgende Schritte:

• 1. Anordnen mehrerer Testschlitze auf einer Testplatine (200),
• 2. Anordnen eines oder mehrerer der Testschlitze in elektrischer Verbindung mit einer Hauptplatine und
• 3. Anordnen eines oder mehrerer der Testschlitze parallel zu einem oder mehreren der in elektrischer Verbindung mit der Hauptplatine an­ geordneten Testschlitze.

22. Verfahren nach Anspruch 21, weiter dadurch gekennzeichnet, dass das Anordnen eines oder mehrerer der Testschlitze in elektrischer Verbindung mit der Hauptplatine das Anordnen eines Referenzschlitzes in elektrischer Verbindung mit der Hauptplatine umfasst.

23. Verfahren nach Anspruch 21 oder 22, weiter dadurch gekenn­ zeichnet, dass das Anordnen eines oder mehrerer der Testschlitze in elektrischer Verbindung mit der Hauptplatine das Anordnen eines Erwei­ terungsschlitzes in elektrischer Verbindung mit der Hauptplatine um­ fasst.

24. Verfahren nach einem der Ansprüche 21 bis 23, weiter da­ durch gekennzeichnet, dass das Anordnen eines oder mehrerer der Testschlitze parallel zu einem oder mehreren der in direkter elektrischer Verbindung mit der Hauptplatine angeordneten Testschlitze das Anord­ nen mehrerer paralleler Testschlitze in Kommunikationsverbindung mit der Hauptplatine umfasst.

25. Verfahren nach einem der Ansprüche 21 bis 24, weiter dadurch gekennzeichnet, dass die Testschlitze auf der Testplatine mit unregel­ mäßigem Abstand voneinander angeordnet werden.