DE102018129012B4 - Verfahren zur herstellung einer halbleitervorrichtung unter verwendung einer selbstassemblierungsschicht zur unterstützung der selektiven bildung einer ätzstoppschicht und halbleitervorrichtung - Google Patents

Verfahren zur herstellung einer halbleitervorrichtung unter verwendung einer selbstassemblierungsschicht zur unterstützung der selektiven bildung einer ätzstoppschicht und halbleitervorrichtung Download PDF

Info

Publication number
DE102018129012B4
DE102018129012B4 DE102018129012.8A DE102018129012A DE102018129012B4 DE 102018129012 B4 DE102018129012 B4 DE 102018129012B4 DE 102018129012 A DE102018129012 A DE 102018129012A DE 102018129012 B4 DE102018129012 B4 DE 102018129012B4
Authority
DE
Germany
Prior art keywords
ild
dielectric layer
layer
dielectric
conductive component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018129012.8A
Other languages
English (en)
Other versions
DE102018129012A1 (de
Inventor
Shao-Kuan Lee
Hsin-Yen Huang
Yung-Hsu WU
Cheng-Chin Lee
Hai-Ching Chen
Shau-Lin Shue
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018129012A1 publication Critical patent/DE102018129012A1/de
Application granted granted Critical
Publication of DE102018129012B4 publication Critical patent/DE102018129012B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren, Folgendes umfassend:Bereitstellen einer Struktur, die eine erste leitende Komponente (120 - 122) und ein erstes Zwischenschichtdielektrikum, ILD (130) umfasst, das die erste leitende Komponente (120 - 122) umgibt;selektives Bilden einer Selbstassemblierungsschicht (200) auf der ersten leitenden Komponente (120 - 122);selektives Bilden einer ersten Dielektrikumschicht (300, 301) über dem ersten ILD (130); Bilden eines zweiten ILD (430) über der ersten leitenden Komponente (120 - 122) und über dem ersten ILD (130);Ätzen einer Öffnung in das zweite ILD (430), wobei die Öffnung (470) zumindest teilweise an der ersten leitenden Komponente (120 - 122) ausgerichtet wird, wobei die erste Dielektrikumschicht (300, 301) Abschnitte des darunter befindlichen ILDs (130) vor dem Ätzen schützt;Füllen der Öffnung (470) mit einem leitenden Material, um in der Öffnung (470) eine zweite leitende Komponente (520) zu bilden; undvor dem Bilden der ersten Dielektrikumschicht (300, 301) Bilden einer zweiten Dielektrikumschicht (550, 551) auf dem ersten ILD (130), wobei die Selbstassemblierungsschicht (200) verhindert, dass die zweite Dielektrikumschicht (550, 551) auf der ersten leitenden Komponente (120 - 122) gebildet wird, und wobei die erste Dielektrikumschicht (300, 301) auf der zweiten Dielektrikumschicht (550, 551) gebildet wird.

Description

  • STAND DER TECHNIK
  • Die Industrie für integrierte Haltleiter-Schaltkreise (IC - Integrated Circuit) verzeichnet ein schnelles Wachstum. Technologische Fortschritte bei IC-Materialien und - Gestaltung haben Generationen von ICs produziert, wobei jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Diese Fortschritte haben jedoch die Komplexität der Bearbeitung und Herstellung von ICs erhöht und für die Umsetzung dieser Fortschritte sind ähnliche Entwicklungen bei der Bearbeitung und Herstellung von ICs erforderlich. Im Verlauf der Entwicklung von ICs hat die funktionelle Dichte (d. h. die Anzahl miteinander verbundener Vorrichtungen pro Chip-Fläche) im Allgemeinen zugenommen, während die geometrische Größe abgenommen hat (d. h. die kleinste Komponente, die mit Hilfe eines Fertigungsprozesses erzeugt werden kann).
  • Die verminderten geometrischen Größen führen zu Herausforderungen bei der Halbleiterfertigung. Da die geometrischen Größen weiterhin abnehmen, wird zum Beispiel die Overlay-Steuerung schwieriger, was zu Verlässlichkeitsproblemen und/oder herabgesetzter Vorrichtungsleistung führen kann. Als ein weiteres Beispiel können herkömmliche Geräte eine übermäßige parasitäre Kapazität aufweisen.
  • Deshalb sind bestehende Halbleitervorrichtungen und deren Fertigung zwar bisher im Allgemeinen für ihren vorgesehenen Zweck ausreichend, doch sind sie nicht unter jedem Aspekt völlig zufriedenstellend.
  • US 2006 0 105 570 A1 betrifft ein Verfahren zur Herstellung einer Deckschicht oder - schichten auf einer Oberfläche einer Kupferverbindungsverdrahtungsschicht zur Verwendung in Verbindungsstrukturen für integrierte Schaltungen und Verfahren zur Bildung verbesserter Integrationsverbindungsstrukturen für integrierte Schaltungen durch Anwendung von Gascluster-Ionenstrahlverarbeitung. WO 2017 058 667 A1 betrifft ein Verfahren zum selektiven Abscheiden einer dielektrischen Schicht auf freigelegtem dielektrischem Material, aber nicht auf freigelegten Metalloberflächen, mittels einer Selbstassemblierungsschicht.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung ist am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn diese zusammen mit den dazugehörigen Figuren betrachtet wird. Es sei betont, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu veranschaulichenden Zwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zwecks Deutlichkeit der Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1-2 sind Querschnittsansichten einer Halbleitervorrichtung in verschiedenen Fertigungsstufen gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3A-3B sind Perspektivansichten einer Selbstassemblierungsschicht und einer Oberfläche, auf der sie gebildet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 4-9 sind Querschnittsansichten einer Halbleitervorrichtung in verschiedenen Fertigungsstufen gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 10 ist eine Perspektivansicht einer beispielhaften FinFET-Vorrichtung.
    • 11 ist ein Ablaufdiagramm eines Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale der vorliegenden Offenbarung bereitstellt. Im Weiteren sind spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele und nicht dafür vorgesehen, zu beschränken. Zum Beispiel kann in der folgenden Beschreibung die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann außerdem Ausführungsformen umfassen, in denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet sind, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Des Weiteren kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen wiederholen. Diese Wiederholung erfolgt der Einfachheit und Klarheit halber und gibt nicht an sich ein Verhältnis zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor. Darüber hinaus können verschiedene Merkmale der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Ferner können Begriffe des räumlichen Bezugs, wie beispielsweise „unter“, „unterhalb“, „unteres“, „oberhalb“, „oberes“ und dergleichen, im Vorliegenden zur Erleichterung der Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe räumlichen Bezugs sollen neben der in den Figuren abgebildeten Ausrichtung verschiedene Ausrichtungen der Vorrichtung während der Verwendung oder des Betriebs einschließen. Zum Beispiel würden Elemente, die als „unterhalb“ oder „unter“ anderen Elementen oder Merkmalen befindlich beschrieben sind, „oberhalb“ der anderen Elemente oder Merkmale ausgerichtet sein, wenn die Vorrichtung in den Figuren umgedreht würde. Somit kann der beispielhafte Begriff „unterhalb“ eine Ausrichtung von sowohl oberhalb als auch unterhalb einschließen. Die Einrichtung kann anders ausgerichtet sein (gedreht um 90 Grad oder in anderen Ausrichtungen) und die im Vorliegenden verwendeten Kennzeichnungen des räumlichen Bezugs können dementsprechend in ähnlicher Weise interpretiert werden.
  • Ferner soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben ist, der Begriff Zahlen einschließen, die in einem angemessenen Bereich liegen, der die beschriebene Zahl umfasst, wie beispielsweise innerhalb +/- 10 % der beschriebenen Zahl oder anderer Werte, wie Fachleute verstehen werden. Zum Beispiel schließt der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm ein.
  • Die vorliegende Offenbarung ist im Allgemeinen auf das Verringern oder Verhindern von Problemen gerichtet, die mit Overlay-Steuerung in Zusammenhang stehen, ist aber im Übrigen nicht darauf beschränkt. Overlay kann die Ausrichtung zwischen verschiedenen Komponenten unterschiedlicher Schichten in einer Halbleitervorrichtung bezeichnen, wie beispielsweise in einem Chip mit integrierter Schaltung (IC). Ein IC-Chip kann zum Beispiel eine Verbindungsstruktur umfassen, die aus mehreren Verbindungsschichten (auch als verschiedene Metallisierungsschichten bezeichnet) besteht. Jede Verbindungsschicht kann eine oder mehrere leitende Komponenten umfassen - wie beispielsweise Durchkontaktierungen, Kontakte oder Metallleitungen - die von einem Zwischenschichtdielektrikum (ILD - InterLayer Dielectric) umgeben sind. In einigen Fällen muss eine leitende Komponente (z. B. eine Metallleitung oder Durchkontaktierung) einer Verbindungsschicht unter Umständen elektrisch mit einer leitenden Komponente (z. B. einer anderen Durchkontaktierung oder einer anderen Metallleitung) einer anderen Verbindungsschicht verbunden werden, und deshalb ist es wünschenswert, dass diese beiden leitenden Komponenten vertikal ausgerichtet werden. Wenn die Overlay-Steuerung nicht zufriedenstellend ist, kann ein erheblicher Umfang an Fehlausrichtung zwischen den zwei leitenden Komponenten vorliegen, was zu Problemen führen kann, wie beispielsweise dem Überätzen des ILD, was wiederum zu Verlässlichkeits- und/oder Leistungsproblemen führen kann, wie beispielsweise einem zeitabhängigen Dielektrikum-Durchschlag (TDDB - Time-Dependent Dielectric Breakdown) oder anderen Kriechverlustproblemen.
  • Um die vorstehend erläuterten Probleme zu lösen, bildet die vorliegende Offenbarung selektiv eine Dielektrikumschicht über einer Verbindungsschicht, so dass die Dielektrikumschicht auf der oberen Oberfläche eines Zwischenschichtdielektrikums (ILD), aber nicht auf der oberen Oberfläche der leitenden Komponenten (z. B. Durchkontaktierungen, Kontakte oder Metallleitungen) gebildet wird. Dies wird erreicht, indem zuerst eine Selbstassemblierungsschicht auf den oberen Oberflächen der leitenden Komponenten, aber nicht auf den oberen Oberflächen des ILD gebildet wird. Die Selbstassemblierungsschicht verhindert die Bildung der Dielektrikumschicht auf den oberen Oberflächen der leitenden Komponenten, zum Beispiel durch Blockieren der Präkursoren eines Abscheidungsprozesses (z. B. Atomlagenabscheidung), der verwendet wird, um die Dielektrikumschicht zu bilden. Die Dielektrikumschicht, die auf dem ILD, aber nicht auf der leitenden Komponenten gebildet wird, dient als Ätzstoppschicht in einem nachfolgenden Ätzprozess, der ausgeführt wird, um eine Durchkontaktierungsöffnung zu bilden, die an der leitenden Komponente ausgerichtet sein soll.
  • Wie vorstehend erläutert, ist die Overlay-Steuerung bei der realen Halbleiterfertigung möglicherweise nicht optimal, insbesondere da geometrische Größen schrumpfen, was zu einer Fehlausrichtung zwischen der Durchkontaktierungsöffnung und der leitenden Komponente führt. Wäre die Dielektrikumschicht nicht gebildet worden, hätte die Fehlausrichtung zu einem unerwünschten Ätzen des ILD führen können, das sich unter der Durchkontaktierungsöffnung befindet und an die leitende Komponente angrenzt. Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung dient die Dielektrikumschicht jedoch während des Prozesses des Ätzens der Durchkontaktierungsöffnung als eine Ätzstoppschicht und schützt die Abschnitte des ILD, das sich darunter befindet, vor dem Ätzen. Somit weist die entstandene Halbleitervorrichtung eine stärkere Verlässlichkeit und/oder eine bessere Leistung auf.
  • In einigen Ausführungsformen kann die vorliegende Offenbarung einen Stapel bilden, der mehrere Dielektrikumschichten über dem ILD umfasst. Die Dielektrikumschichten in dem Stapel können verschiedene Materialzusammensetzungen aufweisen, zum Beispiel mit unterschiedlichen Dielektrizitätskonstanten. Zum Beispiel wird an der Unterseite des Stapels eine Dielektrikumschicht mit einer niedrigeren Dielektrizitätskonstanten gebildet, während an der Oberseite des Stapels eine Dielektrikumschicht mit einer höheren Dielektrizitätskonstante gebildet wird. Die niedrigere Dielektrizitätskonstante der unteren Schicht kann dabei helfen, eine mit dem Stapel verbundene Gesamtkapazität zu verringern.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun im Weiteren anhand der 1-11 ausführlicher beschrieben. In diesem Zusammenhang sind die 1-2 und 4-9 schematische, fragmentarische Querschnitts-Seitenansichten einer Halbleitervorrichtung in verschiedenen Fertigungsstufen gemäß Ausführungsformen der vorliegenden Offenbarung, sind 3A-3B Perspektivansichten einer Selbstassemblierungsschicht, ist 10 eine Perspektivansicht einer beispielhaften Halbleitervorrichtung, an der die Aspekte der vorliegenden Offenbarung umgesetzt sein können, und ist 11 ein Ablaufdiagramm, das ein Verfahren gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht, das ausgeführt wird.
  • Nun bezugnehmend auf 1 ist ein Abschnitt einer Halbleitervorrichtung 100 veranschaulicht. Die Halbleitervorrichtung 100 umfasst ein Substrat, das aus Silizium oder anderen Halbleitermaterialien, wie beispielsweise Germanium, bestehen kann. Das Substrat kann außerdem einen Verbindungshalbleiter, wie beispielsweise Siliziumcarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid, umfassen. In einigen Ausführungsformen kann das Substrat Legierungshalbleiter, wie beispielsweise Siliziumgermanium, Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid, umfassen. Bei einigen Ausführungsformen kann das Substrat eine Epitaxialschicht umfassen, zum Beispiel eine Epitaxialschicht, die über einem Bulk-Halbleiter liegt. In oder auf dem Substrat können verschiedene mikroelektronische Komponenten, wie beispielsweise Transistorkomponenten, wie Source/Drain oder Gate, oder Isolationsstrukturen gebildet werden, wie beispielsweise eine Grabenisolation (STI - Shallow Trench Isolation). Da das Substrat und/oder die darin oder darauf gebildeten mikroelektronischen Komponenten nicht der Schwerpunkt der vorliegenden Offenbarung sind, ist das Substrat aus Gründen der Vereinfachung im Vorliegenden nicht speziell dargestellt.
  • Die Halbleitervorrichtung 100 umfasst außerdem eine Verbindungsschicht 110. Die Verbindungsschicht 110 kann eine der Verbindungsschichten in einer mehrschichtigen Verbindungsstruktur (MLI - Multi Layered Innterconnect) sein, die über dem zuvor genannten Substrat gebildet ist, und kann mehrere strukturierte Dielektrikumschichten und leitende Schichten umfassen, die Verbindungen (z. B. Verdrahtung) zwischen den verschiedenen mikroelektronischen Komponenten der Halbleitervorrichtung 100 bereitstellen.
  • In der dargestellten Ausführungsform umfasst die Verbindungsschicht 110 mehrere leitende Komponenten, wie beispielsweise die leitenden Komponenten 120-122 (zu beachten ist, dass die leitenden Komponenten 121-122 aus Gründen der Vereinfachung teilweise dargestellt sind), sowie ein Zwischenschichtdielektrikum (ILD) 130, das die leitenden Komponenten 120-122 umgibt. Die leitenden Komponenten 120-122 können Kontakte, Durchkontaktierungen oder Metallleitungen umfassen. In einigen Ausführungsformen umfassen die leitenden Komponenten 120-122 leitende Materialien wie Aluminium, eine Aluminium/Silizium/Kupferlegierung, Titan, Titannitrid, Wolfram, Polysilizium, Metallsilicid oder Kombinationen daraus. Alternativ können die leitenden Komponenten 120-122 Kupfer, eine Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilizium, Metallsilicid oder Kombinationen daraus umfassen.
  • Indes kann das ILD 130 ein Low-K-Dielektrikummaterial umfassen (z. B. ein Dielektrikummaterial mit einer Dielektrizitätskonstanten, die kleiner als eine Dielektrizitätskonstante von Siliziumdioxid ist, die etwa 4 beträgt). Als nicht beschränkende Beispiele kann das Low-K-Dielektrikummaterial einen Dünnfilm aus porösem Organosilicat umfassen, wie beispielsweise SiOCH, Tetraethylorthosilicat-(TEOS-)oxid, nicht dotiertes Silicatglas, dotiertes Siliziumoxid, wie beispielsweise Borphosphosilicatglas (BPSG), Quartzglas (FSG - Fused Silica Glass), Phosphosilicatglas (PSG), fluordotiertes Siliziumdioxid, kohlenstoffdotiertes Siliziumdioxid, poröses Siliziumdioxid, poröses kohlenstoffdotiertes Siliziumdioxid, Siliziumkohlenstoffnitrid (SiCN), Siliziumoxycarbid (SiOCN), aufgeschleuderte organische polymere Dielektrika, aufgeschleuderte siliziumbasierte polymere Dielektrika oder Kombinationen daraus. Es versteht sich, dass ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), an der Verbindungsschicht 110 ausgeführt werden kann, um die oberen Oberflächen der leitenden Komponenten 120-122 und des ILD 130 zu ebnen.
  • Nun bezugnehmend auf 2 wird eine Selbstassemblierungsschicht-Monoschicht 200 (im Weiteren als Selbstassemblierungsschicht bezeichnet) selektiv über Abschnitten der Verbindungsschicht 110 gebildet. Zum Beispiel wird die Selbstassemblierungsschicht 200 mit Hilfe eines Selbstassemblierungsschicht-Bildungsprozesses 210 auf den oberen Oberflächen der leitenden Komponenten 120-122, aber nicht auf den oberen Oberflächen des ILD 130 gebildet. In einigen Ausführungsformen umfasst der Selbstassemblierungsschicht-Bildungsprozess 210 einen Prozess chemischer Gasphasenabscheidung (CVD), einen Aufschleuderprozess oder einen Tauchprozess.
  • Ein Grund für die selektive Bildung der Selbstassemblierungsschicht 200 (z. B. auf den leitenden Komponenten 120, aber nicht auf dem ILD 130) besteht darin, dass die Selbstassemblierungsschicht 200 eine Kopfgruppe umfasst (auch als ein Anker bezeichnet), die dafür gestaltet ist, an die Oberflächen eines bestimmten Materials anzubinden. Zum Beispiel ist nun bezugnehmend auf 3A die Selbstassemblierungsschicht 200 detaillierter in einer vereinfachten dreidimensionalen Perspektivansicht veranschaulicht. Die Selbstassemblierungsschicht 200 ist in mehreren Strängen angeordnet, wobei jeder Strang eine Kopfgruppe 220 und eine Schwanzgruppe 230 umfasst (auch in 3B gezeigt). Die Kopfgruppe 220 besitzt eine Affinität zu einer bestimmten Materialoberfläche, so dass sie an diese Oberfläche bindet. In diesem Fall ist die Kopfgruppe 220 dafür gestaltet, eine Affinität zu einem Metallmaterial, aber nicht zu Dielektrikummaterialien zu besitzen. Im Ergebnis bindet die Kopfgruppe 220 an die leitende Komponente 120, die ein Metallmaterial enthält, bindet aber nicht an die ILD, die ein Dielektrikummaterial und kein Metallmaterial enthält. In einigen Ausführungsformen kann die Kopfgruppe 220 Phosphor (P), Schwefel (S), Silizium (Si) oder Kombinationen daraus umfassen.
  • Die Schwanzgruppe 230 ist thermodynamisch stabil. Infolge von Van-der-Waals-Kräften zwischen ihnen sind die Schwanzgruppen 230 in geordneten separaten Strängen der Selbstassemblierungsschicht 200 angeordnet, wobei sich jeder Strang in einer vertikalen Aufwärtsrichtung (obwohl nicht notwendigerweise senkrecht), weg von der oberen Oberfläche der leitenden Komponente 120 weisend, erstreckt. In einigen Ausführungsformen kann die Schwanzgruppe 230 ein organisches Material umfassen, zum Beispiel eine Kohlenstoffkette (z. B. eine Methylgruppe).
  • Nun bezugnehmend auf 4 wird ein Dielektrikumschicht-Bildungsprozess 250 ausgeführt, um selektiv Dielektrikumschichten 300 und 301 über den oberen Oberflächen der Halbleitervorrichtung 100 zu bilden. Die Dielektrikumschichten 300 und 301 werden zum Beispiel auf den oberen Oberflächen des ILD 130, aber nicht auf den oberen Oberflächen der leitenden Komponenten 120-122 gebildet. Der Grund für die selektive Bildung der Dielektrikumschichten 300 und 301 besteht darin, dass die Selbstassemblierungsschicht 200 - die auf den oberen Oberflächen der leitenden Komponenten 120-122 gebildet wird - die Bildung der Dielektrikumschichten 300 und 301 darauf verhindert. Der Dielektrikumschicht-Bildungsprozess 250 kann zum Beispiel einen Abscheidungsprozess umfassen, in dem ein oder mehrere Präkursoren verwendet werden. Die Präkursoren können Chemikalien umfassen, die mit einer Oberfläche des Materials reagieren, auf die die Präkursoren abgeschieden werden. Durch wiederholtes In-Kontakt-Bringen mit den Präkursoren kann langsam ein dünner Film abgeschieden werden (wie beispielsweise die Dielektrikumschichten 300 und 301). Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung „blockiert“ die einzigartige Struktur der Selbstassemblierungsschicht 200 auf den oberen Oberflächen des ILD 130 jedoch das Abscheiden der Präkursoren darauf. Somit werden die Präkursoren - und wiederum die gesamten Dielektrikumschichten 300 und 301 - über dem ILD 130, aber nicht über den leitenden Komponenten 120-122 gebildet.
  • In einigen Ausführungsformen umfasst der Dielektrikumschicht-Bildungsprozess 250 einen Atomlagenabscheidungs-(ALD-)Prozess. In weiteren Ausführungsformen kann der Dielektrikumschicht-Bildungsprozess 250 einen Prozess chemischer Gasphasenabscheidung (CVD), einen Aufschleuderprozess oder einen stromlosen Plattierungsprozess umfassen. Die Dielektrikumschichten 300 und 301 können ein Dielektrikummaterial umfassen, das Aluminium (Al), Zirconium (Zr), Yttrium (Y), Hafnium (Hf) oder Kombinationen daraus enthält. Die Dielektrikumschichten 300 und 301 können zum Beispiel Aluminiumoxid, Zirconiumoxid, Yttriumoxid, Hafniumoxid oder Kombinationen daraus umfassen. Die Dielektrikumschichten 300 und 301 weisen eine relativ hohe Dielektrizitätskonstante auf, zum Beispiel eine Dielektrizitätskonstante, die größer als die Dielektrizitätskonstante des ILD 130 ist. In einigen Ausführungsformen, in denen die Dielektrikumschichten 300 und 301 ein aluminiumbasiertes Dielektrikum enthalten, ist die Dielektrizitätskonstante der Dielektrikumschichten 300 und 301 größer als etwa 9. In einigen weiteren Ausführungsformen, in denen die Dielektrikumschichten 300 und 301 ein zirconiumbasiertes Dielektrikum, yttriumbasiertes Dielektrikum oder ein hafniumbasiertes Dielektrikum enthalten, ist die Dielektrizitätskonstante der Dielektrikumschichten 300 und 301 größer als etwa 25.
  • Die hohe Dielektrizitätskonstante der Dielektrikumschichten 300 und 301 hilft dabei, dass die Dielektrikumschichten 300-301 eine Ätzselektivität mit einem (später zu bildendenden) ILD erreichen, das ebenfalls ein Low-K-Dielektrikummaterial wie das ILD 130 aufweist. Zum Beispiel sollten die Dielektrikumschichten 300 und 301 und das Low-K-Dielektrikummaterial in einem später auszuführenden Ätzprozess deutlich unterschiedliche Ätzraten aufweisen. Wenn die Ätzrate der Dielektrikumschichten 300 und 301 erheblich kleiner als die Ätzrate des Low-K-Dielektrikummaterials ist, dienen die Dielektrikumschichten 300 und 301 als eine effektive Ätzstoppschicht. Der Aspekt, dass die Dielektrikumschichten 300 und 301 als Ätzstoppschicht fungieren, wird im Weiteren ausführlicher beschrieben.
  • Die Dielektrikumschichten 300 und 301 werden auch derart gebildet, dass sie jeweils eine Dicke 310 aufweisen. In einigen Ausführungsformen ist die Dicke 310 größer als o Nanometer (nm), aber kleiner als etwa 70 nm. In einigen Ausführungsformen liegt die Dicke 310 in einem Bereich zwischen 0,1 und etwa 7 nm. Der Dickenbereich der Dielektrikumschichten 300 und 301 ist speziell abgestimmt, um zu ermöglichen, dass die Dielektrikumschichten 300 und 301 effektiv als Ätzstoppschichten dienen, ohne die Größe der Halbleitervorrichtung 100 unnötig zu erhöhen oder die nachfolgenden Fertigungsschritte zu stören.
  • In einigen Ausführungsformen wird die Selbstassemblierungsschicht 200 nach der Bildung der Dielektrikumschichten 300 und 301 zumindest teilweise entfernt. Zum Beispiel kann die Schwanzgruppe 230 der Selbstassemblierungsschicht 200 mit Hilfe eines thermischen Prozesses (z. B. durch Erwärmen der Halbleitervorrichtung 100) oder durch eine Plasmabehandlung oder durch ein Aufbringen einer Chemikalie, wie beispielsweise einer nassen Chemikalie, die eine wässrige Lösung oder eine auf Lösemittel basierende Lösung umfasst, entfernt werden. In Ausführungsformen, in denen die Schwanzgruppe 230 entfernt ist, bleibt die Kopfgruppe 220 dennoch auf den leitenden Komponenten und bildet eine Abdeckungsschicht aus einer stabilen Phase. In einigen Ausführungsformen muss die Schwanzgruppe 230 nicht speziell durch einen zielgerichteten Prozess entfernt werden, sondern kann sich während eines oder mehrerer nachfolgender Prozesse zersetzen.
  • Nun bezugnehmend auf 5 wird ein Abscheidungsprozess 350 ausgeführt, um eine Ätzstoppschicht 360 über der Halbleitervorrichtung 100 zu bilden. In einigen Ausführungsformen kann der Abscheidungsprozess 350 einen CVD-Prozess, einen Prozess physikalischer Gasphasenabscheidung (PVD), einen ALD-Prozess oder Kombinationen daraus umfassen. Die Ätzstoppschicht 360 kann konform über den verbleibenden Abschnitten der Selbstassemblierungsschicht 200 und über den seitlichen und oberen Oberflächen der Dielektrikumschichten 300 und 301 gebildet werden. In einigen Ausführungsformen umfasst die Ätzstoppschicht 360 ein Dielektrikummaterial, zum Beispiel ein Dielektrikummaterial, das sich von dem Material der Dielektrikumschichten 300 und 301 unterscheidet. In einigen Ausführungsformen dient die Ätzstoppschicht 360 Zwecken wie der Adhäsion, der Metalloxidationsprävention, der Metallbeschädigungsprävention und der Sicherstellung der allgemeinen Ätzleistung.
  • Nun bezugnehmend auf 6 wird ein Abscheidungsprozess 400 ausgeführt, um ein weiteres ILD 430 über der Ätzstoppschicht 360 zu bilden. Der Abscheidungsprozess 400 kann einen Prozess wie CVD, PVD, ALD oder Kombinationen daraus umfassen. In einigen Ausführungsformen kann das ILD 430 ein Low-K-Dielektrikummaterial umfassen, wie beispielsweise SiOCH, TEOS, BPSG, FSG usw. In einigen Ausführungsformen können das ILD 130 und das ILD 430 die gleiche Materialzusammensetzung aufweisen.
  • Nun bezugnehmend auf 7 wird ein Ätzprozess 450 ausgeführt, um eine Öffnung 470 in das ILD 430 zu ätzen, die sich vertikal durch das ILD 430, die Ätzstoppschicht 360 und die Selbstassemblierungsschicht 200 erstreckt. Der Ätzprozess 450 kann einen Nassätzprozess oder einen Trockenätzprozess umfassen. Die durch den Ätzprozess 450 gebildete Öffnung 470 wird später mit einem leitenden Material gefüllt, um zum Beispiel eine leitende Komponente zu bilden, wie beispielsweise eine Durchkontaktierung oder eine Metallleitung. Idealerweise sollte die Öffnung 470 an der leitenden Komponente 120 ausgerichtet sein, so dass eine gute elektrische Verbindung zwischen der leitenden Komponente 120 und der in der Öffnung 470 gebildeten leitenden Komponente errichtet werden kann.
  • Bei der realen Halbleiterfertigung ist es jedoch häufig der Fall, dass die Ausrichtung zwischen der Öffnung 470 und der leitenden Komponente 120 infolge von Overlay-Steuerungsproblemen nicht perfekt ist. Dieses Problem wird weiter verschärft, da die geometrischen Größen für jeden Halbleiter-Technologieknoten schrumpfen. In der Folge besteht, wie in 7 gezeigt, eine Fehlausrichtung zwischen der Öffnung 470 und der leitenden Komponente 120, die dadurch manifestiert ist, dass die Öffnung 470 „nach rechts“ verschoben ist, so dass sich die Öffnung 470 nun über einem Abschnitt des ILD 130 befindet. Bei herkömmlichen Halbleitervorrichtungen kann eine derartige Fehlausrichtung als ein Ergebnis des Ätzprozesses 450 zu einem unerwünschten Ätzen des Abschnitts des ILD 130 geführt haben, der sich unter der Öffnung 470 befindet. Der überätzte Abschnitt des ILD 130 wird dann später mit dem leitenden Material gefüllt, wenn das leitende Material die Öffnung 470 füllt. Dies kann Probleme verursachen, wie beispielsweise einen zeitabhängigen Dielektrikum-Durchschlag (TDDB - Time-Dependent Dielectric Breakdown) oder Kriechverlust in der Halbleitervorrichtung 100.
  • Die vorliegende Offenbarung überwindet das vorstehend erläuterte Problem, indem selbstausrichtende Dielektrikumschichten 300 und 301 auf dem ILD 130 gebildet werden, die darin als Ätzstoppschicht dienen, um das potentielle Überätzen des ILD 130 zu verhindern, das durch den Ätzprozess 450 verursacht wird. Detaillierter erstreckt sich, wie in 7 gezeigt, die geätzte Öffnung 470 vertikal durch das ILD 430, endet aber an der Dielektrikumschicht 301. Dies wird durch die Ätzselektivität zwischen den Dielektrikummaterialien der Dielektrikumschicht 301 und des ILD 430 ermöglicht. Wie vorstehend erläutert, sind die Materialzusammensetzungen der Dielektrikumschichten 300-301 und des ILD 430 so gestaltet, dass zwischen ihnen während des Ätzprozesses 450 eine erhebliche Ätzselektivität besteht. In einigen Ausführungsformen ist die Ätzselektivität zwischen dem ILD 430 und der Dielektrikumschicht 301 größer als etwa 7:1. Das heißt, während des Ätzprozesses 450 ist die Ätzrate des ILD 430 mindestens 7-mal größer als die Ätzrate der Dielektrikumschicht 301. Somit kann das ILD 430 im Wesentlichen durchgeätzt werden, ohne die Dielektrikumschicht 301 erheblich zu beeinflussen, was es der Dielektrikumschicht 301 ermöglicht, während des Ätzprozesses 450 als eine Ätzstoppschicht (oder eine Schutzschicht) zu dienen. Da die Dielektrikumschicht 301 bewahrt wird, ist der Abschnitt des ILD 130, der sich unter der Dielektrikumschicht 301 befindet, ebenfalls vor dem Ätzen geschützt.
  • Nun bezugnehmend auf 8 wird ein Abscheidungsprozess 500 ausgeführt, um über der Halbleitervorrichtung 100 ein leitendes Material 505 zu bilden. Der Abscheidungsprozess 500 kann einen Prozess wie beispielsweise CVD, PVD, ALD oder Kombinationen daraus umfassen. In einigen Ausführungsformen umfasst das abgeschiedene leitende Material 505 ein Metall oder eine Metalllegierung, wie beispielsweise Kupfer, Aluminium, Wolfram, Titan oder Kombinationen daraus. Das abgeschiedene leitende Material 505 und das ILD 430 können als Abschnitte einer Verbindungsschicht 510 der mehrschichtigen Verbindungsstruktur betrachtet werden, die sich über der Verbindungsschicht 110 befindet. In einigen Ausführungsformen ist die Verbindungsschicht 110 eine Mn-Verbindungsschicht (z. B. Metall-0) und die Verbindungsschicht 510 eine Mn+1-Verbindungsschicht (Metall-1).
  • Ein Teil des abgeschiedenen leitenden Materials 505 füllt die Öffnung 470, um ein leitendes Element 520 zu bilden, während ein anderer Teil des abgeschiedenen leitenden Materials 505 als eine Metallleitung 530 für die Verbindungsschicht 510 dient. In einigen Ausführungsformen dient das leitende Element 520 als eine leitende Durchkontaktierung, die elektrisch mit dem darunterliegenden leitenden Element 120 verbunden ist. Wieder wird der Abschnitt des ILD 130 unter der Dielektrikumschicht 301 nicht geätzt, da die Dielektrikumschicht 301 während des Ätzens der Durchkontaktierungsöffnung als eine Ätzstoppschicht dient. Deshalb wird der Abscheidungsprozess 500 nicht versehentlich ein leitendes Material in dem ILD 130 bilden, auch wenn die leitenden Komponenten 120 und 520 infolge einer Overlay-Verschiebung falsch ausgerichtet sind. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie beispielsweise ein CMP-Prozess, ausgeführt werden, um eine obere Oberfläche der Metallleitung 530 zu ebnen.
  • Zu beachten ist, dass in dieser Fertigungsstufe dennoch ein Rest der Selbstassemblierungsschicht 200 auf einen Abschnitt der leitenden Komponente 120 angeordnet ist, der nicht direkt unter der leitenden Komponente 520 liegt. Anders ausgedrückt wird ein Abschnitt der Selbstassemblierungsschicht 200, der durch die Durchkontaktierungsöffnung freiliegt, während des Ätzprozesses 450 weggeätzt, aber die Abschnitte der Selbstassemblierungsschicht 200, die von der leitenden Komponente 120-122 und der Ätzstoppschicht 360 eingefasst sind, werden durch den Ätzprozess 450 nicht beeinflusst und bleiben deshalb in der fertigen Struktur der Halbleitervorrichtung 100 erkennbar. Das Vorhandensein der Selbstassemblierungsschicht 200 ist eine der einzigartigen physikalischen Eigenschaften der vorliegenden Anmeldung und kann zeigen, dass die vorstehend erläuterten Schritte der vorliegenden Offenbarung ausgeführt wurden.
  • 9 veranschaulicht eine alternative Ausführungsform der vorliegenden Erfindung, welche die in 8 gezeigte Ausführungsform weiter verbessert. Aus Gründen der Übereinstimmung und Klarheit sind Komponenten, die in 8 und 9 gleichermaßen erscheinen, gleich gekennzeichnet. In der in 9 gezeigten Ausführungsform ist zwischen dem ILD 130 und der Dielektrikumschicht 300 eine zusätzliche Dielektrikumschicht 550 gebildet und ist zwischen dem ILD 130 und der Dielektrikumschicht 301 eine zusätzliche Dielektrikumschicht 551 gebildet. Zum Beispiel wird nach der selektiven Bildung der Selbstassemblierungsschicht 200 (selektiv auf den leitenden Komponenten 120-122, aber nicht auf dem ILD 130 gebildet) ein Abscheidungsprozess ausgeführt, um die Dielektrikumschichten 550-551 auf den oberen Oberflächen des ILD 130 zu bilden. Die Dielektrikumschichten 550-551 werden wegen des Vorhandenseins der Selbstassemblierungsschicht 200 auf den oberen Oberflächen der leitenden Komponenten 120-122 nicht auf den oberen Oberflächen der leitenden Komponenten 120-122 gebildet. Zum Beispiel kann die Selbstassemblierungsschicht 200 das Abscheiden der Präkursoren der Dielektrikumschichten 550-551 darauf „blockieren“. Somit werden die Präkursoren - und damit die gesamten Dielektrikumschichten 550-551 - über dem ILD 130, aber nicht über den leitenden Komponenten 120-122 gebildet.
  • Ähnlich den Dielektrikumschichten 300 und 301 können die Dielektrikumschichten 550-551 durch einen Prozess, wie beispielsweise ALD, CVD, einen Aufschleuderprozess oder einen stromlosen Plattierungsprozess, gebildet werden. Die Dielektrikumschichten 550-551 können ein Dielektrikummaterial umfassen, das Si, O, C enthält oder als eine dotierte Mischung mit Al, Zr, Y, Hf oder Kombinationen daraus. Die Dielektrikumschichten 550-551 sind dafür gestaltet, eine relativ niedrige Dielektrizitätskonstante zu erreichen, zum Beispiel eine Dielektrizitätskonstante, die niedriger als die Dielektrizitätskonstante der Dielektrikumschichten 300-301 ist. In einigen Ausführungsformen ist die Dielektrizitätskonstante der Dielektrikumschichten 550 und 551 kleiner als etwa 6, liegt zum Beispiel zwischen etwa 4 und 6. In einigen weiteren Ausführungsformen kann die Dielektrizitätskonstante der Dielektrikumschichten 550 und 551 so gestaltet sein, dass sie kleiner als etwa 4 ist.
  • Ein Grund für die Bildung der Dielektrikumschichten 550 und 551 besteht darin, den Gesamtwert der parasitären Kapazität der Halbleitervorrichtung 100 zu senken. Wie vorstehend erläutert, weisen die Dielektrikumschichten 300 und 301 eine relativ hohe Dielektrizitätskonstante auf (z. B. größer als etwa 9 für aluminiumbasierte Dielektrikummaterialien oder größer als etwa 25 für hafniumbasierte Dielektrikummaterialien). Solch eine hohe Dielektrizitätskonstante kann eine parasitäre Kapazität erhöhen, die mit der Dielektrizitätskonstanten positiv korreliert ist. Eine hohe parasitäre Kapazität kann die Leistung der Halbleitervorrichtung 100 herabsetzen, zum Beispiel hinsichtlich ihrer Geschwindigkeit und/oder ihres Stromverbrauchs.
  • Die vorliegende Offenbarung mildert das Problem hoher parasitärer Kapazität durch das Umsetzen der Dielektrikumschichten 550 und 551. Wie vorstehend erläutert, weisen die Dielektrikumschichten 550 und 551 eine relativ niedrige Dielektrizitätskonstante auf. Somit kann der Beitrag der Dielektrikumschichten 550 und 551 zum Gesamtwert der parasitären Kapazität minimal sein. Darüber hinaus „hebt“ das Vorhandensein der Dielektrikumschichten 550 und 551 effektiv die Dielektrikumschichten 300 und 301 „an“. Obwohl die Dielektrikumschichten 300 und 301 eine relativ hohe Dielektrizitätskonstante aufweisen, verringert ihre größere Entfernung von dem ILD 130 (und von einem elektrischen Feld, das mit der Durchschlagspannung in Verbindung steht) den Einfluss oder den Beitrag der Dielektrikumschichten 300 und 301 auf den bzw. zum Gesamtwert der parasitären Kapazität. Demzufolge wird der Gesamtwert der parasitären Kapazität gesenkt.
  • Nachdem die Dielektrikumschichten 550 und 551 selektiv auf den oberen Oberflächen des ILD 130 gebildet wurden, werden die Dielektrikumschichten 300 und 301 auf der Dielektrikumschicht 550 beziehungsweise 551 gebildet. Die Selbstassemblierungsschicht 200 verhindert nach wie vor die Bildung des Dielektrikummaterials darauf (zum Beispiel durch Blockieren des Abscheidens der Präkursoren darauf) und somit werden die Dielektrikumschichten 300-301 auf den Dielektrikumschichten 550 beziehungsweise 551, aber nicht auf den leitenden Komponenten 120-122 gebildet. Die Gestaltung der Dielektrikumschichten 551 und 301 in 9 erreicht gleichzeitig sowohl eine niedrige parasitäre Kapazität (infolge der niedrigen Dielektrizitätskonstanten der Dielektrikumschicht 551) als auch eine hohe Ätzselektivität mit der ILD 430 (infolge der hohen Dielektrizitätskonstanten der Dielektrikumschicht 301).
  • Wie in 9 gezeigt, weisen die Dielektrikumschichten 301 und 551 eine kombinierte Dicke 570 auf. In einigen Ausführungsformen liegt die Dicke 570 in einem Bereich zwischen etwa 0 und etwa 70 Nanometern, zum Beispiel zwischen 0,1 und etwa 15 nm. In einigen Ausführungsformen ist die Dicke der Dielektrikumschicht 551 auch größer als die Dicke der Dielektrikumschicht 301. Diese Dicken sind nicht willkürlich, sondern sind speziell dafür gestaltet, einen ausreichend niedrigen Gesamtwert parasitärer Kapazität zu erreichen, ohne die Ätzstoppfunktionalität der Dielektrikumschicht 301 zu beeinflussen.
  • Die Ätzstoppschicht 360 wird über den Dielektrikumschichten 300 und 301 sowie über den leitenden Komponenten 120-122 gebildet. Danach wird das ILD 430 gebildet und die leitende Komponente 520 wird durch einen Ätzprozess zum Ätzen einer Öffnung in das ILD 430 und anschließendes Füllen der geätzten Öffnung mit einem leitenden Material in einer Weise, die der vorstehend in Verbindung mit 6-8 beschriebenen ähnlich ist, gebildet. Ähnlich der vorstehend in Bezug auf 8 erläuterten Ausführungsform wird während des Ätzens der Öffnung zumindest die Dielektrikumschicht 301 als eine Ätzstoppschicht dienen, so dass das darunter befindliche ILD 130 vor dem Ätzen geschützt ist. Die Dielektrikumschicht 551 kann während des Ätzprozesses 450 ebenso dabei helfen, das darunterliegende ILD 130 zu schützen, jedoch ist, wie vorstehend erläutert, ihre Ätzselektivität mit dem ILD 430 nicht ganz so hoch und somit besteht die primäre Funktion der Dielektrikumschicht 551 immer noch im Verringern der parasitären Kapazität, und als eine Ätzstoppschicht zu dienen ist eine sekundäre Rolle der Dielektrikumschicht 551.
  • Die vorstehend beschriebenen fortschrittlichen Lithografieprozesse, -verfahren und -materialien können in vielen Anwendungen verwendet werden, einschließlich für FinFETs (Fin Field Effect Transistors). Die Finnen können zum Beispiel strukturiert sein, um einen relativ kleinen Zwischenraum zwischen Merkmalen zu erzeugen, wofür die vorstehende Offenbarung gut geeignet ist. Des Weiteren können Abstandshalter, die beim Bilden der Finnen von FinFETs verwendet werden und auch als Dorn (Mandrel) bezeichnet werden, gemäß der vorstehenden Offenbarung bearbeitet werden.
  • Um ein Beispiel bereitzustellen, ist in 10 eine Perspektivansicht einer beispielhaften FinFET-Vorrichtungsstruktur 800 veranschaulicht. Die FinFET-Vorrichtungsstruktur 800 umfasst zwei beispielhafte FinFET-Transistoren 815 und 825. In einigen Ausführungsformen kann der FinFET-Transistor 815 ein n-leitender FinFET sein und kann der FinFET-Transistor 825 ein p-leitender FinFET sein.
  • Die FinFET-Vorrichtungsstruktur 800 umfasst ein Substrat 802. Das Substrat 802 kann aus Silizium, Germanium oder anderen Halbleitermaterialien bestehen. Die FinFET-Vorrichtungsstruktur 800 umfasst außerdem eine oder mehrere Finnenstrukturen 804 (z. B. Si-Finnen), die sich von dem Substrat 802 aus in Z-Richtung erstrecken und in der Y-Richtung von Abstandshaltern 805 umgeben sind. Die Finnenstrukturen 804 sind jeweils in der X-Richtung gestreckt und umfassen ein Halbleitermaterial. Die Finnenstruktur 804 kann mit Hilfe geeigneter Prozesse gebildet werden, wie beispielsweise Fotolithografie und Ätzprozesse. In einigen Ausführungsformen wird die Finnenstruktur 804 mit Hilfe von Trockenätzen oder Plasmaprozessen aus dem Substrat 802 geätzt. Die Finnenstruktur 804 umfasst außerdem ein epitaktisch aufgewachsenes Material 811, das (zusammen mit Abschnitten der Finnenstruktur 804) als die Source/Drain-Regionen der FinFET-Vorrichtungsstruktur 800 dient.
  • Es ist eine Isolationsstruktur 808 gebildet, wie beispielsweise eine Grabenisolations-(STI - Shallow Trench Isolation)-Struktur, um die Finnenstruktur 804 zu umgeben. Ein unterer Abschnitt der Finnenstruktur 804 ist von der Isolationsstruktur 808 umgeben und ein oberer Abschnitt der Finnenstruktur 804 steht aus der Isolationsstruktur 808 hervor, wie in 10 gezeigt. Die Isolationsstruktur 808 verhindert elektrische Interferenz oder Übersprechen.
  • Die FinFET-Vorrichtungsstruktur 800 umfasst ferner eine Gate-Stapel-Struktur, die eine Gate-Elektrode 810 und unter der Gate-Elektrode 810 eine Gate-Dielektrikumschicht (nicht gezeigt) umfasst. Die Gate-Elektrode 810 kann Polysilizium oder Metall umfassen. Metall umfasst Tantalnitrid (TaN), Nickelsilizium (NiSi), Cobaltsilizium (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Cobalt (Co), Zirconium (Zr), Platin (Pt) oder andere verwendbare Materialien. In einigen Ausführungsformen kann die Gate-Elektrode 810 in einem Gate-zuletzt-Prozess (oder Gate-Ersetzungsprozess) gebildet werden, in dem eine Dummy-Polysilizium-Gate-Elektrode durch eine Metall-Gate-Elektrode ersetzt wird. Es können Hartmaskenschichten 812 und 814 verwendet werden, um die Gate-Elektrode 810 zu definieren. Außerdem kann eine Dielektrikumschicht 816 an den Seitenwänden der Gate-Elektrode 810 und über den Hartmaskenschichten 812 und 814 gebildet werden. Abschnitte der Dielektrikumschicht 816 können als Gate-Abstandshalter dienen.
  • Die Gate-Dielektrikumschicht (nicht gezeigt) kann Dielektrikumaterialien umfassen, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Dielektrikummaterial(ien) mit hoher Dielektrizitätskonstante (High-k) oder Kombinationen daraus. Beispiele für High-k-Dielektrikummaterialien umfassen Hafniumoxid, Zirconiumoxid, Aluminumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafniumsiliziumoxid, Hafniumsiliziumoxynitrid, Hafniumtantaloxid, Hafniumtitanoxid, Hafniumzirconiumoxid, dergleichen oder Kombinationen daraus.
  • Es versteht sich, dass die Gate-Stapel-Struktur zusätzliche Schichten umfassen kann, wie beispielsweise Grenzflächenschichten, Deckschichten, Diffusions/Sperrschichten oder andere anwendbare Schichten.
  • 11 ist ein Ablaufdiagramm eines Verfahrens 900 zur Fertigung einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 900 umfasst einen Schritt 910 des Bereitstellens einer Struktur, die eine erste leitende Komponente und ein erstes Zwischenschichtdielektrikum (ILD) umfasst, das die leitende Komponente umgibt.
  • Das Verfahren 900 umfasst einen Schritt 920 des Bildens einer Selbstassemblierungsschicht auf der ersten leitenden Komponente, aber nicht auf dem ersten ILD. In einigen Ausführungsformen wird die Selbstassemblierungsschicht durch Abscheiden der Selbstassemblierungsschicht gebildet, die eine Kopfgruppe und eine Schwanzgruppe umfasst. In einigen Ausführungsformen umfasst die Kopfgruppe Phosphor, Schwefel oder Silizium. In einigen Ausführungsformen umfasst die Schanzgruppe ein organisches Material, das eine Kohlenstoffkette umfassen kann, wie beispielsweise eine Methylgruppe. In einigen Ausführungsformen wird die Schwanzgruppe in einem späteren Fertigungsprozess entfernt, zum Beispiel durch einen thermischen Prozess, durch eine Plasmabehandlung oder durch das Aufbringen einer Chemikalie. In Ausführungsformen, in denen die Schwanzgruppe entfernt wird, bleibt die Kopfgruppe als eine Deckschicht weiter auf der leitenden Komponente.
  • Das Verfahren 900 umfasst einen Schritt 930 des Bildens einer ersten Dielektrikumschicht über dem ersten ILD, aber nicht über der ersten leitenden Komponente. In einigen Ausführungsformen umfasst der Schritt 930 des Bildens der ersten Dielektrikumschicht das Ausführen eines Abscheidungsprozesses unter Verwendung von Präkursoren. Während des Bildens der ersten Dielektrikumschicht verhindert die Selbstassemblierungsschicht, dass auf der ersten leitenden Komponente Präkursoren gebildet werden.
  • Das Verfahren 900 umfasst einen Schritt 940 des Bildens eines zweiten ILD über der ersten leitenden Komponente und über dem ersten ILD.
  • Das Verfahren 900 umfasst einen Schritt 950 des Ätzens einer Öffnung in das zweite ILD, wobei die Öffnung zumindest teilweise an der ersten leitenden Komponente ausgerichtet ist. Die erste Dielektrikumschicht schützt Abschnitte des darunter befindlichen ersten ILD vor dem Ätzen. In einigen Ausführungsformen wird der Ätzschritt 950 derart gestaltet, dass das zweite ILD eine deutlich höhere Ätzrate als die erste Dielektrikumschicht aufweist. Das zweite ILD kann zum Beispiel eine Ätzrate aufweisen, die mindestens 7-mal größer als die Ätzrate der ersten Dielektrikumschicht ist.
  • Das Verfahren 900 umfasst einen Schritt 960 des Füllens der Öffnung mit einem leitenden Material, um in der Öffnung eine zweite leitende Komponente zu bilden.
  • In einigen Ausführungsformen wird vor dem Bilden der ersten Dielektrikumschicht eine zweite Dielektrikumschicht auf dem ersten ILD gebildet. Die Selbstassemblierungsschicht verhindert, dass die zweite Dielektrikumschicht auf der ersten leitenden Komponente gebildet wird, und die erste Dielektrikumschicht wird auf der zweiten Dielektrikumschicht gebildet. In einigen Ausführungsformen wird die zweite Dielektrikumschicht derart gebildet, dass sie eine niedrigere Dielektrizitätskonstante als die erste Dielektrikumschicht aufweist. Der Gesamtwert der parasitären Kapazität des Halbleiters wird durch die niedrigere Dielektrizitätskonstante der zweiten Dielektrikumschicht gesenkt sowie durch die „Anhebung“ der ersten Dielektrikumschicht (die eine höhere Dielektrizitätskonstante aufweist), da die erste Dielektrikumschicht auf der zweiten Dielektrikumschicht gebildet ist. In einigen Ausführungsformen wird die zweite Dielektrikumschicht derart gebildet, dass sie eine größere Dicke als die erste Dielektrikumschicht aufweist.
  • Es versteht sich, dass vor, während oder nach den vorstehend erläuterten Schritten 910 bis 960 zusätzliche Prozessschritte ausgeführt werden können, um die Fertigung der Halbleitervorrichtung zu vervollständigen. Das Verfahren 900 kann zum Beispiel einen Schritt des Bildens einer Ätzstoppschicht über der leitenden Komponente und über dem ILD umfassen. Das zweite ILD wird über der Ätzstoppschicht gebildet.
  • Das Verfahren 900 kann zum Beispiel vor dem Ausführen des Schrittes 910 die Bildung von Source/Drain-Regionen und Gate-Strukturen eines Transistors und nach dem Ausführen von Schritt 960 die Bildung zusätzlicher Verbindungsschichten, ein Packaging und ein Prüfen umfassen. Es können weitere Schritte ausgeführt werden, die jedoch im Vorliegenden aus Gründen der Einfachheit nicht detailliert erläutert sind.
  • Zusammengefasst bildet die vorliegende Offenbarung eine Selbstassemblierungsschicht auf leitenden Elementen (z. B. Kontakten, Durchkontaktierungen oder Metallleitungen) einer Verbindungsschicht. Die Selbstassemblierungsschicht weist eine Kopfgruppe auf, die eine Affinität zu dem leitenden Material, wie beispielsweise Metall, aber nicht zu Dielektrikummaterialien aufweist, und folglich wird die Selbstassemblierungsschicht nicht auf dem ILD gebildet, das die leitenden Elemente umgibt. Danach wird eine Dielektrikumschicht gebildet, zum Beispiel durch einen Abscheidungsprozess, der Präkursoren verwendet, um die Dielektrikumschicht zu bilden. Die Selbstassemblierungsschicht blockiert das Abscheiden der Präkursoren darauf, wodurch bewirkt wird, dass das Dielektrikummaterial auf dem ILD, aber nicht auf den leitenden Elementen gebildet wird. Auf diese Weise ist die Bildung der Dielektrikumschicht „selbstausrichtend“ an dem ILD. Die Materialzusammensetzung der Dielektrikumschicht ist derart gestaltet, dass zwischen der Dielektrikumschicht und dem ILD in einem später ausgeführten Ätzprozess eine hohe Ätzselektivität besteht (z. B. wird das ILD deutlich schneller geätzt als die Dielektrikumschicht). In einigen Ausführungsformen wird ein Stapel von mindestens zwei Dielektrikumschichten auf dem ILD gebildet, wobei eine Dielektrikumschicht, die sich an der Unterseite des Stapels befindet, eine niedrigere Dielektrizitätskonstante als die Dielektrikumschicht aufweisen kann, die sich an der Oberseite des Stapels befindet.
  • Auf der Grundlage auf der vorstehenden Beschreibung ist erkennbar, dass die vorliegende Offenbarung Vorteile gegenüber herkömmlichen Vorrichtungen und deren Fertigung bietet. Es versteht sich jedoch, dass weitere Ausführungsformen zusätzliche Vorteile bieten können und im Vorliegenden nicht notwendigerweise alle Vorteile offenbart sind, und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist.
  • Ein Vorteil besteht darin, dass die vorliegende Offenbarung Probleme mildert, die durch Overlay-Verschiebung verursacht werden. Zum Beispiel kann eine Durchkontaktierungsöffnung in ein weiteres ILD geätzt werden, das über der Dielektrikumschicht gebildet ist, wobei die Durchkontaktierungsöffnung idealerweise an dem leitenden Element ausgerichtet sein sollte. Infolge einer Overlay-Verschiebung können die Durchkontaktierungsöffnung und das leitende Element jedoch falsch ausgerichtet sein. Wäre die selektiv gebildete Dielektrikumschicht nicht umgesetzt, würde eine derartige Fehlausrichtung bewirken, dass ein Abschnitt des ILD, der sich unter der Durchkontaktierungsöffnung befindet, unbeabsichtigt geätzt wird. Dies könnte Verlässlichkeits- und/oder Leistungsprobleme verursachen, wie beispielsweise Durchschlagspannung, zeitabhängigen Dielektrikum-Durchschlag (TDDB - Time-Dependent Dielectric Breakdown) oder Kriechverlust. Hierbei dient die Dielektrikumschicht infolge ihrer Position und ihrer hohen Ätzselektivität mit dem ILD als eine selbstausrichtende Ätzstoppschicht. Im Ergebnis schützt die Dielektrikumschicht Abschnitte des darunterliegenden ILD vor unerwünschtem Ätzen in dem Prozess des Ätzens der Durchkontaktierungsöffnung, was wiederum die Verlässlichkeit und/oder Leistung der Halbleitervorrichtung verbessert.
  • Ein weiterer Vorteil ist mit der Ausführungsform verbunden, bei der ein Stapel Dielektrikumschichten auf dem ILD gebildet ist. Die untere Dielektrikumschicht im Stapel weist eine niedrige Dielektrizitätskonstante auf, die einen geringen Beitrag zum Gesamtwert der parasitären Kapazität leistet. Die obere Dielektrikumschicht in dem Stapel kann eine hohe Dielektrizitätskonstante aufweisen, ihr Beitrag zum Gesamtwert der parasitären Kapazität wird jedoch auch minimiert, da sie durch die untere Dielektrikumschicht „angehoben“ wird, was bedeutet, dass sie von dem elektrischen Feld, das mit der Durchschlagspannung in Verbindung steht, weiter entfernt ist. Die Verringerung des Gesamtwertes parasitärer Kapazität verbessert außerdem die Leistung der Halbleitervorrichtung. Weitere Vorteile umfassen die Kompatibilität mit bestehenden Fertigungsprozessabläufen usw.
  • Ein Aspekt der vorliegenden Offenbarung beinhaltet ein Verfahren zur Fertigung einer Halbleitervorrichtung. Das Verfahren umfasst Folgendes: Bereitstellen einer Struktur, die eine erste leitende Komponente und ein erstes Zwischenschichtdielektrikum (ILD) umfasst, das die erste leitende Komponente umgibt; selektives Bilden einer Selbstassemblierungsschicht auf der ersten leitenden Komponente; selektives Bilden einer ersten Dielektrikumschicht über dem ersten ILD; Bilden eines zweiten ILD über der ersten leitenden Komponente und über dem ersten ILD; Ätzen einer Öffnung in das zweite ILD, wobei die Öffnung zumindest teilweise an der ersten leitenden Komponente ausgerichtet wird, wobei die erste Dielektrikumschicht Abschnitte des darunter befindlichen ersten ILD vor dem Ätzen schützt; und Füllen der Öffnung mit einem leitenden Material, um in der Öffnung eine zweite leitende Komponente zu bilden.
  • Ein Aspekt der vorliegenden Offenbarung beinhaltet eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst Folgendes: eine erste leitende Komponente; ein erstes Zwischenschichtdielektrikum (ILD), das die erste leitende Komponente umgibt; eine erste Dielektrikumschicht, die über dem ersten ILD angeordnet ist, wobei die erste Dielektrikumschicht eine größere Dielektrizitätskonstante aufweist als das erste ILD; und eine zweite leitende Komponente, die über und zumindest teilweise ausgerichtet an der ersten leitenden Komponente angeordnet ist, wobei zumindest ein Abschnitt der ersten Dielektrikumschicht zwischen dem ersten ILDF und der zweiten leitenden Komponente angeordnet ist.
  • Ein weiterer Aspekt der vorliegenden Erfindung beinhaltet eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst Folgendes: ein erstes Metallelement; ein erstes Zwischensichtdielektrikum (ILD), welches das erste Metallelement umgibt; eine erste Dielektrikumschicht, die über dem ersten ILD, aber nicht über dem ersten Metallelement angeordnet ist; eine zweite Dielektrikumschicht, die über der ersten Dielektrikumschicht angeordnet ist, wobei die zweite Dielektrikumschicht eine größere Dielektrizitätskonstante als die erste Dielektrikumschicht aufweist; ein zweites ILD, das über der zweiten Dielektrikumschicht angeordnet ist, wobei zwischen dem zweiten ILD und der zweiten Dielektrikumschicht eine Ätzselektivität besteht; und ein zweites Metallelement, das sich vertikal durch das zweite ILD erstreckt, wobei das zweite Metallelement zumindest teilweise an dem ersten Metallelement ausgerichtet und elektrisch mit ihm gekoppelt ist und wobei ein Abschnitt der ersten Dielektrikumschicht oder ein Abschnitt der zweiten Dielektrikumschicht zwischen dem zweiten Metallelement und dem ersten ILD angeordnet ist.

Claims (18)

  1. Verfahren, Folgendes umfassend: Bereitstellen einer Struktur, die eine erste leitende Komponente (120 - 122) und ein erstes Zwischenschichtdielektrikum, ILD (130) umfasst, das die erste leitende Komponente (120 - 122) umgibt; selektives Bilden einer Selbstassemblierungsschicht (200) auf der ersten leitenden Komponente (120 - 122); selektives Bilden einer ersten Dielektrikumschicht (300, 301) über dem ersten ILD (130); Bilden eines zweiten ILD (430) über der ersten leitenden Komponente (120 - 122) und über dem ersten ILD (130); Ätzen einer Öffnung in das zweite ILD (430), wobei die Öffnung (470) zumindest teilweise an der ersten leitenden Komponente (120 - 122) ausgerichtet wird, wobei die erste Dielektrikumschicht (300, 301) Abschnitte des darunter befindlichen ILDs (130) vor dem Ätzen schützt; Füllen der Öffnung (470) mit einem leitenden Material, um in der Öffnung (470) eine zweite leitende Komponente (520) zu bilden; und vor dem Bilden der ersten Dielektrikumschicht (300, 301) Bilden einer zweiten Dielektrikumschicht (550, 551) auf dem ersten ILD (130), wobei die Selbstassemblierungsschicht (200) verhindert, dass die zweite Dielektrikumschicht (550, 551) auf der ersten leitenden Komponente (120 - 122) gebildet wird, und wobei die erste Dielektrikumschicht (300, 301) auf der zweiten Dielektrikumschicht (550, 551) gebildet wird.
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten Dielektrikumschicht (300, 301) das Ausführen eines Abscheidungsprozesses unter Verwendung von Präkursoren umfasst und wobei die Selbstassemblierungsschicht (200) während des Bildens der ersten Dielektrikumschicht (300, 301) verhindert, dass die Präkursoren auf der ersten leitenden Komponente (120 - 122) gebildet werden.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden der Selbstassemblierungsschicht (200) das Abscheiden einer Selbstassemblierungsschicht (200) umfasst, die eine Kopfgruppe (220) und eine Schwanzgruppe (230) umfasst, wobei die Kopfgruppe (220) Phosphor, Schwefel oder Silizium umfasst und wobei die Schwanzgruppe (230) ein organisches Material umfasst.
  4. Verfahren nach Anspruch 3, ferner Folgendes umfassend: das Entfernen der Schwanzgruppe (230) durch einen thermischen Prozess, durch eine Plasmabehandlung oder durch eine Anwendung einer Chemikalie.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen derart gestaltet ist, dass das zweite ILD (430) eine deutlich größere Ätzrate als die erste Dielektrikumschicht (301) aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner Folgendes umfassend: Bilden einer Ätzstoppschicht (360) über der ersten leitenden Komponente (120) und über dem ersten ILD (130), wobei das zweite ILD (430) über der Ätzstoppschicht (360) gebildet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der zweiten Dielektrikumschicht (550, 551) das Bilden der zweiten Dielektrikumschicht (550, 551) mit einer niedrigeren Dielektrizitätskonstante als die der ersten Dielektrikumschicht (300, 301) umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der zweiten Dielektrikumschicht (550, 551) das Bilden der zweiten Dielektrikumschicht (550, 551) mit einer größeren Dicke als die der ersten Dielektrikumschicht (300, 301) umfasst.
  9. Halbleitervorrichtung (100), Folgendes umfassend: eine erste leitende Komponente (120 - 122); ein erstes Zwischenschichtdielektrikum, ILD (130) das die erste leitende Komponente (120 - 122) umgibt; eine erste Dielektrikumschicht (300, 301), die über dem ersten ILD (130) angeordnet ist, wobei die erste Dielektrikumschicht (300, 301) eine größere Dielektrizitätskonstante aufweist als das erste ILD (130); eine zweite leitende Komponente (520), die über und zumindest teilweise ausgerichtet an der ersten leitenden Komponente (120 - 122) angeordnet ist, wobei zumindest ein Abschnitt der ersten Dielektrikumschicht (300, 301) zwischen dem ersten ILD (130) und der zweiten leitenden Komponente (520) angeordnet ist; und eine zweite Dielektrikumschicht (550, 551), die zwischen der ersten Dielektrikumschicht (300, 301) und dem ersten ILD (130) angeordnet ist.
  10. Halbleitervorrichtung (100) nach Anspruch 9, wobei die zweite Dielektrikumschicht (500, 551) eine niedrigere Dielektrizitätskonstante als die erste Dielektrikumschicht (300, 301) aufweist.
  11. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche 9 bis 10, ferner ein zweites ILD (430) umfassend, das die zweite leitende Komponente (520) umgibt, und wobei die erste Dielektrikumschicht (300, 301) eine niedrigere Ätzrate als das zweite ILD (430) aufweist.
  12. Halbleitervorrichtung (100) nach Anspruch 11, ferner eine Ätzstoppschicht (360) umfassend, die zwischen der ersten Dielektrikumschicht (300, 301) und dem zweiten ILD (430) angeordnet ist.
  13. Halbleitervorrichtung (100) nach Anspruch 12, ferner Folgendes umfassend: mindestens einen Abschnitt einer Selbstassemblierungsschicht (200), der zwischen der ersten leitenden Komponente (120 - 122) und der Ätzstoppschicht (360), aber nicht zwischen der ersten leitenden Komponente (120 - 122) und der zweiten leitenden Komponente (520) angeordnet ist.
  14. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche 9 bis 13, wobei: die erste leitende Komponente (120 - 122) eine Durchkontaktierung oder Metallleitung einer ersten Verbindungsschicht (110) der mehrschichtigen Verbindungsstruktur umfasst; und die zweite leitende Komponente (520) eine Durchkontaktierung oder Metallleitung einer zweiten Verbindungsschicht (510) der mehrschichtigen Verbindungsstruktur umfasst, wobei sich die zweite Verbindungsschicht (510) über der ersten Verbindungsschicht (110) befindet.
  15. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche 9 bis 14, ferner Folgendes umfassend: eine Selbstassemblierungsschicht (200), die über mindestens einem Abschnitt der ersten leitenden Komponente (120 - 122) angeordnet ist, wobei die Selbstassemblierungsschicht (200) eine Kopfgruppe (220) umfasst, die eine Affinität zu einem Metallmaterial, aber nicht zu Dielektrikummaterialien aufweist.
  16. Halbleitervorrichtung (100) nach Anspruch 15, wobei die Kopfgruppe (220) Phosphor, Schwefel oder Silizium umfasst.
  17. Halbleitervorrichtung (100), Folgendes umfassend: ein erstes Metallelement (120 - 122); ein erstes Zwischenschichtdielektrikum, ILD (130), welches das erste Metallelement (120 - 122) umgibt; eine erste Dielektrikumschicht (550, 551), die über dem ersten ILD (130), aber nicht über dem ersten Metallelement (120 - 122) angeordnet ist; eine zweite Dielektrikumschicht (300, 301), die über der ersten Dielektrikumschicht (550, 551) angeordnet ist, wobei die zweite Dielektrikumschicht eine größere Dielektrizitätskonstante als die erste Dielektrikumschicht (550, 551) aufweist; ein zweites ILD (430), das über der zweiten Dielektrikumschicht (300, 301) angeordnet ist, wobei zwischen dem zweiten ILD (430) und der zweiten Dielektrikumschicht (300, 301) eine Ätzselektivität besteht; und ein zweites Metallelement (520), das sich vertikal durch das zweite ILD (430) erstreckt, wobei das zweite Metallelement (520) zumindest teilweise an dem ersten Metallelement (120) ausgerichtet und elektrisch mit ihm gekoppelt ist und wobei ein Abschnitt der ersten Dielektrikumschicht (550, 551) und ein Abschnitt der zweiten Dielektrikumschicht (300, 301) zwischen dem zweiten Metallelement (520) und dem ersten ILD (130) angeordnet ist.
  18. Halbleitervorrichtung (100) nach Anspruch 17, wobei das zweite Metallelement (520) auf einem ersten Abschnitt einer oberen Oberfläche des ersten Metallelements (120) angeordnet ist und wobei die Halbleitervorrichtung (100) ferner eine Selbstassemblierungsschicht (200) umfasst, die über einem zweiten Abschnitt der oberen Oberfläche des ersten Metallelements (120) angeordnet ist, der sich von dem ersten Abschnitt unterscheidet.
DE102018129012.8A 2018-06-27 2018-11-19 Verfahren zur herstellung einer halbleitervorrichtung unter verwendung einer selbstassemblierungsschicht zur unterstützung der selektiven bildung einer ätzstoppschicht und halbleitervorrichtung Active DE102018129012B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690543P 2018-06-27 2018-06-27
US62/690,543 2018-06-27
US16/171,436 US11069526B2 (en) 2018-06-27 2018-10-26 Using a self-assembly layer to facilitate selective formation of an etching stop layer
US16/171,436 2018-10-26

Publications (2)

Publication Number Publication Date
DE102018129012A1 DE102018129012A1 (de) 2020-01-02
DE102018129012B4 true DE102018129012B4 (de) 2024-08-22

Family

ID=68885864

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018129012.8A Active DE102018129012B4 (de) 2018-06-27 2018-11-19 Verfahren zur herstellung einer halbleitervorrichtung unter verwendung einer selbstassemblierungsschicht zur unterstützung der selektiven bildung einer ätzstoppschicht und halbleitervorrichtung

Country Status (5)

Country Link
US (3) US11069526B2 (de)
KR (2) KR20200001454A (de)
CN (1) CN110648993B (de)
DE (1) DE102018129012B4 (de)
TW (1) TWI724434B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069526B2 (en) 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer
US11588030B2 (en) 2020-09-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and manufacturing method thereof
US11670594B2 (en) * 2021-01-14 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layer features

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060105570A1 (en) 2004-11-08 2006-05-18 Epion Corporation Copper interconnect wiring and method of forming thereof
WO2017058667A1 (en) 2015-09-29 2017-04-06 Applied Materials, Inc. Selective silicon dioxide deposition using phosphonic acid self assembled monolayers as nucleation inhibitor

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020006030A (ko) 2000-01-20 2002-01-18 롤페스 요하네스 게라투스 알베르투스 에칭 정지층 형성 방법 및 대머신 구조물
JP3944838B2 (ja) * 2002-05-08 2007-07-18 富士通株式会社 半導体装置及びその製造方法
US6788477B2 (en) 2002-10-22 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus for method for immersion lithography
KR100459733B1 (ko) * 2002-12-30 2004-12-03 삼성전자주식회사 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법
JP4492947B2 (ja) 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6974772B1 (en) 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7390739B2 (en) 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US7927779B2 (en) 2005-06-30 2011-04-19 Taiwan Semiconductor Manufacturing Companym, Ltd. Water mark defect prevention for immersion lithography
US8383322B2 (en) 2005-08-05 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion lithography watermark reduction
US7993808B2 (en) 2005-09-30 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. TARC material for immersion watermark reduction
US8564759B2 (en) 2006-06-29 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for immersion lithography
US7727908B2 (en) * 2006-08-03 2010-06-01 Micron Technology, Inc. Deposition of ZrA1ON films
US8518628B2 (en) 2006-09-22 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface switchable photoresist
US8208116B2 (en) 2006-11-03 2012-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion lithography system using a sealed wafer bath
US8253922B2 (en) 2006-11-03 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion lithography system using a sealed wafer bath
US8068208B2 (en) 2006-12-01 2011-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for improving immersion scanner overlay performance
US8580117B2 (en) 2007-03-20 2013-11-12 Taiwan Semiconductor Manufactuing Company, Ltd. System and method for replacing resist filter to reduce resist filter-induced wafer defects
WO2008126206A1 (ja) * 2007-03-27 2008-10-23 Fujitsu Microelectronics Limited 半導体装置の製造方法
US8264662B2 (en) 2007-06-18 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. In-line particle detection for immersion lithography
DE102008021568B3 (de) * 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
DE102009016659A1 (de) * 2008-09-23 2010-06-24 Siemens Aktiengesellschaft Ankergruppe für Monolagen organischer Verbindungen auf Metall und damit hergestelltes Bauelement auf Basis organischer Elektronik
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
JP5671220B2 (ja) * 2009-08-25 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8216767B2 (en) 2009-09-08 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process and chemical amplified photoresist with a photodegradable base
US8841058B2 (en) 2010-08-03 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Photolithography material for immersion lithography processes
US8764995B2 (en) 2010-08-17 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet light (EUV) photomasks, and fabrication methods thereof
US8323870B2 (en) 2010-11-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and photoresist with zipper mechanism
US9632426B2 (en) 2011-01-18 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ immersion hood cleaning
US8464186B2 (en) 2011-01-21 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Providing electron beam proximity effect correction by simulating write operations of polygonal shapes
US9085457B2 (en) * 2011-03-11 2015-07-21 Qualcomm Mems Technologies, Inc. Treatment of a self-assembled monolayer on a dielectric layer for improved epoxy adhesion
US8507159B2 (en) 2011-03-16 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Electron beam data storage system and method for high volume manufacturing
US8524427B2 (en) 2011-04-14 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Electron beam lithography system and method for improving throughput
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9201022B2 (en) 2011-06-02 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Extraction of systematic defects
US8647796B2 (en) 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
US8601407B2 (en) 2011-08-25 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Geometric pattern data quality verification for maskless lithography
US8473877B2 (en) 2011-09-06 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Striping methodology for maskless lithography
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8736084B2 (en) 2011-12-08 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for E-beam in-chip overlay mark
US8691476B2 (en) 2011-12-16 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. EUV mask and method for forming the same
US8732626B2 (en) 2012-01-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of circuit layout for multiple cells
US8715890B2 (en) 2012-01-31 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor mask blanks with a compatible stop layer
US9097978B2 (en) 2012-02-03 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus to characterize photolithography lens quality
US8822106B2 (en) 2012-04-13 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Grid refinement method
US8530121B2 (en) 2012-02-08 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-grid exposure method
US8709682B2 (en) 2012-02-08 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Mask and method for forming the mask
US8589828B2 (en) 2012-02-17 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reduce mask overlay error by removing film deposited on blank of mask
US8584057B2 (en) 2012-03-01 2013-11-12 Taiwan Semiconductor Manufacturing Copmany, Ltd. Non-directional dithering methods
US8510687B1 (en) 2012-03-01 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Error diffusion and grid shift in lithography
US8572520B2 (en) 2012-03-01 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Optical proximity correction for mask repair
US8589830B2 (en) 2012-03-07 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for enhanced optical proximity correction
US8527916B1 (en) 2012-03-14 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dissection splitting with optical proximity correction to reduce corner rounding
US8837810B2 (en) 2012-03-27 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for alignment in semiconductor device fabrication
US8841047B2 (en) 2012-04-02 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography process and mask
US8628897B1 (en) 2012-07-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography process and mask
US9091930B2 (en) 2012-04-02 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced EUV lithography system
US8741551B2 (en) 2012-04-09 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and composition of a dual sensitive resist
US9367655B2 (en) 2012-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Topography-aware lithography pattern check
US8627241B2 (en) 2012-04-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern correction with location effect
US8631360B2 (en) 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US8877409B2 (en) 2012-04-20 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reflective mask and method of making same
US8677511B2 (en) 2012-05-02 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for charged particle lithography system
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US8631361B2 (en) 2012-05-29 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design method with dynamic target point
US8609308B1 (en) 2012-05-31 2013-12-17 Taiwan Semicondcutor Manufacturing Company, Ltd. Smart subfield method for E-beam lithography
US8722286B2 (en) 2012-05-31 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Devices and methods for improved reflective electron beam lithography
US9213234B2 (en) 2012-06-01 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensitive material and method of lithography
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8563224B1 (en) 2012-06-04 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Data process for E-beam lithography
US8468473B1 (en) 2012-06-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for high volume e-beam lithography
US8762900B2 (en) 2012-06-27 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for proximity correction
US8751976B2 (en) 2012-06-27 2014-06-10 Cheng-Lung Tsai Pattern recognition for integrated circuit design
US9851636B2 (en) 2012-07-05 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Materials and methods for improved photoresist performance
US8745550B2 (en) 2012-07-09 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fracture aware OPC
US20140017615A1 (en) 2012-07-11 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for resist coating and developing
US9256133B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
US8835082B2 (en) 2012-07-31 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for E-beam lithography with multi-exposure
US8679707B2 (en) 2012-08-01 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a lithography mask
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8765330B2 (en) 2012-08-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phase shift mask for extreme ultraviolet lithography and method of fabricating same
US8828625B2 (en) 2012-08-06 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography mask and multilayer deposition method for fabricating same
US9028915B2 (en) 2012-09-04 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a photoresist layer
US8765582B2 (en) 2012-09-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for extreme ultraviolet electrostatic chuck with reduced clamp effect
US8785084B2 (en) 2012-09-04 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for mask fabrication and repair
US8954899B2 (en) 2012-10-04 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contour alignment system
US8739080B1 (en) 2012-10-04 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mask error enhancement factor (MEEF) aware mask rule check (MRC)
CN102881828A (zh) * 2012-10-10 2013-01-16 上海交通大学 一种短沟道有机薄膜晶体管的制备方法
US9158209B2 (en) 2012-10-19 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of overlay prediction
US20140123084A1 (en) 2012-11-01 2014-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Improving a Lithography Simulation Model
US8906595B2 (en) 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
US20140119638A1 (en) 2012-11-01 2014-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. System, method and computer program product to evaluate a semiconductor wafer fabrication process
US9128384B2 (en) 2012-11-09 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a pattern
US8753788B1 (en) 2013-01-02 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus of repairing a mask and a method for the same
US8812999B2 (en) 2013-01-02 2014-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system of mask data preparation for curvilinear mask patterns for a device
US9012132B2 (en) 2013-01-02 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Coating material and method for photolithography
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US20140226893A1 (en) 2013-02-11 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method and System for Image-Based Defect Alignment
US8936903B2 (en) 2013-03-09 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Photo-resist with floating acid
US10274839B2 (en) 2013-03-11 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Two-dimensional marks
US9690212B2 (en) 2013-03-11 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid focus-exposure matrix
US8932799B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist system and method
US9223220B2 (en) 2013-03-12 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photo resist baking in lithography process
US9146469B2 (en) 2013-03-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US8984450B2 (en) 2013-03-14 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for extracting systematic defects
US8716841B1 (en) 2013-03-14 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Photolithography mask and process
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
WO2015047321A1 (en) 2013-09-27 2015-04-02 Intel Corporation Previous layer self-aligned via and plug patterning for back end of line (beol) interconnects
US9659857B2 (en) 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US9529268B2 (en) 2014-04-03 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for improving pattern transfer
US9256123B2 (en) 2014-04-23 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making an extreme ultraviolet pellicle
US9184054B1 (en) 2014-04-25 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9385129B2 (en) * 2014-11-13 2016-07-05 Tokyo Electron Limited Method of forming a memory capacitor structure using a self-assembly pattern
KR20170133370A (ko) * 2015-03-30 2017-12-05 픽셀리전트 테크놀로지스 엘엘씨 고굴절률 무용매 실리콘 나노복합재
WO2016175782A1 (en) 2015-04-29 2016-11-03 Intel Corporation Microelectronic conductive routes and methods of making the same
US9911591B2 (en) 2015-05-01 2018-03-06 Applied Materials, Inc. Selective deposition of thin film dielectrics using surface blocking chemistry
KR102462134B1 (ko) 2015-05-19 2022-11-02 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법
US20180026055A1 (en) * 2016-07-19 2018-01-25 Applied Materials, Inc. Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices
JP6833470B2 (ja) * 2016-11-17 2021-02-24 キヤノン株式会社 固体撮像装置、撮像システム、及び固体撮像装置の製造方法
US11069526B2 (en) 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060105570A1 (en) 2004-11-08 2006-05-18 Epion Corporation Copper interconnect wiring and method of forming thereof
WO2017058667A1 (en) 2015-09-29 2017-04-06 Applied Materials, Inc. Selective silicon dioxide deposition using phosphonic acid self assembled monolayers as nucleation inhibitor

Also Published As

Publication number Publication date
KR20200001454A (ko) 2020-01-06
US11069526B2 (en) 2021-07-20
KR20210099546A (ko) 2021-08-12
US20210351034A1 (en) 2021-11-11
US12009202B2 (en) 2024-06-11
CN110648993A (zh) 2020-01-03
TW202006885A (zh) 2020-02-01
DE102018129012A1 (de) 2020-01-02
US20240321573A1 (en) 2024-09-26
KR102413283B1 (ko) 2022-06-27
TWI724434B (zh) 2021-04-11
CN110648993B (zh) 2021-05-18
US20200006060A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
DE102017112820B4 (de) Steckkontakte und Verfahren zu deren Bildung
DE112017003172B4 (de) Bildung eines Luftspalt-Abstandhalters für nanoskalige Halbleiterbauelemente und Halbleitervorrichtung
DE102017110441B3 (de) Verfahren zur Herstellung eines Kontaktsteckers mit niedrigem Widerstand
DE102012219171B4 (de) Verfahren zum Bilden einer dreidimensionalen (3D) integrierten Schaltung und entsprechend gebildete dreidimensionale (3D) integrierte Schaltung
DE102017124072B4 (de) Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung
DE102020101271B4 (de) Verfahren zur bottom-up-bildung einer vorrichtung mit kontaktsteckern und vorrichtung mit kontaktsteckern
DE102011090163B4 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind und Herstellungsverfahren dafür
DE102015106411B4 (de) Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren
DE102015120483A1 (de) Selbstausgerichteter bottom-up-gate-kontakt und top-down-source-drain-kontaktstruktur in der vormetallisierungs-dielektrikumsschicht oder zwischenlevel-dielektrikumsschicht einer integrierten schaltung
DE102008025708A1 (de) Kontaktstruktur für FinFET-Bauelement
DE102018129012B4 (de) Verfahren zur herstellung einer halbleitervorrichtung unter verwendung einer selbstassemblierungsschicht zur unterstützung der selektiven bildung einer ätzstoppschicht und halbleitervorrichtung
DE102010002451A1 (de) Kontaktelemente von Halbleiterbauelementen, die einen kontinuierlichen Übergang zu Metallleitungen einer Metallisierungsschicht besitzen
DE102013105635A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102013104368B4 (de) Vorrichtung, Bauteil und Verfahren für die Ausbildung einer Verbindungsstruktur
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102009039421A1 (de) Doppelkontaktmetallisierung mit stromloser Plattierung in einem Halbleiterbauelement
DE102017128047B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102019115915A1 (de) Halbleitervorrichtung, welche speicherzellen aufweist, und verfahren zur herstellung derselben
DE102021111910A1 (de) Interconnect-struktur und deren herstellungsverfahren
DE102019109980B4 (de) Verfahren und vorrichtung zum herstellen von metall-gate-elektroden für transistoren
DE102018206438B4 (de) Verfahren zur Herstellung von Kontaktstrukturen
DE102023102401A1 (de) Halbleitervorrichtung und verfahren zum ausbilden von dieser
DE102019117786B4 (de) Reduzierung der parasitären kapazität für gate-all-around-vorrichtung durch bildung zusätzlicher innerer abstandshalter
DE102021112085A1 (de) Gate contact structure

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division