DE102017127169A1 - Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement - Google Patents

Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement Download PDF

Info

Publication number
DE102017127169A1
DE102017127169A1 DE102017127169.4A DE102017127169A DE102017127169A1 DE 102017127169 A1 DE102017127169 A1 DE 102017127169A1 DE 102017127169 A DE102017127169 A DE 102017127169A DE 102017127169 A1 DE102017127169 A1 DE 102017127169A1
Authority
DE
Germany
Prior art keywords
layer
silicon carbide
wafer
defect density
graphene
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102017127169.4A
Other languages
English (en)
Other versions
DE102017127169B4 (de
Inventor
Roland Rupp
Hans-Joachim Schulze
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102017127169.4A priority Critical patent/DE102017127169B4/de
Priority to US16/193,085 priority patent/US11107893B2/en
Publication of DE102017127169A1 publication Critical patent/DE102017127169A1/de
Priority to US17/388,200 priority patent/US20210359087A1/en
Application granted granted Critical
Publication of DE102017127169B4 publication Critical patent/DE102017127169B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Materials Engineering (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Ein Verfahren zum Herstellen eines Halbleiterbauelements und ein Halbleiterbauelement werden angegeben das Verfahren umfasst Bilden einer Graphenschicht (30) an einer ersten Seite (11, 21) eines Siliciumcarbidsubstrats (10, 20), die mindestens neben der ersten Seite (11, 21) einer ersten Defektdichte von höchstens 500/cmhat. Eine Akzeptorschicht (40) wird an der Graphenschicht (30) angebracht, um einen Waferstapel (124) zu bilden, wobei die Akzeptorschicht (40) Siliciumcarbid mit einer zweiten Defektdichte aufweist, die höher als die erste Defektdichte ist. Der Waferstapel (124) wird entlang einer Spaltfläche (23) im Siliciumcarbidsubstrat (10, 20) getrennt, um einen Bauelementwafer (432) zu bilden, der die Graphenschicht (30) und eine Siliziumcarbidspaltschicht (20') an der Graphenschicht (30) umfasst. Eine epitaktische Siliciumcarbidschicht (50), die sich zu einer Oberseite (52) des Bauelementwafers (432) erstreckt, wird auf der Siliziumcarbidsplitschicht (20') gebildet. Der Bauelementwafer (432) wird an der Oberseite (52) weiterbearbeitet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere auf ein Verfahren zur Herstellung von Siliziumcarbid-Halbleiterbauelementen (SiC) auf Waferebene, und ein Halbleiterbauelement.
  • HINTERGRUND
  • Insbesondere bipolare SiC-Leistungshalbleiterbauelemente können einer bipolaren Degradation (Materialermüdung) unterliegen. Das bedeutet, dass die Energie, die durch die Elektronen-Loch-Rekombination im SiC-Halbleitermaterial während des Bauelementbetriebes freigesetzt wird, die thermodynamisch metastabilen 4H- und 6H-Poly-Typen von SiC in den stabilen 3C-Poly-Typ umwandelt. Die daraus resultierenden Kristallfehler können Stapelfehler bilden, die sich durch eine ganze Driftzone ausbreiten und als Barriere für den Stromfluss wirken können. Dementsprechend können der Spannungsabfall in Vorwärtsrichtung und damit die Leitungsverluste erhöht werden.
  • Bipolare Degradation kann nicht nur bipolare SiC-basierte Dioden und IGBTs (Insulated Gate Bipolar Transistors) betreffen, sondern auch unipolare SiC-Bauelemente wie MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) und JFETs (Junction Field Effect Transistors) mit integrierten PN-Freilaufdiode(n).
  • Die bisher angewandten Methoden zur Reduzierung der bipolaren Degradation sind sehr komplex und teuer. Dies gilt insbesondere für die Verminderung der Bildung von Kristalldefekten, wie z.B. Basalebenenversetzungen (BPDs, von engl. basal plane dislocations) bei der Kristallzüchtung zur Gewinnung von SiC-Einzelkristallen. Alternativ oder zusätzlich können auch Screening-Methoden eingesetzt werden, um Chips mit hoher Defektdichte zu eliminieren, was jedoch zu einem spürbaren Ertragsverlust führt.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • KURZFASSUNG
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen eines MOSFETs umfasst das Verfahren ein Bilden einer Graphenschicht an einer ersten Seite eines Siliciumcarbidsubstrats, das zumindest in der Nähe der ersten Seite eine erste Defektdichte von höchstens 500/cm2 aufweist. Zum Bilden eines Waferstapels wird eine Akzeptorschicht an der Graphenschicht angebracht. Die Akzeptorschicht besteht aus Siliciumcarbid mit einer zweiten Defektdichte, die höher ist als die erste Defektdichte, typischerweise höher als mindestens etwa 1500/cm2, oder sogar noch typischer höher als etwa 3000/cm2. Der Waferstapel wird entlang einer Spaltsfläche im Siliciumcarbidsubstrat gespalten, um einen Bauelementwafer zu bilden, der die Graphenschicht und eine an der Graphenschicht angeordnete Siliciumcarbidspaltschicht aufweist. Auf der Siliziumcarbidspaltschicht wird eine epitaktische Siliziumcarbidschicht (Siliziumcarbidepitaxialschicht) gebildet, die sich bis zu einer Oberseite des Bauelementewafers erstreckt, typischerweise nach einem optionalen Polierprozess. Der Bauelementwafer wird an der Oberseite weiterbearbeitet.
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements umfasst das Verfahren ein Bereitstellen eines Waferstapels, der eine monokristalline erste Siliciumcarbidschicht, die eine erste Defektdichte von Basalebenenversetzungen hat, eine zweite Siliciumcarbidschicht, die eine zweite Defektdichte von Basalebenenversetzungen hat, die mindestens das Zweifache der ersten Defektdichte beträgt, typischerweise mindestens das Dreifache oder mehr als das Zehnfache oder sogar Hundertfache der ersten Defektdichte beträgt, und eine nicht auf Siliciumcarbid basierende Zwischenschicht aufweist, die zwischen der ersten Siliciumcarbidschicht und der zweiten Siliziumcarbidschicht geschichtet und/oder gelagert ist und Rekombinationszentren für Löcher aufweist. Zum Bilden eines Bauelementwafers, der die Zwischenschicht und eine die Zwischenschicht bedeckende Siliziumcarbidspaltschicht aufweist, wird der Waferstapel entlang einer Spaltsfläche in geteilt. Siliziumcarbid wird epitaktisch abgeschieden, um eine epitaktische Siliciumcarbidschicht (Siliziumcarbidepitaxialschicht) an der Siliziumcarbidspaltschicht zu bilden. Ein gleichrichtenden Übergang in und/oder an der epitaktische Siliziumcarbidschicht gebildet.
  • Gemäß einer Ausführungsform eines Halbleiterbauelements weist das Halbleiterbauelement eine monokristalline erste Siliciumcarbidschicht mit einer ersten Dichte von Basalebenenversetzungen auf. Eine leitfähige Zwischenschicht ist an der monokristalline ersten Siliziumcarbidschicht angeordnet und weist Graphen, ein ternäre Nitrid, und/oder ein ternäre Carbid und/oder einen Kohlenstoffschicht auf. Eine zweite Siliziumcarbidschicht aufweisend eine zweite Dichte von Basalebenenversetzungen ist an der leitfähigen Zwischenschicht angeordnet. Die zweite Dichte der Basalebenenversetzungen ist mindestens zweimal so groß wie die erste Dichte von Basalebenenversetzungen. Eine frontseitige Metallisierung (Frontseitenmetallisierung) ist auf der ersten Siliziumcarbidschicht angeordnet. Eine rückseitige Metallisierung (Rückseitenmetallisierung) ist auf der zweiten Siliziumcarbidschicht angeordnet.
  • Die Fachleute erkennen zusätzliche Merkmale und Vorteile, wenn sie die folgende detaillierte Beschreibung lesen und die beigefügten Zeichnungen betrachten.
  • Figurenliste
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu. Stattdessen liegt das Hauptaugenmerk auf der Veranschaulichung der Grundsätze der Erfindung. Darüber hinaus zeichnen gleichnamige Bezugszeichen vergleichbare Bauteile aus. In den Zeichnungen:
    • veranschaulichen 1A bis 3A Verfahrensschritte eines Verfahrens zur Herstellung eines Halbleiterbauelements auf Waferebene in jeweiligen vertikalen Querschnitten durch einen Wafer bzw. Waferstapel gemäß Ausführungsformen;
    • stellt 3B einen vertikalen Querschnitt durch ein Halbleiterbauelement gemäß einer Ausführungsform dar.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die ein Teil hiervon sind, und in denen spezifische Ausführungsformen, in denen die Erfindung betrieben werden kann, anschaulich gezeigt werden. In diesem Zusammenhang wird eine richtungsweisende Terminologie wie z.B. „oben“, „unten“, „vorderseitig“, „rückseitig“, „führend“, „nachfolgend“ etc. in Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in vielen verschiedenen Orientierungen angeordnet sein können, wird die richtungsweisende Terminologie zum Zweck der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Es ist zu beachten, dass andere Ausführungsformen Anwendung finden können und strukturelle oder logische Veränderungen gemacht werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung soll daher nicht in einem beschränkenden Sinn aufgefasst werden, und der Umfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Nun wird detailliert auf verschiedene Ausführungsformen Bezug genommen, die in einem oder mehreren Beispielen in den Figuren dargestellt sind. Jedes Beispiel wird zur Erklärung bereitgestellt und soll die Erfindung nicht beschränken. Zum Beispiel können Merkmale, die als Teil einer Ausführungsform dargestellt oder beschrieben werden, in oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um eine weitere Ausführungsform hervorzubringen. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen umfasst. Die Beispiele werden unter Verwendung einer spezifischen sprachlichen Ausdrucksweise beschrieben, die nicht so interpretiert werden soll, dass sie den Umfang der beiliegenden Ansprüche beschränkt. Die Zeichnungen sind nicht maßstabsgetreu und dienen rein dem Zweck der Veranschaulichung. Aus Klarheitsgründen wurden dieselben Elemente oder Herstellungsschritte in den verschiedenen Zeichnungen mit denselben Bezugszeichen belegt, sofern nicht anders angegeben ist.
  • Sofern nicht anders definiert, haben alle hierin verwendeten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) dieselbe Bedeutung, wie sie üblicherweise vom Fachmann, an den sich die Ausführungsformen richten, verstanden werden. Es wird weiterhin davon ausgegangen, dass Begriffe, z.B. solche, die in gängigen Wörterbüchern definiert sind, so interpretiert werden sollten, dass sie eine Bedeutung haben, die mit ihrer Bedeutung im Kontext der jeweiligen Fachrichtung übereinstimmt. Sollte die vorliegende Offenlegung einem Begriff jedoch eine spezifische Bedeutung geben, die von einer Bedeutung abweicht, die vom üblichen fachmännischen Verständnis entspricht, so ist diese Bedeutung in dem spezifischen Kontext zu berücksichtigen, in dem diese Definition hier gegeben ist.
  • Der Begriff „horizontal“ soll in dieser Spezifikation (Beschreibung) eine Orientierung beschreiben, die im Wesentlichen parallel zu einer ersten Seite oder horizontalen Hauptseite eines Halbleitersubstrats oder -körpers ist, typischerweise einer jeweiligen im Wesentlichen ebenen Fläche. Dies kann zum Beispiel die Oberfläche eines Wafers oder eines Chips sein.
  • Der Begriff „vertikal“ soll in dieser Spezifikation eine Orientierung beschreiben, die im Wesentlichen senkrecht zur ersten Fläche angeordnet ist, d.h. parallel zur normalen Richtung der ersten Fläche des Halbleitersubstrats oder -körpers.
  • In dieser Spezifikation wird die n-Dotierung als erster Leitungstyp (Leitfähigkeitstyp) bezeichnet, während die p-Dotierung als zweiter Leitungstyp bezeichnet wird. Alternativ dazu können die Halbleitervorrichtungen (Halbleiterbauelemente) mit entgegengesetzten Dotierungen ausgebildet sein, sodass der erste Leitungstyp p-dotiert und der zweite Leitungstyp n-dotiert sein kann. Ferner stellen einige Figuren relative Dotierungskonzentrationen dar, indem „-“ oder „+“ neben dem Dotierungstyp angezeigt wird. Zum Beispiel bedeutet „n-“ eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration eines „n“-dotierten Gebiets, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration als das „n“-dotierte Gebiet aufweist. Dennoch bedeutet die Angabe der relativen Dotierungskonzentration nicht, dass Dotierungsgebiete derselben relativen Dotierungskonzentration dieselbe absolute Dotierungskonzentration aufweisen müssen, sofern nichts anderes angegeben ist. Zum Beispiel können zwei unterschiedliche, n+-dotierte Gebiete unterschiedliche absolute Dotierungskonzentrationen aufweisen. Dies gilt beispielsweise auch für ein n+- und ein p+-dotiertes Gebiet.
  • Spezifische Ausführungsformen, die in dieser Spezifikation dargestellt werden, betreffen, ohne auf diese beschränkt zu sein, die Herstellung von SiC-basierten Halbleiterbauelementen auf Waferebene und die hergestellten SiC-basierten Halbleiterbauelemente.
  • Bezogen auf Halbleiterbauelemente sind mindestens zweipolige Bauelemente gemeint, ein Beispiel ist eine Diode. Halbleiterbauelemente können auch dreipolige Bauelemente sein, wie Feldeffekttransistoren (FETs), Bipolartransistoren mit isoliertem Gate (IGBTs), Sperrschicht-Feldeffekttransistoren (Junction Field Effect Transistoren, JFETs) und Thyristoren, um nur einige zu nennen. Die Halbleiterbauelemente können auch mehr als drei Anschlüsse enthalten.
  • Halbleitermaterialien mit großer Bandlücke wie SiC oder GaN (Galliumnitrid) haben eine hohe Durchbruchsfeldstärke bzw. eine hohe kritische Lawinendurchbruchsfeldstärke. Dementsprechend kann die Dotierung von Halbleitergebieten höher gewählt werden als bei Halbleitermaterialien mit geringerem Bandabstand, was den Durchlasswiderstand Ron (auch als On-Widerstand Ron bezeichnet) reduziert. Im Folgenden werden die Ausführungsformen vor allem im Hinblick auf SiC als Halbleitermaterial mit großem Bandabstand erläutert.
  • Bei den herzustellenden SiC-basierten Halbleiterbauelementen kann es sich um Leistungshalbleiterbauelemente handeln.
  • Der Begriff „Leistungshalbleiterbauelement“ soll in dieser Spezifikation eine Halbleitervorrichtung auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstrom-Schaltvermögen beschreiben. Anders gesagt sind Leistungshalbleitervorrichtungen für hohe Ströme, typischerweise im Amperebereich ausgelegt. Innerhalb dieser Spezifikation werden die Begriffe „Leistungshalbleiterbauelement“, „Leistungs-Halbleitervorrichtung“ und „Leistungs-Halbleiterkomponente“ synonym verwendet.
  • Der in dieser Spezifikation verwendete Begriff „Feldeffekt“ soll die unter Verwendung einer isolierten Gateelektrode oder einer Schottky-Gate-Elektrode durch ein elektrisches Feld vermittelte Bildung eines leitfähigen „Kanals“ und/oder die Kontrolle/Steuerung der Leitfähigkeit und/oder der Form des Kanals in einem Halbleiterbereich (-gebiet) beschreiben.
  • Im Rahmen der vorliegenden Spezifikation soll der Ausdruck „in ohmscher Verbindung“ beschreiben, dass ein ohmscher Strompfad (Widerstandsstrompfad), z. B. ein niederohmiger Strompfad, zwischen jeweiligen Elementen oder Teilen einer Halbleitervorrichtung vorhanden ist, wenn keine Spannungen oder nur kleine Messspannungen an die und/oder über die Halbleitervorrichtung angelegt werden. Innerhalb dieser Spezifikation werden die Ausdrücke „in ohmscher Verbindung“, „elektrisch gekoppelt“ und „in resistiver elektrischer Verbindung“ gleichbedeutend verwendet. In dem Zusammenhang der vorliegenden Spezifikation soll der Ausdruck „in ohmschem Kontakt“ beschreiben, dass sich zwei Elemente oder Teile einer Halbleitervorrichtung in direktem mechanischem Kontakt und in ohmscher Verbindung befinden.
  • Es wird davon ausgegangen, dass ein Element, wenn es mit einem anderen Element als „verbunden“ oder „gekoppelt“ bezeichnet wird, direkt mit dem anderen Element verbunden oder gekoppelt werden kann, oder dass dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu, wenn ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden. Andere Wörter, die zur Beschreibung der Beziehung zwischen Elementen verwendet werden, sollten in ähnlicher Weise interpretiert werden (z.B. „zwischen“ versus „direkt zwischen“, „benachbart“ versus „direkt benachbart“ usw.).
  • Die 1A bis 3A illustrieren Prozesse eines Verfahrens zur Herstellung eines Halbleiterbauelements auf Waferebene
  • Wie in 1A dargestellt wird, kann ein hochwertiges monokristallines Siliciumcarbiddonorsubstrat (SiC-Donorsubstrat), typischerweise ein entsprechender Donorwafer 10, in einem ersten Prozess bereitgestellt werden. Der SiC-Donorwafer 10 kann vom 4H-SiC-Polytyp sein, der eine Si-Seite (z.B. eine Oberfläche mit Silizium-Atom-Endgruppen, auch bekannt als Si-Fläche) 12 und eine C-Seite (z.B. eine Oberfläche mit Kohlenstoff-Atom-Endgruppen, auch bekannt als C-Fläche) 11 hat. Weiterhin kann der SiC Donor Wafer 10 aus einem SiC-Ingot geschnitten werden.
  • Der SiC-Donorwafer 10 ist typischerweise (im Wesentlichen) frei von Stapelfehlern.
  • Der SiC-Donorwafer 10 kann, insbesondere in Ausführungsformen ohne weitere epitaktische Abscheidung von Poly-SiC vor der Bildung einer Zwischenschicht 30 mit Rekombinationszentren für Löcher auf dem SiC-Donorwafer 10, zumindest an und/oder in der Nähe der Si-Seite 11, die eine erste Seite des SiC-Donorwafers 10 bilden, eine erste Defektdichte von höchstens 5*102/cm2, typischerweise von höchstens 2,5*102/cm2, und noch typischer von höchstens 1*102/cm2 aufweisen. Insbesondere kann der SiC-Donorwafer 10 zumindest an und/oder nahe der ersten Seite 11, z.B. auf dem gesamten Wafer, eine erste mittlere Defektdichte von Basalebenenversetzungen (BPDs) von höchstens 5*102/cm2, typischerweise höchstens 2,5*102/cm2 und typischerweise höchstens 1*102/cm2 aufweisen. Die (mittlere) Defektdichte von BPDs kann vom Hersteller des Donor-Wafers 10 angegeben sein. Weiterhin kann die (mittlere) Defektdichte von BPDs relativ einfach durch Ätzen des SiC-Donorwafers 10 an der ersten Seite 11 und optische Inspektion nachgewiesen werden.
  • Danach kann eine monokristalline epitaktische Siliciumcarbidschicht 20 vorzugsweise auf der ersten Seite 11 des Siliciumcarbid-Donorwafers 10 gebildet werden. Wie in 1B dargestellt wird, erstreckt sich die SiC-Schicht 20 auf eine (obere) typischerweise flache bzw. ebene erste Seite (Oberfläche) 21 des gebildeten Siliciumcarbid-Substrats 10, 20. Die erste Seite 21 ist typischerweise auch eine C-Seite des SiC-Substrats 10, 20.
  • Ist der SiC-Donorwafer 10 (im Wesentlichen) frei von BPDs und/oder Stapelfehlern, so gilt dies auch für die darauf abgeschiedene Epitaxieschicht (Epitaxialschicht) 20.
  • Selbst wenn die Defektdichte von BPDs des SiC-Donorwafers 10 höher ist als die erste Defektdichte, z.B. bis zu zweimal, typischerweise mindestens dreimal oder sogar mehr als zehnmal oder sogar mehr als 100-mal, kann die Epitaxieschicht 20 mit geringerer Defektdichte von BPDs gebildet werden, da BPDs in weniger kritische gescraubte Stufenversetzungen (Threading Edge Dislocations, TSDs) umgewandelt werden, die energetisch bevorzugt werden. Die Übertragungsrate zwischen BPDs und TEDs kann durch epi-Wachstumsparameter wie die Wachstumsgeschwindigkeit, das C/Si-Verhältnis in der Gasphase und den Prozessgasdruck beeinflusst werden. Die Epitaxieschicht 20 kann mit einer Defektdichte von BPDs gebildet werden, die um mindestens einen Verbesserungsfaktor von etwa fünf, typischerweise von etwa 10 oder sogar 100 niedriger ist als eine Defektdichte von BPDs des SiC-Donorwafers 10. Dementsprechend kann der SiC Donorwafer 10 auch eine lokale Defektdichte von BPDs von höchstens etwa der ersten Defektdichte mal dem Verbesserungsfaktor aufweisen.
  • Die (Schicht-)Dicke der epitaktischen Siliciumcarbidschicht 20 kann so gewählt werden, dass die monokristalline SiC-Schicht 20 später einem oder mehreren Teilungsprozessen (Spaltprozessen), wie z.B. Smart Cut-Prozessen, unterzogen werden kann, wie und mit Bezug zu 1D bis 2A erläutert wird. Dadurch können die Prozesskosten gesenkt werden. Da während der Fertigung keine Löcherinjektion stattfindet, können evtl. vorhandene BPDs einer Akzeptorschicht oder eines vor dem Teilen (Aufspalten, Trennen) angebrachten Trägerwafers nicht in die SiC-Schicht 20 eindringen oder in Stapelfehler umgewandelt werden. Dementsprechend können SiC-Spaltsschichten von hoher Qualität (niedrige PBD-Defektdichte) mittels der Teilungsprozesse übertragen werden.
  • Eine Graphenschicht 30 kann auf der ersten Seite 21 (bzw. 11 in Ausführungsformen ohne die SiC-Schicht 20) eines Siliciumcarbidsubstrats 10, 20 gebildet werden, wobei zumindest in der Nähe der ersten Seite, z.B. an/von der ersten Seite bis zu einer Tiefe von mindestens etwa 1 µm, von mindestens etwa 2 µm, von mindestens etwa 10 µm, von mindestens etwa 50 µm oder sogar von mindestens etwa 100 µm eine erste mittlere Defektdichte (mediane Defektdichte) von basalen Versetzungen (BPDs) von typischerweise höchstens etwa 5*102/cm2, typischerweise höchstens etwa 2.5*102/cm2, und noch typischer von höchstens etwa 1*102/cm2 hat. Die resultierende Verbundstruktur ist in dargestellt.
  • Die Graphenschicht 30 wird typischerweise an der C-Seite 21 (oder 11 in Ausführungsformen ohne SiC-Schicht 20) des Siliciumcarbid-Substrats 10, 20 gebildet.
  • Die Graphenschicht 30 kann aber auch an der Si-Seite des Siliciumcarbid-Substrats 10, 20 gebildet werden.
  • Typischerweise wird auf der ersten Seite 21 eine einzelne (d.h. eine) Graphenschicht 30 gebildet
  • Alternativ, zusätzlich oder optional kann auf der ersten Seite 21 eine mehrschichtige Graphenstruktur gebildet werden, die typischerweise weniger als 10 atomare Graphenschichten (zwischen einer Atomschicht und 10 Atomschichten Graphen) enthält.
  • Jede gebildete Graphenschicht 30 kann eine einzige Monoschicht (Einlagenschicht) aus Kohlenstoff sein, die eine zweidimensionale Schicht aus in einem Wabengitter angeordneten sp2-gebundenen Kohlenstoff-Atomen (C-Atomen) enthalten oder sein kann
  • Wie in 1C dargestellt, wird (werden) die Graphenschicht(en) 30 typischerweise direkt auf der ersten Seite 21 der SiC-Schicht 20 gebildet (ohne Zwischenschicht aus einem anderen Material).
  • Die Graphenschicht(en) 30 kann (können) durch Anwendung eines Temperierverfahrens (z.B. Temperatur- oder Erwärmungsprozess) auf das Siliciumcarbidsubstrat 10, 20 gebildet werden.
  • Zum Beispiel kann/können die Graphenschicht(en) durch ein Erwärmen (z. B. Tempern) des the SiC-Substrates 10, 20 auf eine Temperatur von zumindest 900°C in einem Vakuum oder in einer inerten Atmosphäre wie zum Beispiel in eine Stickstoff-oder Edelgasatmosphäre, zum Beispiel eine Argonatmosphäre gebildet werden. Zum Beispiel kann eine Ofentemperatur zwischen 950°C und 1800°C ausgewählt werden. Beispielsweise kann für eine Argonatmosphäre eine Ofentemperatur von ca. 1250° C bis 1600° C gewählt werden. Optional kann ein zweites Tempern in wasserstoffhaltiger Atmosphäre erfolgen, um die gebildete Graphenschicht ganz oder teilweise zu interkalieren.
  • Die Graphenschicht(en) 30 kann/können zum Beispiel durch eine Festkörper-Graphitisation aufgrund einer Desorption (oder Verdampfung) von Silizium (von dem auf SiC basierenden Substrat, insbesondere der C Seite) und dem Bilden von überschüssigen Kohlenstoff auf der ersten Seite 21, die typischerweise eine C-Seite des SiC-Substrats 10, 20 ist, gebildet werden.
  • Alternativ dazu kann/können die Graphenschicht(en) 30 auf einer Siliziumfläche (Si-Fläche) des SiC-Substrats 10, 20 gebildet werden.
  • Die Graphenschicht(en) 30 kann (können) auch durch ein Laserverfahren auf der ersten Seite 21, insbesondere der C-Seite 21, in einer inerten Atmosphäre oder im Vakuum gebildet werden.
  • Wie in 1C dargestellt wird, kann/können die Graphenschicht(en) 30 die erste Seite 21 zumindest im Wesentlichen bedecken.
  • Die Graphenschicht(en) 30 kann (können) aber auch unterbrochen sein. Typischerweise beträgt der Anteil der Unterbrechungen (Öffnungen in der Graphenschicht(en) 30, von Bereichen ohne Graphenabdeckung auf der ersten Seite 21) weniger als 10% (oder weniger als 5%) der Gesamtfläche. Diese Unterbrechungen führen zu einem direkten SiC-SiC-Bonden, was die mechanische Stabilität des später gebildeten Waferstapels verbessert.
  • Die Unterbrechungen/Öffnungen der Graphenschicht(en) 30 können z.B. durch Strukturierung der Graphenschicht(en) 30 in vorgegebenen Bereichen, insbesondere in Nicht-Bauelementbereichen des SiC-Substrats 10, 20, wie z.B. späteren Sägebereichen (Vereinzelungsbereichen) oder am Rand des SiC-Substrats 10, 20 bzw. des Wafers und/oder in unipolaren Bauteilbereichen, gebildet werden. In den (auf Wafer-Ebene) herzustellenden Bauelementen sind die Nicht-Bauelementbereiche nicht mehr vorhanden. In den unipolaren Gerätebereichen ist keine Rekombination während des Gerätebetriebes zu erwarten. Dementsprechend können vorhandene Kristalldefekte, die in einem später an die Graphenschicht(en) 30 gebundenen/gebondeten SiC-Material vorhanden sind, nicht dazu angeregt werden, durch die Öffnungen der Graphenschicht(en) 30 zu wachsen und sich durch Elektronen-Loch-Rekombination während des Bauelementbetriebs in Stapelfehler umzuwandeln.
  • Die Strukturierung der Graphenschicht(en) 30 kann durch maskiertes Ätzen erreicht werden.
  • Typischerweise hat die Graphenschicht(en) 30 eine Vielzahl von Öffnungen.
  • In unipolaren Bauteilbereich(en) kann die maximale laterale (horizontale) Dimension der Öffnung(en) vergleichsweise klein sein, z.B. im Bereich zwischen 10 nm und 10 µm liegen.
  • Im Nicht-Bauelementbereich(en) ist die maximale laterale Dimension der Öffnung(en) typischerweise größer, z.B. mindestens etwa 20 µm, 50 µm, 100 µm oder sogar 500 µm. Die maximale seitliche Abmessung der Öffnung(en) im Nicht-Bauelementbereich(en) kann auch im mm-Bereich oder cm-Bereich (seitliche Größe einer Ritzlinie) liegen.
  • Weiterhin wird die Öffnung(en) im Nicht-Bauelementbereich(en) typischerweise zwischen zwei Bauelementbereichen des Siliciumcarbidsubstrats 10, 20 gebildet und/oder kann zumindest im Wesentlichen einen Bauelementbereich, mehrere oder sogar jeden Bauelementbereich in einer Projektion auf die erste Seite 21 bzw. von oben gesehen umgeben (umschließen).
  • Wie oben erläutert, kann die Laserbestrahlung der ersten Seite 21 unter Schutzgas auch zur Bildung der Graphenschicht(en) 30 verwendet werden. Lücken (Auslassungen) in der Laserbestrahlung können genutzt werden, um die gewünschten Öffnungen (Unterbrechungen) der Graphenschicht(en) zu erzeugen 30.
  • Anstelle der Graphenschicht(en) 30 können Schichten aus anderen hochleitfähigen und temperaturstabilen Materialien wie ternären Nitriden und ternären Karbiden oder Kohlenstoff verwendet werden, um Rekombinationszonen in den zu fertigenden Halbleiterbauelementen bereitzustellen.
  • Beispielsweise können ternäres Nitrid und/oder ternäres Karbid und/oder Kohlenstoffschicht(en) durch ein entsprechendes CVD-Verfahren gebildet werden. Ihre jeweilige Dicke kann auch im Bereich von weniger als 200 nm oder sogar weniger als 50 nm liegen.
  • Für die ternären Karbidschichten bzw. ternären Nitridschichten können vorzugsweise Dreistoffsysteme verwendet werden, die zusätzlich zu den Elementen Kohlenstoff bzw. Stickstoff ein Element aus der Gruppe der Übergangsmetalle Sc, Ti, Cr, V, Zr, Nb, Mo, HF und/oder Ta enthalten. Weiterhin können Halbleiterelemente aus der Gruppe AI, Si, P, S, Ga, Ge, As, Cd, In, Sn, Te und/oder Pb als weiteres (drittes) Element in den Dreistoffsystemen auf Basis von Kohlenstoff oder Stickstoff verwendet werden. Aus diesen drei Gruppen sind hochleitfähige und hochtemperaturbeständige Materialien vom Typ 2-1-1 bekannt, deren Verbindungsmoleküle aus zwei Übergangsmetallatomen aus der obigen Gruppe, einem Halbleiterelement aus der obigen Gruppe und entweder Kohlenstoff oder Stickstoff bestehen. Bisher sind vierzig Karbide der Zusammensetzung (des Zusammensetzungstyps) 2-1-1 bekannt und können für die Schicht(en) 30 verwendet werden. Weiterhin können für die Schicht(en) 30 vorzugsweise Karbide vom Typ 3-1-2 wie Titan-Aluminium-Karbid (Ti3AlC2), Titan-Germanium-Karbid (Ti3GeC2) oder Titan-SiliciumKarbid (Ti3SiC2) verwendet werden. Es gibt eine Vielzahl von festen und stabilen ternären Nitridverbindungen vom Typ 2-1-1, die auch für die Schicht(en) 30 verwendet werden können. Weiterhin kann Titanaluminiumnitrid (Ti4AlN3), das vom Typ 4-1-3 ist, für die Schicht(en) 30 verwendet werden.
  • Die Bildung von Graphenschicht(en) oder anderer Kohlenstoffschicht(en) 30 am SiC-Substrat 10, 20 ist typischerweise jedoch einfacher (kostengünstiger).
  • Die Kohlenstoffschicht(en) 30 können als amorpher Kohlenstoff oder kristalliner Kohlenstoff in Form von Graphit, aber auch als Mischkohlenstoff gebildet werden.
  • Wie in 1D durch die gestrichelten Pfeile dargestellt, können Partikel, typischerweise Protonen, in das SiC-Substrat 10, 20 durch die erste Seite 21 in eine vorgegebene Tiefe implantiert werden. Die Implantationstiefe kann durch Auswahl der Implantationsenergie eingestellt werden.
  • Die Implantation von Atomen bzw. Ionen (typischerweise Ionen von Gasen , di im Folgenden auch als Gasionen bezeichnet werden, wie Protonen) kann zur Bildung einer Delaminationsschicht (auch Trennschicht genannt) in einer Ebene 23 führen, die im Folgenden auch als Spaltfläche bzw. Spaltebene 23 bezeichnet wird. Die Spaltebene 23 bzw. die Delaminierungsschicht liegen typischerweise parallel zur ersten Seite 21. Die Delaminationsschicht kann eine Mikroblasenschicht oder eine mikroporöse Schicht entlang des SiC-Substrats 10, 20 sein.
  • Die Implantationstiefe definiert die Position der Spaltebene 23 bzw. der Delaminationsschicht und damit die Dicke einer Spaltschicht 20' des SiC-Substrats 10, 20, die in einem so genannten Smart Cut-Verfahren auf einen Akzeptorwafer übertragen wird. Beispielsweise werden 80 keV-Protonen mit einer Dosis zwischen 2*1016 cm-2 und 8*1016 cm-2 hauptsächlich in eine Tiefe von etwa 0,1 - 3 oder in eine Tiefe von etwa 0,2 und 0,5 µm in SiC implantiert. Typischerweise liegt die Protonenimplantationsenergie im Bereich von etwa 50 keV bis etwa 200 keV.
  • Alternativ kann die Delaminationsschicht durch (eine weitere) Laserbestrahlung gebildet werden. Insbesondere kann ein fokussierter Laserstrahl, der auf die Spaltebene 23 fokussiert ist, über das SiC-Substrat 10, 20 scannen. Dementsprechend kann sich im SiC-Substrat 10, 20 eine Schicht von Mikrorisspunkten bilden. Die spätere Übertragung auf einen Akzeptorwafer in einem so genannten Kaltspaltverfahren kann durch mindestens eine der thermisch induzierten mechanischen Spannungen, eine mechanische Spannung, die von einer Oberfläche auf das SiC-Substrat ausgeübt wird, und eine bestrahlungsinduzierte Spannung in der Spaltebene 23 erreicht werden. Die Bestrahlung kann eine weitere Laserbestrahlung sein.
  • Im Vergleich zum Smart-Cut-Layer-Transfer ermöglicht das Kalt-Splitting die Übertragung von deutlich dickeren Spaltschichts 20' aus hochwertigem monokristallinem SiC. Beispielsweise können SiC Spaltschichts 20' in einem Schichtdickenbereich von ca. 2 µm - 100 µm übertragen werden. Eine epitaktische Abscheidung einer dicken SiC-Pufferschicht oder Drain-Zone oder Emitter-Zone, die häufig zur mechanischen Stabilisierung verwendet wird, kann daher bei der Herstellung von vertikalen Halbleiterbauelementen mit vergleichsweise geringer Nennsperrfähigkeit und damit geringerer Driftzonendicke (z. B. ca. 4,5 µm bei einem 650 V-Bauelement) dann entfallen.
  • Danach kann eine SiC-Akzeptorschicht 40, typischerweise ein SiC-AkzeptorWafer, an der/den Graphenschicht(en) 30 angebracht werden. Der resultierende Waferstapel 124 ist in 1E dargestellt.
  • Im Folgenden wird das SiC-Substrat 10, 20 auch als erste Siliziumkarbidschicht und die SiC-Akzeptorschicht 40 auch als zweite Siliziumkarbidschicht 40 bezeichnet.
  • Die Akzeptorschicht 40 kann aus Siliziumkarbid mit einer zweiten Defektdichte (Fehlerdichte), die größer als die erste Defektdichte des SiC-Substrats 10, 20 an und/oder benachbart zur ersten Seite 21 (Grenzfläche zur Graphenschicht(en) 30) oder sogar über die gesamte Schicht 40, hergestellt werden. Die zweite Defektdichte kann mindestens etwa 1,5 × 103/cm2, mindestens etwa 1,7 × 103/cm2 oder sogar mindestens etwa 3 × 103/cm2 betragen. Dementsprechend kann eine vergleichsweise günstige SiC-Akzeptorschicht 40 bzw. ein nicht-monokristalliner SiC-Wafer wie ein Poly-SiC-Wafer oder ein Verbundwafer, z.B. eine nicht-monokristalline SiC-Schicht auf einem Träger auf Kohlenstoffbasis, verwendet werden.
  • Die zweite Defektdichte kann mindestens das Zweifache der ersten Defektdichte betragen, typischerweise mindestens das Zehnfache oder sogar das 100-fache der ersten Defektdichte. Die zweite Defektdichte kann sogar mindestens das 1000fache der ersten Defektdichte betragen.
  • Das Anbringen der SiC-Akzeptorschicht 40 an die Graphenschicht(en) 30 erfolgt typischerweise durch (Wafer-)Bonden.
  • Die Bondverbindung zwischen dem durch die Graphenschicht(en) 30 abgedeckten SiC-Substrat 10, 20 und der SiC-Akzeptorschicht 40, bzw. zwischen der Graphenschicht(en) 30 und der SiC-Akzeptorschicht 40 kann so ausgeführt sein, dass sie Temperaturen von mindestens etwa 1300°C oder mindestens etwa 1450°C, z.B. Temperaturen von bis zu etwa 1600°C für einen späteren Smart-Cut-Schichttransfer und nachfolgendes Epitaxiewachstum, standhält.
  • Das Bonden erfolgt typischerweise durch anodisches Bonden.
  • In einer anderen Ausführung werden die Graphenschicht(en) 30 an der SiC-Akzeptorschicht 40 und danach das SiC-Substrat 10, 20 an der Graphenschicht(en) 30 durch (anodisches) Bonden aufgebracht.
  • In einer weiteren Ausführung werden sowohl am SiC-Substrat 10 als auch an der SiC-Akzeptorschicht 40 Graphenschichten 30 vor dem (anodischen) Bonden gebildet.
  • Die Graphenschicht(en) 30 wird jedoch aufgrund ihrer geringeren Defektdichte vorzugsweise nur am SiC-Substrat 10, 20 gebildet.
  • Im gebildeten Waferstapel 124 kann die Defektdichte von BPDs in der SiC-Akzeptorschicht 40 am höchsten, in der epitaktischen SiC-Schicht 20 am niedrigsten und im SiC-Donorwafer 10 bei einem Zwischenwert sein.
  • Die vertikale Ausdehnung des SiC-Wafers 40 zwischen der ersten Seite 41 und der zweiten Seite 42 liegt typischerweise im Bereich von etwa 10 µm bis etwa 2500 µm, noch typischer im Bereich von etwa 50 µm bis etwa 1500 µm..
  • Da das SiC-Substrat 10, 20 zumindest weitgehend BPD- und Stapelfehlerfrei ist (maximal 50 BPD und Stapelfehler cm2), gilt dies typischerweise auch für SiC-Schichten, die später epitaktisch darauf abgeschieden werden. Dementsprechend sollte die Injektion von Löchern in die (epitaktisch abgeschiedene) Driftzone während des Gerätebetriebs keine nachteiligen Auswirkungen mehr auf die Driftzone haben, da die darunter liegende(n) Graphenschicht(en) 30 zu einer sehr effektiven Rekombination der von oben injizierten Löcher führt. Daher findet keine Rekombination in Teilen der potentiell schlechteren Akzeptorschicht 40 im Endgerät statt. So werden etwaige BPDs und Stapelfehler der (verbleibenden) Akzeptorschicht 40 nicht zum Wachstum angeregt. Dies verhindert das Eindringen und Wachstum von Stapelfehlern in der Driftzone als ganzes.
  • Weiterhin kann die Graphenschicht(en) 30 einerseits als Bondschnittstelle dienen und andererseits einen guten ohmschen Kontakt sowohl zur zu bildenden Siliciumcarbidspaltschicht 20' als auch zur Akzeptorschicht 40, insbesondere für die jeweiligen n-Typ SiC-Schichten 20', 40, bilden. Die Graphenschicht(en) 30 tragen also praktisch nicht zum Reihenwiderstand bei (Ron).
  • Darüber hinaus kann die Graphenschicht(en) 30 aufgrund ihrer hervorragenden elektrischen und thermischen Eigenschaften auch als Strom- und Wärmeausbreitungsschicht im zu fertigenden Bauelement dienen. Dadurch kann das Risiko der Bildung von Stromfäden während des Bauelementbetriebes wirksam reduziert werden.
  • Die oben erläuterten Prozesse in Bezug auf 1A bis 1E kann auch als Bereitstellung eines Wafer-Stapels 124 beschrieben werden, der aus einer monokristallinen ersten Siliziumkarbidschicht 10, 20 mit einer ersten Defektdichte von Basalebenenversetzungen, einer zweiten Siliziumkarbidschicht 40 mit einer zweiten Defektdichte von Basalebenenversetzungen, die größer ist als die erste Defektdichte, typischerweise mindestens das Doppelte der ersten Defektdichte, und einer Zwischenschicht 30, die nicht auf Siliziumkarbid basiert und zwischen der ersten Siliziumkarbidschicht 10, 20 und der zweiten Siliziumkarbidschicht 40 angeordnet ist, besteht oder diese einschließt und Rekombinationszentren für Löcher bereitstellt. Die Rekombinationsrate in der Zwischenschicht 30 ist typischerweise mindestens um den Faktor 10 oder sogar um mehr als den Faktor 100 höher als im Driftzonenbereich.
  • Die Zwischenschicht 30 kann eine Schicht sein, typischerweise eine Monoschicht aus Graphen, einem ternären Nitrid oder einem ternären Karbid.
  • Wie in 2A dargestellt, kann der Wafer-Stapel 124 entlang der Spaltebene 23 in einen Bauelementwafer 432 und einem Restwafer 102 geteilt (aufgetrennt, zertrennt) werden.
  • Dies kann durch Temperieren bei hohen Temperaturen von mindestens 800 °C erreicht werden. Dies kann ein weiterer Temperierschritt sein, z.B. ein Entbondungsglühen bei ca. 1450°C für ca. drei Stunden, oder parallel zum Härten der Bondverbindung zwischen SiC und Graphen, wie oben in Bezug auf 1E erläutert wurde.
  • Alternativ kann ein spannungsinduzierendes Kühlverfahren zum Spalten (Absplitten, Abspalten oder Abtrennen) verwendet werden (Kaltspalten). Beispielsweise kann flüssiger Stickstoff auf die erste Seite 41 gesprüht oder alternativ eine spannungsinduzierende Schicht auf mindestens eine der beiden Waferseiten 12, 41 aufgebracht werden. In einem anderen Beispiel kann eine bestrahlungsinduzierte Spannung in der Spaltebene 23 zum Spalten verwendet werden. Die Bestrahlung kann eine weitere Laserbestrahlung sein.
  • Nach dem Polieren, z.B. durch ein CMP-Verfahren (chemisch-mechanisches Polieren) und der Reinigung der Siliciumcarbidspaltschicht 20" des Restwafers 102, kann der Restwafer 102 in einem weiteren Prozesszyklus wiederverwendet werden (z.B. mehr als 5 mal oder mehr als 10 mal), z.B. beginnend mit der Bildung einer Graphenschicht auf der ersten Seite 21' des Restwafers 102 wie oben in Bezug auf 1C erläutert. Wenn eine zusätzliche Schicht 20 auf dem Donorwafer 10 aufgebracht wurde, kann der Wafer 10 sehr häufig verwendet werden. Dies kann sehr kosteneffizient sein.
  • Nach dem Polieren, z.B. mit einem CMP-Verfahren, und dem Reinigen der Siliciumcarbidspaltschicht 20' auf der ersten Seite 22' des Bauelementwafers 432, kann an der Siliciumcarbidspaltschicht 20' eine epitaktische Siliciumcarbidschicht 50 mit geringer Defektdichte (maximal oder sogar weniger als 50 BPDs pro cm2) gebildet werden.
  • Wie die gestrichelte Linie in 2B veranschaulicht, können ein oder mehrere Prozesse des epitaktischen SiC-Abscheidens verwendet werden, um die typisch n-dotierte epitaktische Siliziumkarbidschicht 50 mit geringer Defektdichte zu bilden.
  • ie epitaktische Siliziumkarbidschicht 50 kann zwei oder mehr Teilschichten unterschiedlicher Schichtdicke und Dotierung aufweisen.
  • Beispielsweise kann eine obere Teilschicht eine Driftschicht bilden, die sich bis zu einer Oberseite 52 der SiC-Schicht 50 erstreckt und auf einer unteren Teilschicht angeordnet ist, die eine höher dotierte Pufferschicht bildet, die zwischen der Graphenschicht 30 und der Drift(zonen)schicht vorgesehen ist.
  • Die vertikale Dicke der Driftschicht liegt typischerweise zwischen etwa 0,5 µm und 70 µm, noch typischer zwischen etwa 4 µm und 35 µm.
  • Die Dotierstoffkonzentration der Driftschicht bzw. der oberen Teilschicht liegt typischerweise bei maximal 3×1016/cm3, noch typischer im Bereich zwischen etwa 0.5×1015/cm3 und 1016/cm3.
  • Die Pufferschicht kann auch ganz oder teilweise von der Spaltschicht 20' gebildet werden.
  • Vor dem epitaktischen Wachstum kann die Spaltschicht 20' eine Dicke von weniger als 2 µm, oder weniger als 1 µm, oder sogar weniger als 0,5 µm haben.
  • Die vertikale Dicke der Pufferschicht liegt typischerweise zwischen ca. 0,2 µm und 10 µm, noch typischer zwischen ca. 0,5 µm und 3 µm.
  • Die Dotierstoffkonzentration der Pufferschicht bzw. der unteren Teilschicht liegt typischerweise bei mindestens 1016/cm3, noch typischere im Bereich zwischen etwa1017/cm3 und 5*1018/cm3.
  • Die Dotierung (Dotierstoffkonzentration) der epitaktischen SiC-Subschicht(en) 50 kann während des epitaktischen Wachstums angepasst werden, kann aber auch eine Dotierstoffimplantation(en) und ein anschließendes Annealing (Tempern, Glühen) beinhalten.
  • Wird die SiC-Schicht 40 nach der Bautelementprozessierung von der/den Epitaxieschicht(en) 50 getrennt, z. B. zum Zwecke der Wiederverwendung, kann vor der Driftzonenepitaxie eine wesentlich dickere, hochdotierte Teilschicht abgeschieden werden, um die mechanische Stabilität des Restwafers nach der Trennung der SiC-Schicht 40 zu gewährleisten. In dieser Ausführung liegt die Schichtdicke der hochdotierten Teilschicht typischerweise im Bereich von ca. 10 µm bis 50 µm.
  • Die Pufferschicht kann auch so dimensioniert werden, dass die Robustheit des zu fertigenden Gerätes gegenüber kosmischer Strahlung, die Kurzschlussfestigkeit und/oder die Lawinenfestigkeit verbessert wird. Insbesondere kann der Dotierungsgrad und insbesondere ein Dotierungsgradient zur Driftschicht so eingestellt werden, dass die dynamisch auftretende maximale Feldstärke reduziert wird, indem der in diesen Betriebszuständen fließende Elektronenstrom zumindest teilweise kompensiert wird.
  • Durch die oben beschriebenen Maßnahmen kann die effektive hochdotierte Pufferdicke im fertigen Bauelement relativ gering gehalten werden. Dementsprechend kann Ron sehr niedrig gehalten werden.
  • Danach kann der Bauelementwafer 124 von und/oder an der Oberseite 52 des Bauelementwafers 124, die durch die epitaktische(n) Siliziumkarbidschicht(en) 50 bereitgestellt wird, weiterbearbeitet werden.
  • Die Weiterbearbeitung umfasst typischerweise einen, noch typischer mehrere Bauelementherstellungsprozesse. Typischerweise werden bipolare Bauelementstrukturen gebildet. Weiterhin können Feldeffekttransistorstrukturen gebildet werden.
  • Wie in 2C dargestellt, kann dies die Bildung einer Vielzahl von Dotierungsgebiete 6 umfassen, die jeweils einen gleichrichtenden pn-Übergang 14 in (mit) der epitaktischen Siliziumkarbidschicht 50 bilden.
  • Die Dotierungsgebiete 6 werden typischerweise in Gerätebereichen (Bauelementbereichen) gebildet, die durch Vereinzelungsbereiche voneinander getrennt sind.
  • Die Gerätebereiche des Bauelementwafer 124 können von oben gesehen in einem Schachbrettmuster angeordnet sein.
  • Weiterhin können in jedem Gerätebereich mehrere Dotierungsgebiete 6 und/oder Dotierungsgebiete entgegengesetzter Dotierungstypen gebildet werden.
  • Die Dotierungsgebiete 6 können je nach Bauelement z.B. Bodygebiete (von MOSFET- oder IGBT-Halbleiterbauelementen) oder Anodengebeite von Dioden oder einer integrierten Freilaufdiode bilden. Der Einfachheit halber sind die Übergangsabschlüsse (engl. junction terminations) in den dargestellten Abbildungen nicht dargestellt.
  • Die Bauelementeherstellung von der Oberseite 52 her kann Prozesse wie das Implantieren von p-Typ Dotierstoffen wie Bor und/oder n-Typ Dotierstoffen (z.B. Phosphor und/oder Stickstoff), Tempern (Glühen), Ätzen von Gräben (auch erste Gräben genannt) von der Oberseite 52 in den Bauelementwafer 432, Isolieren von Seitenwänden der Gräben, Ätzen von breiten Gräben (auch zweite Gräben genannt) in den Bauelementwafer 432, Bilden von isolierten Gate-Elektroden in den Gräben, und/oder Bilden von isolierten Gate-Elektroden auf und / oder an der Oberseite 52 beinhalten.
  • Während die Gräben typischerweise in den Bauelementebereichen gebildet werden, werden die breiten Gräben typischerweise außerhalb der Bauelementebereiche, d.h. in den Vereinzelungsbereichen, gebildet. Beispielsweise kann die Anordnung des breiten Grabens, von oben gesehen, einem Gitter entsprechen. Dementsprechend wird das spätere Vereinzeln erleichtert.
  • Je nach den zu fertigenden Bauelementen kann eine oder mehrere Frontmetallisierungen (Vorderseitenmetallisierung, frontseitigen Metallisierung) 8 auf der Oberseite 52 gebildet werden. Beispielsweise kann eine Emitter- oder Source-Metallisierung und eine davon getrennte Gate-Metallisierung auf der Oberseite 52 gebildet werden.
  • In der beispielhaften Darstellung in 2D ist nur eine Frontmetallisierung 8 dargestellt, die z.B. eine Anodenmetallisierung für herzustellende bipolare Dioden bilden kann.
  • Das Bilden der Frontmetallisierung(en) kann die Abscheidung eines oder mehrerer Metalle umfassen, z.B. AI, Ti, TiW, TiN, Ta, TaN, Cu oder metallähnliche Materialien und eine optionale nachfolgende maskierte Ätzung.
  • Weiterhin kann eine dielektrische Schicht (nicht in 2D dargestellt) an der Oberseite 52, z.B. eine Siliziumoxidschicht, gebildet und strukturiert werden.
  • Weiterhin können Passivierungsschichten (nicht in 2D dargestellt) auf der Oberseite 52 und/oder über der/den Frontmetallisierung(en) 8 gebildet werden. Beispielsweise kann eine Imidschicht (nicht in 2D dargestellt), die sich mit der/den Frontmetallisierung(en) überlappt, auf der/den Frontmetallisierung(en) angeordnet werden.
  • Typischerweise steht mindestens eine der Frontmetallisierungen in elektrischem Kontakt, z.B. mit der epitaktischen SiC-Schicht 50 und/oder den Dotierungsgebieten 6.
  • Alternativ oder zusätzlich bildet mindestens eine der frontseitigen Metallisierungen gleichrichtende Schottky-Kontakte mit der epitaktischen SiC-Schicht 50.
  • Nach dem Bearbeiten (Bauelementprozessieren) des Bauelementwafers 124 von und/oder an der Oberseite 52 kann der Bauelementwafer 124 von und/oder an seiner Unterseite 41 (bereitgestellt von der ersten Seite der SiC-Akzeptorschicht bzw. des Wafers 40) weiterverarbeitet werden.
  • Wie in 2D dargestellt, kann eine Rückseitenmetallisierung (rückseitige Metallisierung) 9 gegenüber der/den Frontmetallisierung(en) (Vorderseitenmetallisierung(en)) gebildet werden, z.B. an und in ohmscher Verbindung mit der SiC-Akzeptorschicht 40.
  • Die Rückseitenmetallisierung 9 kann je nach herzustellenden Bauelementen eine Kathodenmetallisierung, eine Drainmetallisierung oder eine Kollektormetallisierung bilden.
  • or der Rückseitenmetallisierung 9 kann der Bauelementwafer 432 an der Seite 41 entsprechend (ab-)gedünnt werden. Der Dünnungsprozess kann, ohne darauf beschränkt zu sein, Schleifen, Ätzen bzw. Polieren der Seite 41 umfassen.
  • Iternativ oder zusätzlich kann der Bauelementwafer 432 entlang einer Spaltebene 43 in der Akzeptorschicht 40 geteilt werden, wie in 3A dargestellt
  • Nach dem Polieren, z.B. durch ein CMP-Verfahren, kann eine untere Spaltschicht der Akzeptorschicht 40 als (z.B. mehr als 5 mal oder mehr als 10 mal) in einem weiteren Prozesszyklus wiederverwendet werden. Das kann die Kosten senken.
  • Nach dem Bilden der Rückseitenmetallisierung 9 wird der Bauelementwafer 124 typischerweise in einzelne Halbleiterbauelemente vereinzelt. Dies kann z.B. durch Sägen oder Schneiden erfolgen.
  • 3B zeigt ein beispielhaftes vertikales zweipoliges (zweianschlüssiges) Leistungshalbleiterbauelement 100, das mit den oben beschriebenen Methoden in Bezug auf 1A bis 3A hergestellt werden kann.
  • Das Halbleiterbauelement 100 kann eine bipolare Leistungsdiode sein. Dies ist jedoch als nicht einschränkendes Beispiel zu verstehen. Weitere Beispiele sind dreipolige Geräte wie FETs oder IGBTs.
  • Halbleiterbauelement 100 enthält einen zusammengesetzten Halbleiterkörper 140, der aus einer monokristallinen ersten Siliziumkarbidschicht vom n-Typ 20', 50 mit einer ersten Dichte von Basalebenenversetzungen und einer leitenden Zwischenschicht 30, die an der monokristallinen ersten Siliziumkarbidschicht 20', 50 angeordnet ist, aus Graphen, einem ternären Nitrid oder einem ternären Karbid und einer zweiten Siliziumkarbidschicht vom n-Typ, die an der leitenden Zwischenschicht 30 angeordnet ist und eine zweite Dichte von Basalebenenversetzungen aufweist, die größer ist, typischerweise mindestens das Doppelte der ersten Dichte von Basalebenenversetzungen beträgt.
  • Typischerweise ist die leitende Zwischenschicht 30 eine Graphenschicht, noch typischer eine Graphen-Monoschicht.
  • Die zweite Siliziumkarbidschicht 40 kann aus amorphem SiC oder Poly-SiC bestehen.
  • In der exemplarischen Ausführungsform sind in der ersten Siliziumkarbidschicht 20', 50 mehrere p-Typ-Anodengebiete 6 angeordnet. Die Anodengebiete 6 bilden jeweils pn-Übergänge 14 mit einer oberen Teilschicht 50 der ersten Siliziumkarbidschicht 20', 50.
  • Die obere Teilschicht 50 kann eine niedrigere Dotierungskonzentration von z.B. höchstens etwa 1016/cm3 aufweisen als eine untere Teilschicht 20' der ersten Siliziumkarbidschicht 20', 50, die eine Dotierungskonzentration von mindestens etwa 1017/cm3 aufweisen kann.
  • Auf der ersten Siliziumkarbidschicht 20', 50, in ohmschem Kontakt mit den Anodengebieten 6 und getrennt von der ersten Siliziumkarbidschicht 20', 50 durch dielektrische Bereiche 7, die an der Oberseite des Halbleiterverbundkörpers 140 angeordnet sind, ist eine frontseitige Metallisierung 8 angeordnet, die typischerweise eine Anodenmetallisierung bildet.
  • Eine Rückseitenmetallisierung 9, die typischerweise eine Kathodenmetallisierung bildet, ist auf und in ohmschem Kontakt mit der zweiten Siliziumkarbidschicht 40 angeordnet.
  • Obwohl verschiedene beispielhafte Ausführungsformen der Erfindung offenbart wurden, wird für Fachleute ersichtlich sein, dass verschiedene Veränderungen und Modifikationen vorgenommen werden können, die einige Vorteile der Erfindung erzielen können, ohne vom Sinn und vom Umfang der Erfindung abzuweichen. Für durchschnittliche Fachleute wird es offensichtlich sein, dass andere Komponenten, die dieselben Funktionen ausüben, ein passender Ersatz sein können. Es sollte erwähnt werden, dass Merkmale, die unter Bezugnahme auf eine konkrete Figur beschrieben werden, auch dann mit Merkmalen anderer Figuren kombiniert werden können, wenn dies nicht ausdrücklich erwähnt wurde.
  • Örtliche Bezugnahmen wie „unter“, „unten“, „geringer“, „über“, „oben“ und Ähnliches werden zur einfacheren Beschreibung herangezogen, um die Positionierung eines Elements in Bezug auf ein anderes Element zu erklären. Diese Begriffe sollen zusätzlich verschiedene Orientierungen der Vorrichtung einschließen, die sich von den in den Figuren dargestellten Orientierungen unterscheiden. Ferner werden Begriffe wie „erste/s“, „zweite/s“ und so weiter ebenfalls verendet, um verschiedene Elemente, Gebiete, Schnitte etc. zu beschreiben und sind ebenfalls nicht als beschränkend aufzufassen. Innerhalb der Beschreibung beziehen sich gleiche Bezeichnungen auf gleiche Elemente.
  • Wie hierin verwendet sind die Bezeichnungen „“haben; „umfassend“, „enthaltend“, „einschließend“ und so weiter offene Begriffe, die das Vorhandensein erwähnter Elemente oder Merkmale anzeigen, aber keine zusätzlichen Elemente oder Merkmale ausschließen. Die Artikel „ein“, „eine“ und „der/die/das“ sollen nicht nur den Singular, sondern auch den Plural umfassen, sofern dies nicht ausdrücklich anders aus dem Kontext hervorgeht.
  • Unter Berücksichtigung des oben genannten Spektrums an Variationen und Anwendungen, sollte verstanden werden, dass die vorliegende Erfindung nicht von der vorhergehenden Beschreibung beschränkt wird oder von den beiliegenden Zeichnungen beschränkt wird. Stattdessen wird die vorliegende Erfindung lediglich durch die folgenden Ansprüche und deren rechtlichen Entsprechungen beschränkt.

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiterbauelements (100), umfassend: - Bilden einer Graphenschicht (30) an einer ersten Seite (11, 21) eines Siliciumcarbidsubstrats (10, 20), das zumindest in der Nähe der ersten Seite (11, 21) eine erste Defektdichte von höchstens 5*102/cm2 aufweist; - Anbringen einer Akzeptorschicht (40) an der Graphenschicht (30) zum Bilden eines Waferstapels (124), wobei die Akzeptorschicht (40) Siliciumcarbid mit einer zweiten Defektdichte aufweist, die höher ist als die erste Defektdichte; - Spalten des Waferstapels (124) entlang einer Spaltfläche (23) in dem Siliciumcarbidsubstrat (10, 20) zum Bilden eines Bauelementwafers (432), der die Graphenschicht (30) und eine an der Graphenschicht (30) angeordnete Siliciumcarbidspaltschicht (20') aufweist; - Bilden einer epitaktischen Siliziumcarbidschicht (50), die sich zu einer Oberseite (52) des Bauelementwafers (432) erstreckt, auf der Siliziumcarbidspaltschicht (20'); und - Weiterbearbeiten des Bauelementwafers (124) an der Oberseite (52).
  2. Verfahren nach Anspruch 1, umfassend Bilden einer Öffnung in der Graphenschicht (30) vor dem Anbringen der Akzeptorschicht (40).
  3. Verfahren nach Anspruch 2, wobei die Öffnung in einem Randgebiet des Siliciumcarbidsubstrats (10, 20) gebildet wird, wobei die Öffnung zwischen zwei Bauelementgebieten des Siliciumcarbidsubstrats (10, 20) gebildet wird, wobei die Öffnung von oben betrachtet die Bauelementegebiete im Wesentlichen umgibt, wobei eine Vielzahl von Öffnungen in der Graphenschicht (30) gebildet werden, und/oder wobei eine maximale laterale Ausdehnung der Öffnung und/oder jeder Öffnung der Vielzahl von Öffnungen zwischen 10 nm und 10 µm liegt oder mindestens 50 µm beträgt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Graphenschicht (30) ein Erwärmen des Siliciumcarbidsubstrats (10, 20) auf eine Temperatur von zumindest ungefähr 950° C und/oder höchstens ungefähr 1800° C im Vakuum oder einer inerten Atmosphäre umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Graphenschicht (30) ein Bestrahlen der Oberseite (52) mit einem Laser im Vakuum oder einer inerten Atmosphäre umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Graphenschicht (30) auf einer Kohlenstoffseite (21) des Siliciumcarbidsubstrats (10, 20) gebildet wird, und/oder wobei die Graphenschicht (30) als Einlagenschicht gebildet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend: - Bilden einer Halbleiterbauelementstruktur, die mindestens ein Dotierungsgebiet (6) in der epitaktischen Siliciumcarbidschicht (50) umfasst; - Implantieren von Dotierstoffen von der Oberseite (52) in die epitaktische Siliciumcarbidschicht (50); - Implantieren von Stickstoff in die epitaktische Siliziumcarbidschicht (50); - Bildend einer Feldeffekttransistorstruktur benachbart zu der Oberseite (52); - Ätzen von Gräben von der Oberseite (52) in die epitaktische Siliziumcarbidschicht (50); - Isolierung von Seitenwänden der Gräben; - Bilden eines gleichrichtenden Übergangs (14) in und/oder an der epitaktischen Siliciumcarbidschicht (50); und/oder - Bilden einer frontseitigen Metallisierung (8) auf der Oberseite (52).
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Defektdichte mindestens etwa das Zweifache der ersten Defektdichte beträgt, wobei die zweite Defektdichte mindestens etwa 1,5*103/cm2 beträgt, wobei sich die erste Defektdichte und die zweite Defektdichte auf jeweilige Dichten von Basalebenenversetzungen beziehen und/oder diese einschließen, wobei die Akzeptorschicht (40) nicht-monokristallines Siliciumcarbid umfasst, wobei die Akzeptorschicht (40) auf einem Träger auf Kohlenstoffbasis gebildet ist, und/oder wobei die Akzeptorschicht (40) von einem Waferverbund bereitgestellt wird.
  9. Verfahren zum Herstellen eines Halbleiterbauelements (100), umfassend: - Bereitstellen eines Waferstapels (124), der eine monokristalline erste Siliciumcarbidschicht (10, 20), die eine erste Defektdichte von Basalebenenversetzungen umfasst, eine zweite Siliciumcarbidschicht (40), die eine zweite Defektdichte von Basalebenenversetzungen umfasst, die mindestens das Zweifache der ersten Defektdichte beträgt, und eine nicht auf Siliciumcarbid basierende Zwischenschicht (30), die zwischen der ersten Siliciumcarbidschicht (10, 10, 10) und der zweiten Siliziumcarbidschicht (40) geschichtet ist und Rekombinationszentren für Löcher aufweist, umfasst; - Teilen des Waferstapels (124) entlang einer Spaltfläche (23) in der ersten Siliziumcarbidschicht (10, 20), um einen Bauelementwafer (432) zu bilden, der die Zwischenschicht (30) und eine die Zwischenschicht (30) bedeckende Siliziumcarbidspaltschicht (20') umfasst; - epitaktisches Abscheiden von Siliciumcarbid, um eine epitaktische Siliciumcarbidschicht (50) an der Siliziumcarbidspaltschicht (20') zu bilden; und - Bilden eines gleichrichtenden Übergangs (14) in und/oder an der epitaktischen Siliciumcarbidschicht (50).
  10. Verfahren nach Anspruch 9, wobei die Zwischenschicht (30) mindestens eine Kohlenstoffschicht und/oder mindestens eine Schicht umfasst, die ein Material umfasst, das aus einer Gruppe ausgewählt ist, die aus Graphen, einem ternären Nitrid und einem ternären Carbid besteht.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Bereitstellen des Waferstapels (124) umfasst: - Bilden einer Graphenschicht (30) an einer ersten Seite (11, 21) eines Siliciumcarbidsubstrats (10, 20), das zumindest in der Nähe der ersten Seite (11, 21) eine erste Defektdichte von höchstens 5*102/cm2 aufweist; und - Waferbonden einer Akzeptorschicht (40) an der Graphenschicht (30), um den Waferstapel (124) zu bilden, wobei die Akzeptorschicht (40) Siliciumcarbid mit einer zweiten Defektdichte von mindestens etwa 1,5*103/cm2 umfasst, oder - Bilden einer Graphenschicht (30) an einer Akzeptorschicht (40), die Siliciumcarbid mit einer zweiten Defektdichte von mindestens etwa 1,5*103/cm2 umfasst; und - Wafer-Bonden eines Siliciumcarbidsubstrats (10, 20) mit einer ersten Defektdichte von höchstens 5*102/cm2an der Graphenschicht (30), um den Waferstapel (124) zu bilden.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verfahren vor dem Bilden der Graphenschicht (30) umfasst: - Bereitstellen eines monokristallinen Siliciumcarbiddonorsubstrats (10); - Bilden einer monokristallinen epitaktischen Siliciumcarbidschicht (20) an dem monokristallinen Siliciumcarbiddonorsubstrat (10), so dass eine Defektdichte der epitaktischen Siliciumcarbidschicht (20) um mindestens einen Verbesserungsfaktor von etwa fünf niedriger ist als eine Defektdichte des monokristallinen Siliciumcarbiddonorsubstrats (10); und/oder - Ausbilden einer monokristallinen epitaktischen Siliciumcarbidschicht (20) an dem monokristallinen Siliciumcarbiddonorsubstrat (10), so dass eine Defektdichte der epitaktischen Siliciumcarbidschicht (20) höchstens etwa der ersten Defektdichte entspricht, und/oder wobei eine Defektdichte von Basalebenenversetzungen in dem Waferstapel (124) einen niedrigsten Wert in der monokristallinen epitaktischen Siliciumcarbidschicht (20) hat, einen Zwischenwert in dem monokristallinen Siliciumcarbiddonorsubstrat (10) hat und einen höchsten Wert in der Akzeptorschicht (40) oder der zweiten Siliciumcarbidschicht (40) hat.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Teilen oder Spalten des Waferstapels (124) umfasst: - Verwenden eines spannungsinduzierenden Heiz- oder Kühlverfahrens zum Induzieren von (*mechanischen*) Spannungen in dem Siliciumcarbidsubstrat (10, 20) oder in der ersten Siliciumcarbidschicht (10, 20); - Abscheiden einer spannungsinduzierenden Schicht auf mindestens einer Seite des Wafer-Stapels (124); - Implantieren von Protonen in das Siliciumcarbidsubstrat (10, 20) oder in die erste Siliciumcarbidschicht (10, 20); - Verwenden eines fokussierten Laserstrahl zum Bestrahlen des Siliciumcarbidsubstrats (10, 20) oder der ersten Siliciumcarbidschicht (10, 20); - Polieren der Siliziumcarbidspaltschicht (20'); und/oder - Reinigen der Siliziumcarbidspaltschicht (20').
  14. Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend: - Spalten des Bauelementwafers (432) entlang einer Spaltfläche (43) in der Akzeptorschicht (40); - Wiederverwendung einer abgespaltenen Schicht der Akzeptorschicht (40); - Dünnen der Akzeptorschicht (40); - Wiederverwendung eines Restwafers (102), der durch das Spalten oder Teilen des Waferstapels (124) gebildet wird; - Bilden einer rückseitigen Metallisierung (9) gegenüber der frontseitigen Metallisierung (8) und/oder in ohmscher Verbindung mit mindestens einem Teil der zweiten Siliciumcarbidschicht (40); und/oder - Vereinzeln des Bauelementwafers (124) in einzelne Halbleiterbauelemente (100).
  15. Halbleiterbauelement (200), umfassend: - eine monokristalline erste Siliciumcarbidschicht (20', 50), die eine erste Dichte von Basalebenenversetzungen aufweist; - eine leitfähige Zwischenschicht (30), die an der monokristallinen ersten Siliciumcarbidschicht (20', 50) angeordnet ist und Graphen, ein ternäres Nitrid, ein ternäres Carbid und/oder eine Kohlenstoffschicht umfasst; - eine zweite Siliciumcarbidschicht (40), die an der leitfähigen Zwischenschicht (30) angeordnet ist und eine zweite Dichte von Basalebenenversetzungen aufweist, die mindestens doppelt so hoch ist wie die erste Dichte von Basalebenenversetzungen, - eine frontseitige Metallisierung (8), die auf der ersten Siliziumcarbidschicht (20', 50) angeordnet ist; und - eine auf der zweiten Siliciumcarbidschicht (40) angeordnete rückseitige Metallisierung (9).
  16. Halbleiterbauelement nach Anspruch 15, wobei das Halbleiterbauelement ein Leistungshalbleiterbauelement ist, und/oder wobei das Halbleiterbauelement eine bipolare Diode, einen IGBTs und/oder einen FET aufweisend eine bipolare Freilaufdiode aufweist oder als ein derartiges Bauelement ausgebildet ist.
  17. Bauelement nach Anspruch 15 oder 16, wobei die leitfähige Zwischenschicht (30) eine Graphenschicht ist und/oder eine Einlagenschicht ist.
  18. Halbleiterbauelement nach einem der Ansprüche 15 bis 17, wobei die zweite Siliziumcarbidschicht (40) poly-SiC aufweist, und/oder wobei die zweite Siliziumcarbidschicht (40) eine Dotierstoffkonzentration von zumindest etwa 1018/cm3 aufweist.
  19. Halbleiterbauelement nach einem der Ansprüche 15 bis 18, wobei die zweite Dichte zumindest etwa 1,5*103/cm2 beträgt, und/oder wobei die erste Dichte höchstens etwa 5*102/cm2 beträgt.
  20. Halbleiterbauelement nach einem der Ansprüche 15 bis 19, wobei die erste Siliziumcarbidschicht (20', 50) vom n-Typ ist, wobei die erste Siliziumcarbidschicht (20', 50) einen obere Teilschicht (50) aufweist, die eine Dotierstoffkonzentration von höchstens etwa 3*1016/cm3 aufweist, und/oder wobei die erste Siliziumcarbidschicht (20', 50) eine untere Teilschicht (20') aufweist, die einen Dotierstoffkonzentration von höchstens etwa 1017/cm3 aufweist.
DE102017127169.4A 2017-11-17 2017-11-17 Verfahren zur herstellung eines halbleiterbauelements Active DE102017127169B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102017127169.4A DE102017127169B4 (de) 2017-11-17 2017-11-17 Verfahren zur herstellung eines halbleiterbauelements
US16/193,085 US11107893B2 (en) 2017-11-17 2018-11-16 Method for forming a semiconductor device and a semiconductor device
US17/388,200 US20210359087A1 (en) 2017-11-17 2021-07-29 Method for Forming a Semiconductor Device and a Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017127169.4A DE102017127169B4 (de) 2017-11-17 2017-11-17 Verfahren zur herstellung eines halbleiterbauelements

Publications (2)

Publication Number Publication Date
DE102017127169A1 true DE102017127169A1 (de) 2019-05-23
DE102017127169B4 DE102017127169B4 (de) 2022-01-27

Family

ID=66336195

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017127169.4A Active DE102017127169B4 (de) 2017-11-17 2017-11-17 Verfahren zur herstellung eines halbleiterbauelements

Country Status (2)

Country Link
US (2) US11107893B2 (de)
DE (1) DE102017127169B4 (de)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019114140A1 (de) * 2019-05-27 2020-12-03 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleiter-wafer
DE102019116228A1 (de) * 2019-06-14 2020-12-17 centrotherm international AG Verfahren zur Herstellung einer Halbleitervorrichtung sowie eine Halbleitervorrichtung
US11004938B2 (en) 2018-05-31 2021-05-11 Rohm Co., Ltd. Semiconductor substrate structure and power semiconductor device
DE102020134222A1 (de) 2020-12-18 2022-06-23 mi2-factory GmbH Verfahren zur Herstellung eines vorbehandelten Verbundsubstrats und vorbehandeltes Verbundsubstrat
DE102021109690A1 (de) 2021-04-16 2022-10-20 mi2-factory GmbH Elektronisches Halbleiterbauelement und Verfahren zur Herstellung eines vorbehandelten Verbundsubstrats für ein elektronisches Halbleiterbauelement
DE102021206965A1 (de) 2021-07-02 2023-01-05 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Siliziumkarbid-Halbleiterbauelements
DE102019119289B4 (de) 2018-08-24 2023-11-30 Infineon Technologies Ag Träger, laminat und verfahren zum herstellen von halbleitervorrichtungen

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016000170T5 (de) 2015-06-17 2017-08-03 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zur Hestellung einer Halbleitervorrichtung
DE102017127169B4 (de) * 2017-11-17 2022-01-27 Infineon Technologies Ag Verfahren zur herstellung eines halbleiterbauelements
DE102019111377A1 (de) * 2018-05-28 2019-11-28 Infineon Technologies Ag Verfahren zum Verarbeiten eines Siliziumkarbid-Wafers und ein Siliziumkarbid-Halbleiterbauelement
JP7023882B2 (ja) * 2019-02-04 2022-02-22 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置
DE102019118803A1 (de) * 2019-07-11 2021-01-14 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
CN111533114A (zh) * 2020-05-18 2020-08-14 哈尔滨鹏谦科技有限公司 一种碳化硅石墨烯衬底外延材料的制备方法
CN112117336B (zh) * 2020-09-22 2022-04-12 厦门大学 背照式结构的4H-SiC紫外光电探测器阵列及制备
CN113658850A (zh) 2021-07-06 2021-11-16 华为技术有限公司 复合衬底及其制备方法、半导体器件、电子设备
CN114597273B (zh) * 2022-03-02 2023-09-26 中国科学院高能物理研究所 一种双面碳化硅pin结构微条辐射探测器及其制备方法
CN115662881B (zh) * 2022-12-21 2023-03-17 青禾晶元(天津)半导体材料有限公司 一种复合碳化硅衬底及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018614A1 (en) * 2015-07-15 2017-01-19 Infineon Technologies Ag Semiconductor Device and a Method for Forming a Semiconductor Device
US20170033011A1 (en) * 2015-07-31 2017-02-02 Infineon Technologies Ag Method for Forming a Semiconductor Device and a Semiconductor Device
US20170278930A1 (en) * 2016-03-24 2017-09-28 Infineon Technologies Ag Semiconductor Device Having a Graphene Layer, and Method of Manufacturing Thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947782B2 (en) 2010-03-23 2018-04-17 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
KR101668691B1 (ko) * 2011-08-25 2016-10-24 위스콘신 얼럼나이 리서어치 화운데이션 마이크로구조화 및 나노구조화된 그래핀 및 그래파이트의 배리어 유도형 성장 방법
US9530643B2 (en) * 2015-03-12 2016-12-27 International Business Machines Corporation Selective epitaxy using epitaxy-prevention layers
DE102015111213B4 (de) * 2015-07-10 2023-05-04 Infineon Technologies Ag Verfahren zum Verringern einer bipolaren Degradation bei einem SiC-Halbleiterbauelement und Halbleiterbauelement
US20170047223A1 (en) * 2015-08-13 2017-02-16 The Regents Of The University Of California Epitaxial growth of gallium arsenide on silicon using a graphene buffer layer
WO2018123148A1 (ja) 2016-12-27 2018-07-05 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
DE102017127169B4 (de) * 2017-11-17 2022-01-27 Infineon Technologies Ag Verfahren zur herstellung eines halbleiterbauelements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018614A1 (en) * 2015-07-15 2017-01-19 Infineon Technologies Ag Semiconductor Device and a Method for Forming a Semiconductor Device
US20170033011A1 (en) * 2015-07-31 2017-02-02 Infineon Technologies Ag Method for Forming a Semiconductor Device and a Semiconductor Device
US20170278930A1 (en) * 2016-03-24 2017-09-28 Infineon Technologies Ag Semiconductor Device Having a Graphene Layer, and Method of Manufacturing Thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004938B2 (en) 2018-05-31 2021-05-11 Rohm Co., Ltd. Semiconductor substrate structure and power semiconductor device
DE102019114328B4 (de) 2018-05-31 2022-03-03 Rohm Co. Ltd Halbleitersubstratstruktur und leistungshalbleitervorrichtung
DE102019119289B4 (de) 2018-08-24 2023-11-30 Infineon Technologies Ag Träger, laminat und verfahren zum herstellen von halbleitervorrichtungen
DE102019114140A1 (de) * 2019-05-27 2020-12-03 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleiter-wafer
US11417528B2 (en) 2019-05-27 2022-08-16 Infineon Technologies Ag Method of manufacturing a semiconductor device and semiconductor wafer
DE102019114140B4 (de) 2019-05-27 2022-10-20 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleiter-wafer
DE102019116228A1 (de) * 2019-06-14 2020-12-17 centrotherm international AG Verfahren zur Herstellung einer Halbleitervorrichtung sowie eine Halbleitervorrichtung
DE102019116228B4 (de) 2019-06-14 2023-09-28 centrotherm international AG Verfahren zur Herstellung einer Halbleitervorrichtung sowie eine Halbleitervorrichtung
DE102020134222A1 (de) 2020-12-18 2022-06-23 mi2-factory GmbH Verfahren zur Herstellung eines vorbehandelten Verbundsubstrats und vorbehandeltes Verbundsubstrat
DE102021109690A1 (de) 2021-04-16 2022-10-20 mi2-factory GmbH Elektronisches Halbleiterbauelement und Verfahren zur Herstellung eines vorbehandelten Verbundsubstrats für ein elektronisches Halbleiterbauelement
DE102021206965A1 (de) 2021-07-02 2023-01-05 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Siliziumkarbid-Halbleiterbauelements

Also Published As

Publication number Publication date
DE102017127169B4 (de) 2022-01-27
US20190157395A1 (en) 2019-05-23
US20210359087A1 (en) 2021-11-18
US11107893B2 (en) 2021-08-31

Similar Documents

Publication Publication Date Title
DE102017127169B4 (de) Verfahren zur herstellung eines halbleiterbauelements
DE102016105610B4 (de) Halbleiterbauelement mit einer Graphenschicht und ein Verfahren zu dessen Herstellung
DE102015112649B4 (de) Verfahren zum bilden eines halbleiterbauelements und halbleiterbauelement
DE102013107632B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen mittels Ionenimplantation
DE102010036743B4 (de) Bipolares Halbleiterbauelement, Speed-Diode und Herstellungsverfahren
DE112012004541B4 (de) Halbleitervorrichtung
DE102014101937B4 (de) Verfahren zum Herstellen einer Superübergang-Halbleitervorrichtung und Halbleitervorrichtung
DE102016114949B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE112018003362T5 (de) Oxid-halbleitereinheit und verfahren zur herstellung einer oxid-halbleitereinheit
DE102015111453B4 (de) Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016112512A1 (de) Halbleitervorrichtung mit einer Sauerstoffdiffusions-Sperrschicht und Herstellungsverfahren
DE102016119799B4 (de) Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren
DE102011054035A1 (de) Ein Verfahren zum Herstellen eines Verbundwafers mit einem Graphitkern und ein Verbundwafer mit einem Graphitkern
DE112013002213T5 (de) Halbleitereinrichtung
DE112016004718B4 (de) Halbleitereinheit
DE102015100340A1 (de) Bipolare halbleitervorrichtung und herstellungsverfahren dafür
DE112017007060T5 (de) Leistungshalbleitereinheit
DE4319268A1 (de) Vertikaler Diamant-Feldeffekttransistor und Herstellungsmethode für diesen
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102018107966B4 (de) Verfahren zum Bilden eines Breiter-Bandabstand-Halbleiter-Bauelements
DE112017001490B4 (de) Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
DE112020003654T5 (de) Halbleitersubstrat, Halbleitervorrichtung und Verfahren zur Herstellung
DE102005061263B4 (de) Halbleiterwafersubstrat für Leistungshalbleiterbauelemente sowie Verfahren zur Herstellung desselben
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE102005030466B4 (de) Halbleiterwafer mit Verdrahtungsstrukturen und Halbleiterbauelement sowie Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final