DE102016116228A1 - Verfahren zur Erkennung einer Verdünnung des Halbleitersubstrats einer integrierten Schaltung von ihrer Rückseite aus und entsprechende integrierte Schaltung - Google Patents

Verfahren zur Erkennung einer Verdünnung des Halbleitersubstrats einer integrierten Schaltung von ihrer Rückseite aus und entsprechende integrierte Schaltung Download PDF

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Abstract

Verfahren zur Erkennung einer Verdünnung des Halbleitersubstrats einer integrierten Schaltung von ihrer Rückseite aus, umfassend eine Messung einer physikalischen Größe, die für den Widerstand zwischen den Enden (EX11, EX21) von zwei elektrisch leitfähigen Kontakten (C1, C2) repräsentativ ist, die an der Grenzfläche zwischen einer Isolationsregion (RIS) und einer darunter liegenden Substratregion (CS) liegen, wobei sich die beiden elektrisch leitfähigen Kontakte (C1, C2) mindestens teilweise in dieser Isolationsregion (RIS) erstrecken.

Description

  • Die Erfindung betrifft integrierte Schaltungen und insbesondere die Erkennung einer möglichen Verdünnung des Substrats einer integrierten Schaltung von ihrer Rückseite aus.
  • Integrierte Schaltungen und insbesondere diejenigen, die mit sensible Daten enthaltenden Speichern bestückt sind, müssen so weit wie möglich vor Angriffen geschützt werden, insbesondere wenn diese auf das Ausspähen der gespeicherten Daten ausgerichtet sind.
  • Ein möglicher Angriff kann mit einem gebündelten Ionenstrahl (FIB Focus Ion Beam) erfolgen, beispielsweise mittels eines Laserstrahls.
  • Die Wirksamkeit eines solchen Angriffs nimmt zu, wenn das Substrat der integrierten Schaltung vorn Angreifer von ihrer Rückseite aus verdünnt wird, so dass er sich den auf der Vorderseite der integrierten Schaltung ausgeführten Bauelementen so weit wie möglich nähert.
  • Gemäß einer Ausführungsform und Ausgestaltung wird infolgedessen eine Erkennung einer möglichen Verdünnung des Substrats einer integrierten Schaltung von ihrer Rückseite aus vorgeschlagen, die einfach auszuführen ist und im Hinblick auf den Flächenbedarf besonders kompakt ist.
  • So wird vorteilhafterweise vorgeschlagen, den Platz zu nutzen, der von den Isolationsregionen der integrierten Schaltung, die beispielsweise als „flache Grabenisolation” (STI: Shallow Trench Isolation) ausgeführt sind, eingenommen wird, um dort elektrisch leitfähige Kontakte auszuführen, deren Enden in der darunter liegenden Substratregion münden, so dass eine für den Widerstand zwischen diesen beiden Enden repräsentative Größe gemessen werden kann.
  • Die Ausbildung dieser beiden Kontakte, die sich in einer Isolationsregion erstrecken, hat keinen Einfluss auf den Flächenbedarf der integrierten Schaltung. Und eine Verdünnung des Substrats bis zu einer starken Annäherung an die Isolationsregion oder sogar zum Erreichen der Isolationsregion führt zu einer Erhöhung des Widerstandes zwischen diesen beiden Kontakten, die einfach gemessen werden kann.
  • Darüber hinaus wird vorteilhafterweise vorgeschlagen, derartige Kontakte mit einem Verfahren auszuführen, das mit den klassischen Verfahren zur Herstellung integrierter Schaltungen voll und ganz vereinbar ist.
  • Gemäß einem Aspekt wird ein Verfahren zur Erkennung einer Verdünnung des Halbleitersubstrats einer integrierten Schaltung von ihrer Rückseite aus vorgeschlagen, das eine Messung einer physikalischen Größe umfasst, die für den Widerstand zwischen den Enden von zwei elektrisch leitfähigen Kontakten repräsentativ ist, die an der Grenzfläche zwischen einer Isolationsregion, beispielsweiser einer flachen Grabenisolation, und einer darunter liegenden Substratregion liegen, wobei sich die beiden elektrisch leitfähigen Kontakte mindestens teilweise in dieser Isolationsregion erstrecken.
  • Gemäß einem weiteren Aspekt wird eine integrierte Schaltung vorgeschlagen, die ein Halbleitersubstrat, mindestens eine Isolationsregion, beispielsweise eine im Substrat ausgebildete flache Grabenisolation, und einen Detektor umfasst, der zwei elektrisch leitfähige Kontakte beinhaltet, die sich mindestens teilweise in der Isolationsregion erstrecken und die jeweils ein erstes Ende, das an der Grenzfläche zwischen der Isolationsregion und einer darunter liegenden Substratregion liegt, und ein zweites Ende besitzen; die beiden zweiten Enden sind dazu bestimmt, an eine elektrische Schaltung angeschlossen zu werden, die bevorzugt in die integrierte Schaltung eingearbeitet ist und so konfiguriert ist, dass sie ein elektrisches Signal abgibt, das für einen Wert des Widerstands zwischen den beiden ersten Enden repräsentativ ist.
  • Gemäß einer Ausführungsform umfasst die integrierte Schaltung im Allgemeinen eine dielektrische Schicht (dem Fachmann unter der englischen Abkürzung PMD „Pre Metal Dielectric” bekannt), die über dem Substrat liegt, und mindestens eine erste Metallisierungslage, die über der dielektrischen Schicht liegt. Die beiden elektrisch leitfähigen Kontakte erstrecken sich dabei ebenfalls in der dielektrischen Schicht, wobei ihr zweites Ende auf der ersten Metallisierungslage mündet.
  • Im Allgemeinen umfasst eine integrierte Schaltung mehrere über das Substrat vorstehende Bauelemente. Dies ist beispielsweise bei den Transistor-Gate-Regionen der Fall. Diese Transistoren können Transistoren mit einfachem Gate mit mehr oder minder starken Gateoxiddicken sein oder aber Transistoren mit doppeltem Gate, wie sie in nicht flüchtigen Speichern (FLASH-Speicher oder EEPROM) verwendet werden.
  • Die integrierte Schaltung umfasst dabei im Allgemeinen eine Ätzstoppschicht (CESL, „Contact Etch Stop Layer”), die insbesondere die überstehenden Teile der Bauelemente bedeckt und zwischen der dielektrischen Schicht einerseits und dem Substrat und der Isolationsregion andererseits liegt. Zusätzliche elektrisch leitfähige Kontakte kontaktieren dabei einige der vorstehenden Teile der Bauelemente und der silizidierten Bereiche (Bereiche, die ein Metallsilizid beinhalten) des Substrats durch die Ätzstoppschicht hindurch.
  • Und die beiden elektrisch leitfähigen Kontakte, die zur Erfassung einer etwaigen Verdünnung des Substrats verwendet werden, durchqueren diese Ätzstoppschicht ebenfalls.
  • Gemäß einem weiteren Aspekt wird ein Verfahren zur Ausführung der beiden elektrisch leitfähigen Kontakte der oben definierten integrierten Schaltung vorgeschlagen, bei dem zum Ausführen dieser beiden Kontakte dieselben Ätzvorgänge wie zum Ausführen der zusätzlichen Kontakte verwendet werden.
  • Genauer gesagt umfassen gemäß einer Ausführungsform, bei der das Halbleitersubstrat Silizium enthält, die Ätzvorgänge eine abschließende Ätzung, die gegenüber dem Silizium und dem Metallsilizid der silizidierten Regionen selektiv ist und dazu dient, die Ätzstoppschicht zu ätzen, wobei diese abschließende Ätzung eine Zeitätzung, die es auch ermöglicht, das Material der Isolationsregion zu ätzen, wobei die Ätzzeit in Abhängigkeit von der Tiefe der Isolationsregion bestimmt wird.
  • Die Erfinder haben in der Tat beobachtet, dass diese abschließende Ätzung, die es ermöglicht, die Ätzstoppschicht zu ätzen, damit die zukünftigen Kontakte die silizidierten Regionen kontaktieren können, es ohne irgendeine Änderung auch ermöglichte, die Isolationsregion so zu ätzen, dass die Löcher gebildet werden, die dazu dienen, die zukünftigen Kontakte aufzunehmen, die das Entdecken einer etwaigen Verdünnung des Substrats ermöglichen.
  • Im Hinblick hierauf ist es ausreichend, die Ätzzeit in Abhängigkeit von der Tiefe der Isolationsregion so zu bestimmen, dass die Löcher an der Grenzfläche zur darunter liegenden Substratregion enden. Und da diese Ätzung gegenüber dem Silizium und dem Metallsilizid selektiv ist, werden insbesondere die silizidierten Regionen nur in sehr geringem Maße durch die zusätzliche Ätzzeit beeinflusst.
  • Man stellt hier somit fest, dass die Ausführung dieser Kontakte in der Isolationsregion voll und ganz mit den bei einer integrierten Schaltung vorkommenden klassischen Ätzvorgängen vereinbar sind und lediglich eine Änderung der „Kontakt”-Maske erfordern.
  • Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der ausführlichen Beschreibung von keineswegs abschließenden Ausführungsformen und Ausgestaltungen und den beigefügten Zeichnungen. In diesen zeigen:
  • die 1 und 2 schematisch verschiedene Ausführungsformen und Ausgestaltungen der Erfindung.
  • In 1 bezeichnet das Bezugszeichen CI eine integrierte Schaltung mit einem Halbleitersubstrat SB, beispielsweise vom Typ mit der Leitfähigkeit P, das mindestens eine Isolationsregion RIS, beispielsweise vom Typ einer flachen Grabenisolation (STI), beinhaltet, die in dem hier dargestellten Beispiel über einer Ausnehmung CS vom Typ mit der Leitfähigkeit N liegt.
  • Die Oberseite (oder Vorderseite) FS des Substrats ist mit einer Ätzstoppschicht 1 (Schicht CESL) bedeckt, die im Allgemeinen aus Siliziumnitrid SiN besteht. Diese Schicht 1 ist mit einer dielektrischen Schicht 2 bedeckt, die vom Fachmann gemeinhin mit der englischen Abkürzung PMD bezeichnet wird und die Ätzstoppschicht 1 von der ersten Metallisierungslage M1 des Verdrahtungsteils der integrierten Schaltung trennt, der vom Fachmann gemeinhin mit der englischen Abkürzung BEOL („Back End Of Line”) bezeichnet wird.
  • Um eine etwaige Verdünnung des Substrats SB von ihrer Rückseite FA aus, die der Oberseite oder Vorderseite FS entgegengesetzt ist, entdecken zu können, beinhaltet die integrierte Schaltung CI einen Detektor DT, der hier zwei elektrisch leitfähige Kontakte C1, C2 umfasst, die sich durch die dielektrische Schicht 2, die Ätzstoppschicht 1 und die Isolationsregion RIS hindurch erstrecken.
  • Die beiden Kontakte C1 und C2 besitzen jeweils zwei erste Enden EX11 und EX21, die auf Höhe der Grenzfläche zwischen der Isolationsregion RIS und der darunter liegenden Substratregion, hier der Ausnehmung CS, liegen.
  • Die beiden Kontakte C1 und C2 umfassen auch jeweils zwei zweite Enden EX12 und EX22, die entgegengesetzt zu den ersten Enden sind und auf Höhe der Grenzfläche zwischen der dielektrischen Schicht 2 und der ersten Metallisierungslage M1 liegen.
  • Diese beiden zweiten Enden EX12 und EX22 stehen in Kontakt mit zwei Metallbahnen PST1 und PST2 der Metallisierungslage M1, die an eine elektrische Schaltung 3 angeschlossen sind.
  • Diese elektrische Schaltung 3 ist bevorzugt, obwohl dies nicht unumgänglich ist, in die integrierte Schaltung eingearbeitet.
  • Die elektrische Schaltung 3 umfasst hier beispielhaft und nicht abschließend einen Komparator 31, dessen nicht invertierender Eingang mit einer Spannungsteilerbrücke 30 verbunden ist und dessen invertierender Eingang mit der Metallbahn PST2 und demzufolge mit dem Kontakt C2 verbunden ist.
  • Die andere Metallbahn PST1 und somit der andere Kontakt C1 ist mit einer Versorgungsspannung, hier der Masse GND, verbunden.
  • Der Komparator 31 vergleicht die an der Metallbahn PST2 anliegende Spannung mit der vom Spannungsteiler 30 bereitgestellten Referenzspannung und gibt ein Signal S ab, dessen Wert repräsentativ dafür ist, ob die an der Metallbahn PST2 anliegende Spannung geringer als die Referenzspannung ist oder nicht.
  • Und die Spannung PST2 ist eine repräsentative Größe für den Strom, der in dem Widerstandspfad fließt, der durch die beiden Kontakte C1 und C2 und die darunter liegende Substratregion CS gebildet wird, und insbesondere für den Widerstand dieser darunter liegenden Substratregion.
  • Wenn das Substrat nicht verdünnt ist, ist der Widerstand zwischen den beiden ersten Enden EX11 und EX21 gering, beispielsweise in der Größenordnung von 10 kΩ bei einem Abstand L zwischen den beiden Kontakten in der Größenordnung von 0,8 Mikrometer und einer Breite W gleich 0,8 μm (bei einer 90-Nanometer-Technologie).
  • Wenn dagegen ein Angreifer das Substrat SB verdünnt, um sich der Isolationsregion RIS möglichst weit zu nähern oder sie sogar zu erreichen, steigt der Widerstand zwischen den beiden ersten Enden EX11 und EX21 stark an, beispielsweise auf einen Wert von 20 kΩ), was daraufhin einen Anstieg der Spannung in der Bahn PST2 und das Umschalten des Komparators 31 auslöst, wobei das Signal S dann repräsentativ für eine Verdünnung des Substrats ist.
  • Selbstverständlich können in diesem Fall Verarbeitungsmittel wie beispielsweise eine Logik, die hier nicht dargestellt ist, die Funktion der integrierten Schaltung deaktivieren.
  • Im Folgenden wird insbesondere unter Bezugnahme auf 2 eine Ausführungsform der Kontakte C1 und C2 beschrieben.
  • In 2 sind schematisch weitere Bauelemente der integrierten Schaltung dargestellt wie beispielweise, aber nicht abschließend, zwei Transistoren T1 und T2.
  • Der Transistor T1 ist ein Transistor mit doppelter Gateregion P1 und P2 wie er in nicht flüchtigen Speichern, beispielsweise vom Typ FLASH oder EEPROM, verwendet wird.
  • Die erste Gateregion P1 ist vom Substrat durch ein erstes Gateoxid OX1 isoliert, und die beiden Gateregionen P1 und P2 sind voneinander durch ein zweites Gateoxid OX2 isoliert.
  • Der Transistor T2 ist ein klassischer Transistor, dessen Gateregion P1 vom Substrat durch ein Gateoxid OX3 getrennt ist.
  • Die Source-, Drain- und Gateregionen dieser Transistoren umfassen klassischerweise in der Nähe ihrer Oberfläche Metallsilizidbereiche (silizidierte Bereiche) ZS1, ZS2, ZS3, ZS4 und ZS5.
  • Einige dieser silizidierten Bereiche dienen dazu, von zusätzlichen elektrisch leitfähigen Kontakten kontaktiert zu werden, beispielsweise die silizidierten Bereiche ZS3, ZS4 und ZS5.
  • In 2 sind die Löcher ORD1, ORD2 und ORD3 dargestellt, die dazu dienen, mit einem oder mehreren elektrisch leitfähigen Materialien, beispielsweise Wolfram, gefüllt zu werden, so dass sie die drei vorgenannten zusätzlichen elektrisch leitfähigen Kontakte bilden, sowie die beiden Löcher OR1 und OR2, die ebenfalls dazu dienen, mit demselben elektrisch leitfähigen Metall gefüllt zu werden, so dass sie die beiden elektrisch leitfähigen Kontakte C1 und C2 bilden.
  • Diese verschiedenen Löcher resultieren aus Ätzschritten, die hier vier Plasmaätzvorgänge GV1, GV2, GV3 und GV4 mit insbesondere hinsichtlich des verwendeten Gases klassischen Merkmalen umfassen.
  • Die dielektrische Schicht 2 ist klassischerweise mit einer Antireflexschicht bedeckt, die dem Fachmann unter der englischen Abkürzung BARC bekannt ist. Auf dieser Antireflexschicht befindet sich eine Harzschicht, die einem Fotolitografie- und Belichtungsschritt unterzogen wird, so dass die Positionen der einzelnen Löcher ORD1–ORD3 und OR1–OR2 definiert werden.
  • Anschließend wird nach der Entwicklung des Harzes die erste Ätzung GV1 vorgenommen, die klassischerweise eine Plasmaätzung ist, um den in den Löchern des Harzes liegenden Abschnitt der Antireflexschicht zu entfernen.
  • Bei einer 90-Nanometer-Technologie kann als Gas beispielsweise, jedoch nicht abschließend, CF4 mit einem Druck in der Größenordnung von 80 mTorr verwendet werden.
  • Anschließend wird eine zweite Ätzung GV2 vorgenommen, die es ermöglicht, einen ersten Teil der dielektrischen Schicht 2 zu ätzen.
  • Diese zweite Ätzung GV2 ist eine recht aggressive Plasmaätzung, bei der beispielsweise als Gas CH2F2 mit einem Druck von 100 mTorr verwendet wird.
  • Dabei bewirkt diese aggressive Ätzung bei den Löchern einen Aufweitungseffekt, d. h, je weiter geätzt wird, desto größer wird der Durchmesser des Loches.
  • Dies ist der Grund dafür, dass diese zweite Ätzung GV2 nach einer gewählten Zeit abgebrochen wird, um sie durch eine dritte Ätzung GV3 zu ersetzen, die nicht nur den Rest der dielektrischen Schicht 2 ätzt, sondern auch die Seitenwände des Lochs polymerisiert, so dass schließlich ein fast zylindrisches Loch erhalten wird.
  • Für eine solche dritte Plasmaätzung GV3 kann beispielsweise, jedoch nicht abschließend, C4F6 mit einem Druck in der Größenordnung von 45 mTorr verwendet werden.
  • Nach diesen Ätzvorgängen münden die einzelnen Löcher auf der Ätzstoppschicht 1.
  • Daraufhin wird eine vierte Plasmaätzung GV4 vorgenommen, so dass die Schicht 1 geätzt wird, um auf den silizidierten Bereichen ZS4, ZS5 und ZS3 zu münden.
  • Dieses Mal kann als Gas beispielsweise, jedoch nicht abschließend, CHF3 mit einem Druck in der Größenordnung von 120 mTorr verwendet werden.
  • Diese vierte Ätzung GV4 ist eine Zeitätzung, die es auch ermöglicht, wie in 2 dargestellt, das isolierende Material, beispielsweise Siliziumsilizid, der Isolationsregion RIS zu ätzen.
  • Die Ätzzeit hängt von der Höhe h der Isolationsregion ab, und der Fachmann weiß die Ätzzeit in Abhängigkeit von den Merkmalen der Ätzung so anzupassen, dass die Löcher OR1 und OR2 die darunter liegende Substratregion CS erreichen.
  • Und diese Verlängerung der Ätzzeit hat nahezu keine Auswirkungen auf die silizidierten Bereiche ZS3, ZS4 und ZS5, denn diese Ätzchemie ist gegenüber Metallsilizid und Silizium selektiv.
  • Die Ausführung der beiden Kontakte C1 und C2 hat dadurch im Vergleich zu einer klassischen Ätzung GV4 lediglich eine lokale Änderung der „Kontakt”-Maske und eine Verlängerung der Zeit der Ätzung GV4 erfordert.

Claims (8)

  1. Verfahren zur Erkennung einer Verdünnung des Halbleitersubstrats einer integrierten Schaltung von ihrer Rückseite aus, das eine Messung einer physikalischen Größe umfasst, die für den Widerstand zwischen den Enden (EX11, EX21) von zwei elektrisch leitfähigen Kontakten (C1, C2) repräsentativ ist, die an der Grenzfläche zwischen einer Isolationsregion (RIS) und einer darunter liegenden Substratregion (CS) liegen, wobei sich die beiden elektrisch leitfähigen Kontakte (C1, C2) mindestens teilweise in dieser Isolationsregion (RIS) erstrecken.
  2. Integrierte Schaltung, umfassend ein Halbleitersubstrat (SB), mindestens eine im Substrat ausgebildete Isolationsregion (RIS) und einen Detektor (DT), der zwei elektrisch leitfähige Kontakte (C1, C2) beinhaltet, die sich mindestens teilweise in der Isolationsregion erstrecken und die jeweils ein erstes Ende (EX11, EX12), das an der Grenzfläche zwischen der Isolationsregion (RIS) und einer darunter liegenden Substratregion (CS) liegt, und ein zweites Ende (EX12, EX22) besitzen, wobei die beiden zweiten Enden (EX11, EX21) dazu bestimmt sind, an eine elektrische Schaltung (3) angeschlossen zu werden, die so konfiguriert ist, dass sie ein elektrisches Signal (S) abgibt, das für einen Wert des Widerstands zwischen den beiden ersten Enden (EX11, EX21) repräsentativ ist.
  3. Integrierte Schaltung nach Anspruch 2, ferner umfassend eine dielektrische Schicht (2), die über dem Substrat liegt, und mindestens eine erste Metallisierungslage (M1), die über der dielektrischen Schicht liegt, und die beiden elektrisch leitfähigen Kontakte (C1, C2), die sich ebenfalls in der dielektrischen Schicht erstrecken, wobei ihr zweites Ende auf der ersten Metallisierungslage mündet.
  4. Integrierte Schaltung nach Anspruch 3, ferner umfassend mehrere über das Substrat vorstehende Bauelemente (T1, T2), eine Ätzstoppschicht (1), die die vorstehenden Teile der Bauelemente bedeckt und zwischen der dielektrischen Schicht (2) einerseits und dem Substrat (SB) und der Isolationsregion (RIS) andererseits liegt, wobei zusätzliche elektrisch leitfähige Kontakte die vorstehenden Teile der Bauelemente und der silizidierten Bereiche (ZS3, ZS4, ZS5) des Substrats durch die Ätzstoppschicht (1) hindurch kontaktieren und die beiden elektrisch leitfähigen Kontakte (C1, C2) die Ätzstoppschicht (1) ebenfalls durchqueren.
  5. Integrierte Schaltung nach einem der Ansprüche 2 bis 4, bei der die mindestens eine Isolationsregion (RIS) eine flache Grabenisolation ist.
  6. Integrierte Schaltung nach einem der Ansprüche 2 bis 5, bei der die elektrische Schaltung (3) in die integrierte Schaltung eingearbeitet ist.
  7. Verfahren zur Ausführung der beiden elektrisch leitfähigen Kontakte der integrierten Schaltung nach Anspruch 4 oder 5, bei dem zum Ausführen dieser beiden Kontakte dieselben Ätzvorgänge (GV1 GV2, GV3, GV4) wie zum Ausführen der zusätzlichen Kontakte verwendet werden.
  8. Verfahren nach Anspruch 7, bei dem das Halbleitersubstrat Silizium enthält und die Ätzvorgänge eine abschließende Ätzung (GV4) umfassen, die gegenüber dem Silizium und dem Metallsilizid der silizidierten Regionen selektiv ist und dazu dient, die Ätzstoppschicht (1) zu ätzen, wobei diese abschließende Ätzung eine Zeitätzung ist, die es auch ermöglicht, das Material der Isolationsregion zu ätzen, wobei die Ätzzeit in Abhängigkeit von der Höhe (h) der Isolationsregion bestimmt wird.
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