DE102014118993B4 - Halbleitervorrichtungsstruktur und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Halbleitervorrichtungsstruktur (100), die Folgendes umfasst:ein Substrat (102);eine Gatestapel-Struktur (110), die auf dem Substrat (102) ausgebildet ist;Gate-Abstandhalter (116), die auf Seitenwänden der Gatestapel-Struktur (110) ausgebildet sind;eine Isolierstruktur (104), die in dem Substrat (102) ausgebildet ist; undeine Source/Drain-Belastungsstruktur (140), die benachbart zu der Isolierstruktur (104) ausgebildet ist, wobei die Source/Drain-Belastungsstruktur (140) umfasst:- eine Deckschicht (144), die entlang der (311)- und (111)-Kristallorientierungen ausgebildet ist; und- eine Belastungsschicht (142), die zwischen dem Substrat (102) und der Deckschicht (144) ausgebildet ist, wobei Abschnitte der Belastungsschicht (142) entlang der (311)- und (111)-Kristallorientierungen aufgewachsen sind.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf auszubilden. Viele integrierte Schaltungen werden üblicherweise auf einem einzigen Halbleiterwafer hergestellt und einzelne Dies auf dem Wafer werden vereinzelt, indem die integrierten Schaltungen entlang einer Risslinie gesägt werden. Die einzelnen Dies werden üblicherweise getrennt gekapselt, beispielsweise in Mehr-Chip-Modulen oder anderen Arten von Gehäusen oder Packages.
  • Die Halbleiterbranche verbessert weiterhin die Integrationsdichte von verschiedenen elektronischen Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch kontinuierliche Verringerung der minimalen Merkmalgröße, was es erlaubt, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Diese kleineren elektronischen Komponenten erfordern auch in manchen Anwendungen kleinere Gehäuse, die weniger Fläche als frühere Gehäuse benötigen.
  • Ein MOSFET mit Belastungsbereichen wird oft ausgebildet, um die Leistungsfähigkeit des MOSFETs zu verbessern. Verschiedene Techniken, die die Formen, Konfigurationen und Materialien der Source- und Drain-Einrichtungen betreffen, wurden implementiert, um die Transistorbauteil-Leistungsfähigkeit weiter zu verbessern. Obwohl bestehende Ansätze im Allgemeinen für ihre vorgesehenen Zwecke ausreichten, waren sie nicht in allen Aspekten zufriedenstellend.
  • US 2012 0329252 A1 beschreibt eine Halbleitervorrichtung aufweisend ein Halbleitersubstrat mit einem aktiven Bereich, eine auf dem aktiven Bereich angeordnete Gate-Leitung, eine auf dem Halbleitersubstrat neben der Gate-Leitung angeordnete Epitaxiestruktur, die ein Halbleitermaterial enthält, das von dem Halbleitermaterial des Halbleitersubstrats verschieden ist, und eine Abdeckstruktur, die auf der Epitaxiestruktur angeordnet ist.
  • US 2008 0142839 A1 beschreibt eine Halbleitervorrichtung aufweisend ein Siliziumsubstrat, einen Gate-Isolierfilm und eine Gate-Elektrode, die in dieser Reihenfolge auf dem Siliziumsubstrat ausgebildet sind, und Source/Drain-Materialschichten, die in Aussparungen im Siliziumsubstrat ausgebildet sind, wobei sich die Aussparungen neben der Gateelektrode befinden. Jede der Seitenflächen der Aussparungen, die näher an der Gateelektrode liegen, umfasst mindestens eine Kristallebene des Siliziumsubstrats.
  • US 2013 0175585 A1 beschreibt ein Verfahren zum Bilden von facettierten spannungsinduzierenden Stressoren nahe der Gate-Struktur eines Transistors, umfassend: Bilden einer ersten Aussparung in einem aktiven Bereich eines Halbleitersubstrats, Bilden eines ersten Halbleitermaterials in der ersten Aussparung und Bilden einer Gate-Struktur über dem ersten Halbleitermaterial.
  • US 2013 0084682 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung. Ein verspanntes Material wird in einem Hohlraum eines Substrats und neben einer Isolationsstruktur im Substrat gebildet. Das verspannte Material hat eine Ecke über der Oberfläche des Substrats.
  • Figurenliste
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, zusammengenommen mit den beigefügten Zeichnungen.
    • 1A-1E zeigen Schnittansichten von verschiedenen Stufen zum Ausbilden einer Halbleitervorrichtungsstruktur in Übereinstimmung mit einigen Ausführungsformen der Offenbarung.
    • 2 zeigt eine Draufsicht eines Wafers während eines Epitaxieverfahrens in Übereinstimmung mit einigen Ausführungsformen der Offenbarung.
  • DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Die Erfindung ist durch den Gegenstand des Anspruchs 1 und der unabhängigen Ansprüche gegeben. Besonders hervorzuhebende Ausführungsformen der Erfindung sind durch abhängige Ansprüche gegeben. Die Herstellung und Verwendung von verschiedenen Ausführungsformen der Offenbarung sind unten detailliert beschrieben. Es versteht sich jedoch, dass die Ausführungsformen in einer breiten Vielfalt von speziellen Kontexten ausgeführt werden können. Die speziellen beschriebenen Ausführungsformen dienen nur der Beschreibung und schränken den Schutzumfang der Offenbarung nicht ein.
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Offenbarung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Darüber hinaus kann das Ausführen eines ersten Verfahrens vor einem zweiten Verfahren in der folgenden Beschreibung Ausführungsformen umfassen, in denen das zweite Verfahren unmittelbar nach dem ersten Verfahren ausgeführt wird, und kann auch Ausführungsformen umfassen, in denen zusätzliche Verfahren zwischen dem ersten Verfahren und dem zweiten Verfahren ausgeführt werden können. Verschiedene Einrichtungen können beliebig in unterschiedlichen Maßstäben zur Einfachheit und Klarheit gezeichnet sein. Darüber hinaus kann das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der Beschreibung Ausführungsformen umfassen, bei denen die erste Einrichtung und die zweite Einrichtung in direktem oder indirektem Kontakt ausgebildet sind.
  • Einige Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Schritte vor, während und nach dem Verfahren vorgesehen sein können und dass einige der beschriebenen Schritte für weitere Ausführungsformen des Verfahrens ersetzt werden oder fehlen können.
  • Ausführungsformen zum Ausbilden einer Halbleitervorrichtungsstruktur oder Halbleiterbauteilstruktur sind vorgesehen. 1A-1E zeigen Schnittansichten von verschiedenen Stufen der Ausbildung einer Halbleitervorrichtungsstruktur 100 in Übereinstimmung mit einigen Ausführungsformen der Offenbarung.
  • Mit Bezug auf 1A ist ein Substrat 102 vorgesehen. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien hergestellt sein. Alternativ oder zusätzlich kann das Substrat 102 andere elementare Halbleitermaterialien wie Germanium umfassen. In einigen Ausführungsformen ist das Substrat 102 aus einem Verbindungshalbleiter hergestellt wie Siliziumkarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid. In einigen Ausführungsformen ist das Substrat 102 aus einem Legierungshalbleiter wie Silizium-Germanium, Silizium-Germanium-Karbid, Galliumarsenid-Phosphid oder Gallium-IndiumPhosphid hergestellt. In einigen Ausführungsformen umfasst das Substrat 102 eine epitaktische Schicht. Das Substrat 102 weist beispielsweise eine epitaktische Schicht auf, die über einem Bulk-Halbleiter liegt.
  • Das Substrat 102 kann weiter Isolierstrukturen 104 umfassen, etwa Grabenisolier-(STI)-Einrichtungen oder lokale Oxidation von Silizium-(LOCOS)-Einrichtungen. Die Isolierstrukturen 104 können verschiedene integrierte Schaltungsvorrichtungen definieren und isolieren.
  • Wie in 1A gezeigt ist, ist eine Gatestapel-Struktur 110, die eine dielektrische Gateschicht 112 und eine Gate-Elektrodenschicht 114 umfasst, auf dem Substrat 102 ausgebildet.
  • Die dielektrische Gateschicht 112 ist auf dem Substrat 102 ausgebildet. Die dielektrische Gateschicht 112 kann aus Siliziumoxid, Siliziumoxinitrid oder einem Material mit hoher Dielektrizitätskonstante (einem High-k-Material) hergestellt sein. Das Material mit hoher Dielektrizitätskonstante kann Hafniumoxid (HfO2), Hafnium-Silizium-Oxid (HfSiO), Hafnium-Silizium-Oxinitrid (HfSiON), Hafnium-Tantal-Oxid (HfTaO), Hafnium-Titan-Oxid (HfTiO), Hafnium-Zirkonium-Oxid (HfZrO) oder andere High-k-Dielektrika umfassen. Das High-k-Material kann weiter Metalloxide, Metallnitride, Metallsilikate, ÜbergangsmetallOxide, Übergangsmetall-Nitride, Übergangsmetall-Silikate, Oxinitride von Metallen, Metallaluminate, Zirkonium-Silikat, Zirkonium-Aluminat, Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Zirkoniumoxid, Titanoxid, Aluminiumoxid, Hafniumoxid-Aluminiumoxid-(HfO2-Al2O3)-Legierung oder andere geeignete Materialien umfassen. Die dielektrische Gateschicht 112 durch jedes geeignete Verfahren ausgebildet werden, etwa Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Remote-Plasma-CVD (RPCVD), CVD im Plasma (PECVD), metallorganische CVD (MOCVD), Sputtern, Plattieren oder andere geeignete Verfahren.
  • Danach wird eine Gate-Elektrodenschicht 114, die aus einem Material wie Polysilizium, Metall oder Metallsilizid hergestellt ist, auf der dielektrischen Gateschicht 112 ausgebildet. In einigen Ausführungsformen ist die Gate-Elektrodenschicht 114 aus einer Polysilizium-Schicht hergestellt, die als ein Hilfsgate dient, das in einem nachfolgenden Gate-Ersetzungsverfahren ersetzt wird. In einigen Ausführungsformen wird die Gate-Elektrodenschicht 114 durch ein CVD-Verfahren ausgebildet.
  • Gate-Abstandhalter 116 werden auf den gegenüberliegenden Seitenwänden der Gatestapel-Struktur 110 ausgebildet. In einigen Ausführungsformen wird eine dielektrische Schicht über dem Halbleitersubstrat 102 abgeschieden und ein Ätzverfahren wird ausgeführt, um einen Teil der dielektrischen Schicht zu entfernen, um Gate-Abstandhalter 116 auszubilden. Die Gate-Abstandhalter 116 sind aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid und/oder Dielektrika ausgebildet. Die Gate-Abstandhalter 116 können eine Schicht oder mehrere Schichten aufweisen.
  • Zusätzlich wird eine weitere Gatestapel-Struktur 150 auf dem Substrat 102 ausgebildet. Die Gatestapel-Struktur 150 umfasst eine dielektrische Gateschicht 152 und eine Gate-Elektrodenschicht 154. Gate-Abstandhalter 156 werden auf Seitenwänden der Gatestapel-Struktur 150 ausgebildet.
  • Nachdem die Gate-Abstandhalter 116 und 156 ausgebildet wurden, werden dotierte Bereiche 122, 162 in dem Halbleitersubstrat 102 ausgebildet, wie in 1A gezeigt ist, in Übereinstimmung mit einigen Ausführungsformen der Offenbarung. Die dotierten Bereiche 122, 162 sind an einer Innenseite der Gate-Abstandhalter 116, 156 ausgerichtet. In einigen Ausführungsformen sind die dotierten Bereiche 122, 152 mit einem n-Dotierungsmittel wie Arsen (As), Phosphor (P) oder Antimon (Sb) dotiert. In einigen weiteren Ausführungsformen sind die dotierten Bereiche 122, 162 mit einem p-Dotierungsmittel wie Bor (B) oder Bor-Fluorid (BF2) dotiert. In einigen Ausführungsformen sind die dotierten Bereiche 122, 162 mit Arsen (As) dotiert, das eine Konzentration im Bereich von etwa 1×1012 bis etwa 1×1015 Atomen/cm2 aufweist. Die dotierten Bereiche 122, 162 weisen eine Gradienten-Dotierungsmittelkonzentration auf und die Dotierungsmittelkonzentration verringert sich von der Innenseite zu der Außenseite der dotierten Bereiche 122, 162.
  • In einigen Ausführungsformen wird ein Ionen-Implantationsverfahren (IMP) (nicht gezeigt) ausgeführt, um die dotierten Bereiche 122, 162 auszubilden. In einigen Ausführungsformen wird das Ionen-Implantationsverfahren (IMP) mit einer Leistung im Bereich von etwa 10 keV bis etwa 80 keV ausgeführt.
  • Dann wird ein Trockenätzverfahren (nicht gezeigt) ausgeführt, um einen Teil des Halbleitersubstrats 102 zu entfernen und Vertiefungen 130 und 130' auszubilden, wie in 1A gezeigt ist, in Übereinstimmung mit einigen Ausführungsformen der Offenbarung. In einigen Ausführungsformen umfasst das Trockenätzverfahren ein Plasmaätzverfahren. Die Vertiefung 130 wird zwischen der Gatestapel-Struktur 110 und der Isolierstruktur 104 ausgebildet und die Vertiefung 130' wird zwischen der Gatestapel-Struktur 110 und der Gatestapel-Struktur 150 ausgebildet.
  • In einigen Ausführungsformen umfasst ein Ätzgas, das in dem Trockenätzverfahren verwendet wird, Helium (He), Argon (Ar), Chlor (Cl2), Sauerstoff (02), HBr, N2, CF4 und CH3F. In einigen Ausführungsformen liegt das Verhältnis von Chlor (Cl2) zu Helium (He) im Bereich von etwa 0,1 bis etwa 10.
  • Wie in 1A gezeigt ist, haben die Vertiefungen 130, 130' eine abgerundete Form. In einigen Ausführungsformen hat die Vertiefung 130 eine Tiefe X1 von etwa 50 nm bis etwa 90 nm.
  • In einigen Ausführungsformen wird ein Nassätzverfahren (nicht gezeigt) nach dem Trockenätzverfahren ausgeführt, um die Vertiefung 130 zu vergrößern, um eine vergrößerte Vertiefung (nicht gezeigt) auszubilden. In einigen Ausführungsformen umfasst das Nassätzverfahren eine Ätzlösung die TMAH (Tetramethyl-Ammonium-Hydroxid), NH4OH, KOH (Kaliumhydroxid), HF (Flusssäure) oder eine andere anwendbare Ätzlösung umfasst.
  • Nachdem die Vertiefungen 130 und 130' ausgebildet wurden, wird eine Belastungsschicht 142 in der Vertiefung 130 ausgebildet, wie in 1B gezeigt ist, in Übereinstimmung mit einigen Ausführungsformen der Offenbarung. Ein Kanalbereich der Halbleitervorrichtung 100 wird durch die Belastungsschicht 142 gestreckt (engl. „strained“). Für eine n-MOS-(NMOS)-Vorrichtung wird eine Zugstreckung durch die Belastungsschicht 142 auf den Kanalbereich ausgeübt. Für eine p-MOS-(PMOS)-Vorrichtung wird eine Druckstreckung durch die Belastungsschicht 142 auf den Kanalbereich ausgeübt.
  • Wie in 1B gezeigt ist, hat die Belastungsschicht 142 eine Fünfeck-Form. In einigen Ausführungsformen weist die Belastungsschicht 142 eine erste Seitenfläche 142A, eine zweite Seitenfläche 142B, eine dritte Seitenfläche 142C, eine vierte Seitenfläche 142D und eine fünfte Seitenfläche 142E auf. Zusätzlich ist die Belastungsschicht 172 in der Vertiefung 130' ausgebildet und weist auch eine Fünfeck-Form auf.
  • In einigen Ausführungsformen sind die Belastungsschichten 142 und 172 aus SiGe hergestellt. In einigen Ausführungsformen wird die Belastungsschicht 142 durch ein Epitaxie- oder epitaktisches (epi) Verfahren ausgebildet. Das Epi-Verfahren kann ein selektives epitaktisches Wachstums-(SEG)-Verfahren umfassen, CVD-Abscheidungstechniken (Gasphasen-Epitaxie (VPE) und/oder CVD im Ultrahoch-Vakuum (UHV-CVD)), Molekularstrahlepitaxie oder andere geeignete Epi-Verfahren. Das Epi-Verfahren kann gasförmige und/oder flüssige Vorprodukte verwenden, die mit der Zusammensetzung des Halbleitersubstrats 102 wechselwirken können.
  • Man beachte, dass die freie Energie der Oberfläche der Isolierstruktur 104, die aus Oxid hergestellt ist, höher ist als die des Substrats 102, das aus Silizium hergestellt ist. Um die freie Energie der Oberfläche der Isolierstruktur 104 auszubalancieren, weist die Belastungsschicht 142 benachbart zu der Isolierstruktur 104 eine dicht gepackte Struktur auf. In einigen Ausführungsformen wird die Belastungsschicht 142 entlang der (311)- und (111)-Kristallorientierungen aufgewachsen. Die erste Seitenfläche 142A wird beispielsweise entlang der (311)-Kristallorientierung aufgewachsen und die zweite Seitenfläche 142B wird entlang der (111)-Kristallorientierung aufgewachsen.
  • In einigen Ausführungsformen wird die Belastungsschicht 172 zwischen der Gatestapel-Struktur 110 und der Gatestapel-Struktur 150 ausgebildet. Verglichen mit der Belastungsschicht 142 ist die Belastungsschicht 172 weiter von der Isolierstruktur 104 entfernt und wird daher ohne eine dicht gepackte Struktur ausgebildet. In einigen Ausführungsformen wird die Belastungsschicht 172 entlang der (111)- und (100)-Kristallorientierungen aufgewachsen.
  • Nachdem die Belastungsschicht 142 ausgebildet wurde, wird eine Deckschicht 144 auf der Belastungsschicht 142 ausgebildet, wie in 1C gezeigt ist, in Übereinstimmung mit einigen Ausführungsformen der Offenbarung. Die Deckschicht 144 ist vorgesehen, um den Schichtwiderstand der Belastungsschicht 142 zu senken, um hervorragende Kontaktcharakteristika bereitzustellen. Eine Source-/Drain-Belastungsstruktur 140 wird durch die Belastungsschicht 142 und die Deckschicht 144 ausgebildet.
  • Die Deckschicht 144 ist eine siliziumenthaltende Schicht. In einigen Ausführungsformen ist die Deckschicht 144 aus SiGe, Si, SiC oder SiGeSn ausgebildet. Ein Abschnitt der Deckschicht 144, der über der Belastungsschicht 142 liegt, ist über die obere Fläche des Substrats 102 angehoben. Ein Abschnitt der Deckschicht 144, der über der Belastungsschicht 142 liegt, liegt unter der oberen Fläche des Substrats 102. Die Deckschicht 144 wird auch entlang der (311)- und (111)-Kristallorientierungen aufgewachsen. Die Deckschicht 144 weist beispielsweise eine erste Seitenfläche 144A und eine zweite Seitenfläche 144B auf. Die erste Seitenfläche 144A wird entlang der (311)-Kristallorientierung aufgewachsen und die zweite Seitenfläche 144B wird entlang der (111)-Kristallorientierung aufgewachsen. In einigen Ausführungsformen wird die Deckschicht 144 durch ein selektives epitaktisches Wachstums-(SEG)-Verfahren ausgebildet.
  • Zusätzlich wird, wie die Deckschicht 144, die Deckschicht 174 auf der Belastungsschicht 172 ausgebildet. Die Deckschicht 174, die über der Belastungsschicht 172 liegt, ist über die obere Fläche des Substrats 102 angehoben. Eine Source/Drain-Belastungsstruktur 170 ist durch die Belastungsschicht 172 und Deckschicht 174 ausgebildet. In einigen Ausführungsformen ist die Deckschicht 174 aus SiGe, Si, SiC oder SiGeSn hergestellt. In einigen Ausführungsformen wird die Deckschicht 174 durch ein selektives epitaktisches Wachstums-(SEG)-Verfahren ausgebildet.
  • Man beachte, dass die Deckschicht 144 über der Belastungsschicht 142 ausgebildet ist und daher die Deckschicht 144 entlang der Wachstumsrichtung der Belastungsschicht 142 aufgewachsen wird. Die Grenzen zwischen der Belastungsschicht 142 und der Deckschicht 144 werden entlang der (311)- und (111)-Kristallorientierung aufgewachsen. Da die Belastungsschicht 142 eine dicht gepackte Struktur aufweist, weist die Deckschicht 144 auch eine dicht gepackte Struktur auf. Mit anderen Worten folgt die Deckschicht 144 der Form der Belastungsschicht 142. Zusätzlich ist, damit die dicht gepackte Struktur ausgebildet werden kann, die Wachstumsrate der Seitenfläche zum Ausbilden der Deckschicht 144 langsamer als die zum Ausbilden der Deckschicht 174. Daher ist, wie in 1C gezeigt ist, die Deckschicht 144 von den dotierten Bereichen 122 zu der Isolierstruktur 104 nach unten geneigt und ein Abschnitt der Deckschicht 174 liegt unter der oberen Fläche des Substrats 102.
  • Zusätzlich müssen, damit die dicht gepackte Struktur ausgebildet werden kann, Atome zum Ausbilden der Deckschicht 144 in ausreichenden Mengen bereitgestellt werden, oder eine dünne Deckschicht kann ausgebildet werden. Wenn die Siliziumquellen zum Ausbilden der Deckschicht 144 beispielsweise unzureichend sind, ist die Deckschicht 144 zu dünn, um eine Metall-Silizidschicht (nachfolgend ausgebildet, wie in 1D gezeigt ist) über ihr auszubilden. Im Ergebnis werden eine Metall-Silizidschicht und Kontaktstruktur mit niedriger Qualität ausgebildet. Daher können Kurzschluss- und Leckstrom-Probleme, die von einem hohen Kontaktwiderstand herrühren, auftreten.
  • Um die Probleme mit Kurzschlüssen und Leckstrom zu beheben, wird in einigen Ausführungsformen die Siliziumquelle zum Ausbilden der Deckschicht 144 während des epitaktischen Verfahrens präzise gesteuert, um eine dickere Deckschicht 144 auszubilden. Das Steuerverfahren wird im Detail in 2 beschrieben. In einigen Ausführungsformen hat die Deckschicht 144 eine Dicke T1 im Bereich von etwa 10 nm bis etwa 30 nm.
  • Nachdem die Deckschicht 144 ausgebildet wurde, wird eine Metall-Silizidschicht 146 auf der Deckschicht 144 ausgebildet, wie in 1D gezeigt ist, in Übereinstimmung mit einigen Ausführungsformen der Offenbarung. Ein Metallfilm wird beispielsweise auf der Deckschicht 144 so abgeschieden, dass er in direktem Kontakt mit der freiliegenden Siliziumoberfläche der Deckschicht 144 ist. Jedes geeignete Verfahren, etwa ein PVD-Verfahren, ein CVD-Verfahren, ein Plattierverfahren, ein stromloses Plattierverfahren und/oder Ähnliches, kann ausgeführt werden, um den Metallfilm auszubilden. Danach wird ein Erwärmungsvorgang ausgeführt, um eine Reaktion zwischen dem abgeschiedenen Metallfilm und der freiliegenden Siliziumoberfläche auszulösen, wodurch die Metall-Silizidschicht 146 ausgebildet wird. Der nicht reagierte Teil des abgeschiedenen Metallfilms wird dann entfernt, beispielsweise durch ein Ätzverfahren. Die Metall-Silizidschicht 146 hat einen niedrigeren Widerstand als die Nicht-Silizid-Bereiche, speziell in kleineren Geometrien.
  • Nachdem die Metall-Silizidschicht 146 ausgebildet wurde, wird eine Zwischendielektrikums-(ILD)-Schicht 147 auf dem Substrat 102 ausgebildet und eine Kontaktstruktur 148 wird in der ILD-Schicht 147 ausgebildet, wie in 1E gezeigt ist, in Übereinstimmung mit einigen Ausführungsformen der Offenbarung. Es wird beispielsweise eine Öffnung (nicht gezeigt) in der ILD-Schicht 147 ausgebildet und ein leitendes Material wird in die Öffnung gefüllt, um die Kontaktstruktur 148 auszubilden. Die Kontaktstruktur 148 ist in direktem Kontakt mit der Metall-Silizidschicht 146. Kontaktstrukturen 148 werden aus leitenden Materialien ausgebildet, etwa Kupfer oder Kupferlegierungen. Im Ergebnis wird die Halbleitervorrichtungsstruktur 100 ausgebildet.
  • Danach können auf das Substrat 102 andere Verfahren angewendet werden, um andere Vorrichtungen auszubilden, etwa Zwischen-Metall-Dielektrikum-(IMD)-Schichten oder Verbindungsstrukturen. Der Vorteil der Ausführungsformen der Offenbarung liegt darin, dass eine dickere Deckschicht 144 der Source/Drain-Belastungsstruktur 140 benachbart zu der Isolierstruktur 104 erhalten wird, indem die Siliziumquellen während der Ausbildung der Deckschicht 144 gesteuert werden. Daher wird die Qualität der Metall-Silizidschicht 146 verbessert, indem eine dickere Deckschicht 144 ausgebildet wird. Zusätzlich wird die Qualität der Kontaktstruktur 148 weiter verbessert. Des Weiteren wird ein Verfahrensfenster der Öffnung, die verwendet wird, um die Kontaktstruktur 148 auszubilden, vergrößert.
  • 2 zeigt eine Draufsicht eines Wafers während eines epitaktischen Verfahrens, in Übereinstimmung mit einigen Ausführungsformen der Offenbarung. In einigen Ausführungsformen ist das epitaktische Verfahren ein selektives epitaktisches Wachstums-(SEG)- Verfahren.
  • Mit Bezug auf 2 ist ein Wafer 10 vorgesehen. Der Wafer 10 weist einen zentralen Bereich 10C und einen Randbereich 10E auf. Eine Anzahl von Halbleitervorrichtungsstrukturen 100 (in 1E gezeigt) sind auf dem zentralen Bereich 10C und dem Randbereich 10E des Wafers 10 ausgebildet.
  • Manches Quellgas umfasst Silizium-Quellgas oder Germanium-Quellgas. In einigen Ausführungsformen umfasst das Silizium-Quellgas zum Ausbilden der Deckschicht 144 Monosilan (SiH4), Disilan (Si2H6), Dichlorsilan (DCS, SiH2Cl2), Hexachlorsilan (HCD), Bis(ethylmethylamino)silan (BEMAS), Bis(diethylamino)silan (BDEAS), Bis(diemthylamino)silan (BDMAS), Tris(dimethylamino)silan (Tris-DMAS), Tetrakis(dimethylamino)silan (TDMAS), Tris(ethylmethylamino)silan (Tris-EMAS), diethylaminosilan (DEAS), Bis(tertybutylamino)silan (BTBAS) oder Di-Isopropyl-AminoSilan (DIPAS). Das Germanium-Quellgas kann etwa Monogerman (GeH4) sein. Zusätzlich werden ein Reaktions-Quellgas, ein Ätzgas (etwa HCl) und ein Trägergas (etwa Wasserstoff (H2)) auch während des selektiven epitaktischen Verfahrens verwendet.
  • Wie in 2 gezeigt ist, sind eine Anzahl von Haupt-Gaslieferanten 22a, 22b und 22c für den zentralen Bereich 10C vorgesehen und eine Anzahl von Rand-Gaslieferanten 32a, 32b und 32c sind für den Randbereich 10E vorgesehen. In einigen Ausführungsformen führen die Haupt-Gaslieferanten 22a, 22b und 22c Monosilan (SiH4), Monogerman (GeH4) bzw. HCl zu. In einigen weiteren Ausführungsformen führen die Rand-Gaslieferanten 32a, 32b und 32c Monosilan (SiH4), Monogerman (GeH4) bzw. HCl zu.
  • In einigen Ausführungsformen wird Quellgas zusammen mit Trägergas zugeführt. Die Flussrate des Trägergases im zentralen Bereich 10C ist höher als die im Randbereich 10E. In einigen Ausführungsformen liegt die Flussrate des Trägergases im zentralen Bereich 10C im Bereich von etwa 10 slm bis etwa 50 slm. In einigen Ausführungsformen liegt die Flussrate des Trägergases im Randbereich 10E im Bereich von etwa 200 sccm bis etwa 2000 sccm.
  • In einigen Ausführungsformen wird der Wafer 10 um die Achse A1 gedreht. Da der Wafer 10 gedreht wird, kann das Quellgas, das von den Haupt-Gaslieferanten 22a, 22b und 22c zugeführt wird, von dem zentralen Bereich 10C zu dem Randbereich 10E diffundiert werden. Daher ist die Konzentration des Quellgases im Randbereich 10E kleiner als das im zentralen Bereich 10C. Die nicht gleichmäßige Konzentration des Quellgases kann zu einem Mangel im Randbereich 10E führen. Um diesen Mangel zu beheben, sind Rand-Gaslieferanten 32a, 32b und 32c unabhängig für den Randbereich 10E vorgesehen, wie durch die Pfeile 50 angezeigt ist, die in 2 gezeigt sind.
  • Zusätzlich sind Kurzschluss- und Leckstrom-Probleme der Halbleitervorrichtung 100 am Randbereich 10E ernster als am zentralen Bereich 10C, aufgrund dessen, dass das Quellgas im Randbereich 10E unzureichend zugeführt wird. Wie oben erwähnt, wird das Silizium-Quellgas zum Ausbilden der Deckschicht 144 während des selektiven epitaktischen Verfahrens präzise gesteuert, um eine dickere Deckschicht 144 auszubilden. Daher wird das selektive epitaktische Wachstums-(SEG)-Verfahren an dem Randbereich 10E zum Ausbilden der Deckschicht 144 und/oder der Belastungsschicht 142 so gesteuert, dass es die Gleichung (I) erfüllt: Rand − E/D = Flussrate der HCI-Quelle/Summe der Flussraten einer Si-Quelle und einer Ge- Quelle
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  • In einigen Ausführungsformen liegt der Rand-E/D-Wert im Bereich von etwa 0,2 bis etwa 0,8. Wenn der Rand-E/D-Wert zu groß ist, gibt es nicht genug Quellgas, das dem Wafer 10 zugeführt werden kann, und daher wird eine dünnere Deckschicht 144 erhalten. Im Gegensatz dazu kann, wenn der Rand-E/D-Wert zu klein ist, ein schwerer Selektivitätsverlust auftreten und zu schlechter Qualität der epitaktischen Schicht führen.
  • In einigen Ausführungsformen liegt das Quellgas zum Ausbilden der Belastungsschicht 142 in dem Randbereich 10E im Bereich von etwa 100 sccm bis etwa 400 sccm. In einigen weiteren Ausführungsformen liegt das Quellgas zum Ausbilden der Deckschicht 144 im Randbereich 10E im Bereich von etwa 50 sccm bis etwa 200 sccm.
  • In einigen Ausführungsformen wird das selektive epitaktische Verfahren zum Ausbilden der Belastungsschicht 142 und/oder der Deckschicht 144 bei einer Temperatur im Bereich von etwa 500 °C bis etwa 850 °C ausgeführt. In einigen anderen Ausführungsformen wird das selektive epitaktische Verfahren zum Ausbilden der Belastungsschicht 142 und/oder der Deckschicht 144 bei einem Druck im Bereich von etwa 133 Pa bis etwa 1013 Pa ausgeführt.
  • Die Dicke der Deckschicht 144 im Randbereich 10E wird durch den Rand-E/D-Wert präzise gesteuert. Das Quellgas wird ausreichend zugeführt, um der Wachstumsrate der Seitenfläche der Deckschicht 144 zu entsprechen, insbesondere in dem Randbereich 10E. Daher reicht die Dicke der Deckschicht 144 aus, um eine Metall-Silizidschicht 146 und Kontaktstruktur 148 von hoher Qualität auszubilden.
  • Es sind Ausführungsformen zum Ausbilden einer Halbleitervorrichtung vorgesehen. Eine Source/Drain-Belastungsstruktur wird zwischen einer Gatestapel-Struktur und einer Isolierstruktur ausgebildet. Die Source/Drain-Belastungsstruktur weist eine Belastungsschicht und eine Deckschicht auf. Die Deckschicht weist eine Dicke auf, die ausreicht, um eine Metall-Silizidschicht und eine Kontaktstruktur hoher Qualität auszubilden. Daher werden Kurzschluss- und Leckstrom-Probleme gelöst. Zusätzlich ist ein größeres Verfahrensfenster zum Ausbilden der Kontaktstruktur verfügbar.
  • In einigen Ausführungsformen ist eine Halbleitervorrichtungsstruktur vorgesehen. Die Halbleitervorrichtungsstruktur umfasst ein Substrat und eine Gatestapel-Struktur, die auf dem Substrat ausgebildet ist. Die Halbleitervorrichtungsstruktur umfasst auch Gate-Abstandhalter, die auf Seitenwänden der Gatestapel-Struktur ausgebildet sind. Die Halbleitervorrichtungsstruktur umfasst weiter eine Isolierstruktur, die in dem Substrat ausgebildet ist, und eine Source/Drain-Belastungsstruktur, die benachbart zu der Isolierstruktur ausgebildet ist. Die Source/Drain-Belastungsstruktur umfasst eine Deckschicht, die entlang der (311)- und (111)-Kristallorientierungen ausgebildet ist.
  • In einigen Ausführungsformen ist eine Halbleitervorrichtungsstruktur vorgesehen. Die Halbleitervorrichtungsstruktur umfasst ein Substrat und eine Gatestapel-Struktur, die auf dem Substrat ausgebildet ist. Die Halbleitervorrichtungsstruktur umfasst auch Gate-Abstandhalter, die auf Seitenwänden der Gatestapel-Struktur ausgebildet sind, und dotierte Bereiche in dem Substrat. Die Halbleitervorrichtungsstruktur umfasst weiter eine Isolierstruktur, die in dem Substrat ausgebildet ist, und eine Source/Drain-Belastungsstruktur, die zwischen den dotierten Bereichen und der Isolierstruktur ausgebildet ist. Die Source/Drain-Belastungsstruktur umfasst eine Belastungsschicht, die in dem Substrat ausgebildet ist, und eine Deckschicht, die über der Belastungsschicht ausgebildet ist. Die Deckschicht ist von den dotierten Bereichen zu der Isolierstruktur nach unten geneigt.
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur vorgesehen. Das Verfahren umfasst das Bereitstellen eines Wafers und der Wafer weist einen zentralen Bereich und einen Randbereich auf. Das Verfahren umfasst auch das Ausbilden einer Halbleitervorrichtungsstruktur auf dem zentralen Bereich und dem Randbereich auf, was auch das Ausbilden einer Isolierstruktur in dem Randbereich des Wafers; das Ausbilden einer Gatestapel-Struktur auf dem Randbereich des Wafers; das Ausbilden von Gate-Abstandhaltern auf Seitenwänden der Gatestapel-Struktur; das Dotieren des Wafers unter den Gate-Abstandhaltern, um dotierte Bereiche auszubilden; und das Aufwachsen einer Source/Drain-Belastungsstruktur zwischen den dotierten Bereichen und der Isolierstruktur umfasst. Die Source/Drain-Belastungsstruktur umfasst eine Deckschicht, die entlang der (311)- und (111)-Kristallorientierungen ausgebildet ist.

Claims (15)

  1. Halbleitervorrichtungsstruktur (100), die Folgendes umfasst: ein Substrat (102); eine Gatestapel-Struktur (110), die auf dem Substrat (102) ausgebildet ist; Gate-Abstandhalter (116), die auf Seitenwänden der Gatestapel-Struktur (110) ausgebildet sind; eine Isolierstruktur (104), die in dem Substrat (102) ausgebildet ist; und eine Source/Drain-Belastungsstruktur (140), die benachbart zu der Isolierstruktur (104) ausgebildet ist, wobei die Source/Drain-Belastungsstruktur (140) umfasst: - eine Deckschicht (144), die entlang der (311)- und (111)-Kristallorientierungen ausgebildet ist; und - eine Belastungsschicht (142), die zwischen dem Substrat (102) und der Deckschicht (144) ausgebildet ist, wobei Abschnitte der Belastungsschicht (142) entlang der (311)- und (111)-Kristallorientierungen aufgewachsen sind.
  2. Halbleitervorrichtungsstruktur nach Anspruch 1, wobei die Deckschicht (144) SiGe, Si, SiC oder SiGeSn umfasst.
  3. Halbleitervorrichtungsstruktur nach Anspruch 1, wobei ein Abschnitt der Deckschicht (144) unter einer Oberseite des Substrats (102) liegt.
  4. Halbleitervorrichtungsstruktur nach Anspruch 1, wobei die Deckschicht (144) eine Dicke im Bereich von 10 nm bis 30 nm aufweist.
  5. Halbleitervorrichtungsstruktur nach Anspruch 1, wobei die Halbleitervorrichtungsstruktur (100) in einem Randbereich (10E) eines Wafers (10) liegt.
  6. Halbleitervorrichtungsstruktur nach Anspruch 1, die weiter Folgendes umfasst: eine Metall-Silizidschicht (146), die auf der Source/Drain-Belastungsstruktur (140) ausgebildet ist.
  7. Halbleitervorrichtungsstruktur nach Anspruch 6, die weiter Folgendes umfasst: eine Kontaktstruktur (148), die auf der Metall-Silizidschicht (146) ausgebildet ist, wobei die Source/Drain-Belastungsstruktur (140) mit der Kontaktstruktur (148) durch die Metall-Silizidschicht (146) verbunden ist.
  8. Halbleitervorrichtungsstruktur (100), die Folgendes umfasst: ein Substrat (102); eine Gatestapel-Struktur (110), die auf dem Substrat (102) ausgebildet ist; Gate-Abstandhalter (116), die auf Seitenwänden der Gatestapel-Struktur (110) ausgebildet sind; dotierte Bereiche (122), die in dem Substrat (102) ausgebildet sind; eine Isolierstruktur (104), die in dem Substrat (102) ausgebildet ist; und eine Source/Drain-Belastungsstruktur (140), die zwischen den dotierten Bereichen (122) und der Isolierstruktur (104) ausgebildet ist, wobei die Source/Drain-Belastungsstruktur (140) Folgendes umfasst: eine Belastungsschicht (142), die in dem Substrat (102) ausgebildet ist; und eine Deckschicht (144), die über der Belastungsschicht (142) ausgebildet ist, und wobei die Deckschicht (144) von den dotierten Bereichen (122) zu der Isolierstruktur (104) nach unten geneigt ist, wobei die Ränder zwischen der Belastungsschicht (142) und der Deckschicht (144) entlang den (311)- und (111)-Kristallorientierungen aufgewachsen sind.
  9. Halbleitervorrichtungsstruktur nach Anspruch 8, wobei eine erste Seitenfläche (144A) der Deckschicht (144) eine erste Dicke aufweist und eine zweite Seitenfläche (144B) der Deckschicht (144) eine zweite Dicke aufweist und die erste Dicke (144A) gleich der zweiten Dicke (144B) ist.
  10. Halbleitervorrichtungsstruktur nach Anspruch 8, wobei ein Abschnitt der Deckschicht (144) unter einer Oberseite des Substrats (102) liegt.
  11. Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur (100), das Folgendes umfasst: Bereitstellen eines Wafers (10), wobei der Wafer (10) einen zentralen Bereich (10C) und einen Randbereich (10E) aufweist; Ausbilden einer Halbleitervorrichtungsstruktur (100) auf dem zentralen Bereich (10C) und dem Randbereich (10E), das Folgendes umfasst: Ausbilden einer Isolierstruktur (104) in dem Randbereich (10E) des Wafers (10); Ausbilden einer Gatestapel-Struktur auf dem Randbereich (10E) des Wafers (10); Ausbilden von Gate-Abstandhaltern (116) auf Seitenwänden der Gatestapel-Struktur (110); Dotieren des Wafers (10) unter den Gate-Abstandhaltern (116), um dotierte Bereich auszubilden; und Aufwachsen einer Source/Drain-Belastungsstruktur (140) zwischen den dotierten Bereichen (122) und der Isolierstruktur (104), wobei die Source/Drain-Belastungsstruktur (140) eine Deckschicht (144) umfasst, die entlang der (311)- und (111)-Kristallorientierungen ausgebildet wird, wobei das Aufwachsen der Source/Drain-Belastungsstruktur (140) Folgendes umfasst: Ätzen des Wafers (10), um eine Vertiefung (130) in dem Wafer (10) auszubilden; Aufwachsen einer Belastungsschicht (142) in der Vertiefung (130); und Aufwachsen der Deckschicht (144) auf der Belastungsschicht (142) wobei das Ausbilden der Deckschicht (144) auf der Belastungsschicht Folgendes umfasst: Ausbilden einer Deckschicht (144) auf der Belastungsschicht (142) entlang der (311)- und (111)-Kristallorientierungen.
  12. Verfahren nach Anspruch 11, wobei das Aufwachsen der Belastungsschicht (142) in der Vertiefung (130) Folgendes umfasst: Aufwachsen einer SiGe-Belastungsschicht in der Vertiefung (130) durch ein selektives epitaktisches Verfahren.
  13. Verfahren nach Anspruch 12, wobei das selektive epitaktische Verfahren so gesteuert wird, dass es die folgende Gleichung (I) erfüllt: Rand-E/D = Flussrate der HCl-Quelle/ Summe der Flussraten einer Si-Quelle und einer Ge-Quelle - (I), wobei der Rand-E/D-Wert im Bereich von 0,2 bis 0,8 liegt.
  14. Verfahren nach Anspruch 13, wobei die Summe der Flussraten der Si-Quelle und der Ge-Quelle im Bereich von 100 sccm bis 400 sccm liegt.
  15. Verfahren nach Anspruch 12, wobei das selektive epitaktische Verfahren bei einer Temperatur im Bereich von 500 °C bis 850 °C und bei einem Druck von 133 Pa bis 1013 Pa ausgeführt wird.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9479617B2 (en) * 2011-07-08 2016-10-25 Verizon Patent And Licensing Inc. Transmission control protocol (TCP) throughout optimization in mobile wireless networks
US9431536B1 (en) * 2015-03-16 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with raised source/drain having cap element
CN105374665B (zh) * 2015-10-27 2019-01-22 上海华力微电子有限公司 嵌入式外延锗硅层的盖帽层的制作方法
US10269793B2 (en) * 2016-04-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
CN108573872B (zh) * 2017-03-07 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE112017008145T5 (de) * 2017-09-29 2020-09-10 Intel Corporation Verbesserte Kontakte mit n-Typ-Transistoren mit L-Tal-Kanälen
US11264237B2 (en) * 2018-09-28 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of epitaxy and semiconductor device
US11257928B2 (en) 2018-11-27 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial growth and device
US10886406B1 (en) * 2019-07-31 2021-01-05 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
CN114639732A (zh) * 2020-12-15 2022-06-17 联华电子股份有限公司 半导体元件及其制作方法
US11990511B2 (en) 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain device and method of forming thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142839A1 (en) * 2004-06-24 2008-06-19 Fujitsu Limited Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device
US20120329252A1 (en) * 2011-06-22 2012-12-27 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20130084682A1 (en) * 2011-09-29 2013-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US20130175585A1 (en) * 2012-01-11 2013-07-11 Globalfoundries Inc. Methods of Forming Faceted Stress-Inducing Stressors Proximate the Gate Structure of a Transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
JP2008071890A (ja) * 2006-09-13 2008-03-27 Toshiba Corp 半導体装置及びその製造方法
JP2008159803A (ja) * 2006-12-22 2008-07-10 Toshiba Corp 半導体装置
US8344447B2 (en) * 2007-04-05 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon layer for stopping dislocation propagation
DE102009060072B4 (de) * 2009-12-22 2017-05-11 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu seiner Herstellung
KR101576529B1 (ko) * 2010-02-12 2015-12-11 삼성전자주식회사 습식 식각을 이용한 실리콘 파셋트를 갖는 반도체 장치 및 제조방법
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8835982B2 (en) 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
CN103295964B (zh) * 2012-02-27 2014-12-10 中国科学院上海微系统与信息技术研究所 基于混合晶向soi及沟道应力的器件系统结构及制备方法
TWI605592B (zh) * 2012-11-22 2017-11-11 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（二）
US9601619B2 (en) * 2013-07-16 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform P-type impurity profile

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142839A1 (en) * 2004-06-24 2008-06-19 Fujitsu Limited Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device
US20120329252A1 (en) * 2011-06-22 2012-12-27 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20130084682A1 (en) * 2011-09-29 2013-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US20130175585A1 (en) * 2012-01-11 2013-07-11 Globalfoundries Inc. Methods of Forming Faceted Stress-Inducing Stressors Proximate the Gate Structure of a Transistor

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Publication number Publication date
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