DE102013200761B4 - Verfahren zum Ausbilden von Halbleiterbauelementen - Google Patents

Verfahren zum Ausbilden von Halbleiterbauelementen Download PDF

Info

Publication number
DE102013200761B4
DE102013200761B4 DE102013200761.2A DE102013200761A DE102013200761B4 DE 102013200761 B4 DE102013200761 B4 DE 102013200761B4 DE 102013200761 A DE102013200761 A DE 102013200761A DE 102013200761 B4 DE102013200761 B4 DE 102013200761B4
Authority
DE
Germany
Prior art keywords
adhesive
adhesive layer
substrate
trench
device region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013200761.2A
Other languages
English (en)
Other versions
DE102013200761A1 (de
Inventor
Manfred Engelhardt
Joachim Hirschler
Michael Rösner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013200761A1 publication Critical patent/DE102013200761A1/de
Application granted granted Critical
Publication of DE102013200761B4 publication Critical patent/DE102013200761B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Dicing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist:
Ausbilden eines Grabens von einer oberen Oberfläche eines Substrats, das ein Bauelementgebiet neben der oberen Oberfläche aufweist, zu einer gegenüberliegenden unteren Oberfläche, wobei der Graben Seitenwände des Bauelementgebiets umgibt;
Füllen des Grabens mit einem Kleber;
Ausbilden einer Kleberschicht über der oberen Oberfläche des Substrats und dem gefüllten Graben, wobei ein Klebermaterial des Klebers von einem Klebermaterial der Kleberschicht verschieden ist;
Anbringen eines Trägers mit der Kleberschicht;
Verdünnen des Substrats von der unteren Oberfläche, um mindestens einen Abschnitt des Klebers und eine hintere Oberfläche des Bauelementgebiets zu exponieren;
Entfernen der Kleberschicht mittels eines ersten Ätzschritts; und
Ätzen des Klebers, um eine Seitenwand des Bauelementgebiets zu exponieren mittels eines nachfolgenden zweiten Ätzschritts.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere ein Verfahren zum Ausbilden von Halbleiterbauelementen.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in vielen Elektronik- und anderen Anwendungen verwendet. Halbleiterbauelemente können integrierte Schaltungen umfassen, die auf Halbleiterwafern ausgebildet werden. Alternativ können Halbleiterbauelemente als monolithische Bauelemente, z. B. diskrete Bauelemente, ausgebildet werden. Halbleiterbauelemente werden auf Halbleiterwafern ausgebildet, indem viele Arten von dünnen Filmen aus Material über den Halbleiterwafern abgeschieden werden, die dünnen Filme aus Material strukturiert werden, selektive Gebiete der Halbleiterwafer dotiert werden usw.
  • Bei einem konventionellen Halbleiterfabrikationsprozess wird eine große Anzahl von Halbleiterelementen in einem einzelnen Wafer hergestellt. Nach der Beendigung der Fabrikationsprozesse auf Bauelementebene und Zwischenverbindungsebene werden die Halbleiterbauelemente auf dem Wafer getrennt. Beispielsweise kann der Wafer eine Vereinzelung durchmachen. Während der Vereinzelung wird der Wafer mechanisch behandelt und die Halbleiterbauelemente werden physisch getrennt, um individuelle Dies auszubilden. Die rein mechanische Trennung ist nicht sehr raumeffizient im Vergleich zu mechanischen Prozessen. Die mechanische Trennung von kleinen Dies erfordert jedoch, viele schwierige Prozessprobleme zu überwinden.
  • Aus der US 8 058 150 B2 ist ein Verfahren zum Vereinzeln eines Halbleiterwafers bekannt, bei dem Gräben in einer ersten Seite eines Wafers gebildet und mit einem Füllmaterial gefüllt werden. Eine erste Abdeckung wird an dem Füllmaterial angebracht, der Wafer wird von einer zweiten Seite her gedünnt, eine zweite Abdeckung wird auf der zweiten Seite angebracht und das Füllmaterial wird entfernt.
  • Die WO 01/56 063 A2 zeigt ein Dünnen und Vereinzeln eines Wafers unter Verwendung eines Trockenätzens. In der Oberseite des Wafers werden Rillen gebildet, woraufhin der Wafer von der Rückseite zum Freilegen der Rillen gedünnt wird.
  • Die EP 2 015 356 A1 offenbart ein Verfahren zum Vereinzeln von Wafer, bei dem Gräben zwischen Chips erzeugt werden, ein Vereinzelungsband auf die aktive Seite der Wafer und über die Gräben aufgebracht wird und der Wafer zum Vereinzeln der Chips von der Rückseite geätzt wird.
  • Aus der US 2004/0 113 283 A1 ist ein Verfahren bekannt, bei dem eine Mehrzahl von Polymergefüllten Gräben zwischen Chips in einer Oberfläche eines Wafers vorgesehen sind, wobei das Substrat von einer gegenüberliegenden Oberfläche her geätzt wird, um die Gräben freizulegen. Rillen werden durch die Polymer-gefüllten Gräben erzeugt, um den Wafer zu vereinzeln.
  • Aus der US 2010/0 233 867 A1 ist ein Verfahren zum Erzeugen segmentierter Chips bekannt, bei dem Gräben zwischen Chips mit einem flüssigen Kleber gefüllt werden. Ein starrer Träger wird aufgebracht und ein Dünnen wird von der Rückseite her durchgeführt.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Durch veranschaulichende Ausführungsformen der vorliegenden Erfindung werden diese und andere Probleme im Allgemeinen gelöst oder umgangen und technische Vorteile im Allgemeinen erzielt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden eines Grabens von einer oberen Oberfläche eines Substrats mit einem Bauelementgebiet, das sich neben der oberen Oberfläche als bei einer gegenüberliegenden unteren Oberfläche befindet. Der Graben umgibt die Seitenwände des Bauelementgebiets. Der Graben wird mit einem Kleber gefüllt. Eine Kleberschicht wird über der oberen Oberfläche des Substrats und dem gefüllten Graben ausgebildet, wobei ein Klebermaterial des Klebers von einem Klebermaterial der Kleberschicht verschieden ist. Ein Träger wird mit der Kleberschicht angebracht. Das Substrat wird von der unteren Oberfläche aus verdünnt, um mindestens einen Abschnitt des Klebers und eine hintere Oberfläche des Bauelementgebiets zu exponieren. Die Kleberschicht wird mittels eines ersten Ätzschritts entfernt und Kleber wird mittels eines nachfolgenden zweiten Ätzschritts geätzt, um eine Seitenwand des Bauelementgebiets zu exponieren.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung beinhaltet ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden eines Grabens von einer oberen Oberfläche eines Substrats mit einem Bauelementgebiet. Das Bauelementgebiet befindet sich neben der oberen Oberfläche als eine gegenüberliegende untere Oberfläche des Substrats. Der Graben umgibt Seitenwände des Bauelementgebiets. Seitenwände des Bauelementgebiets werden mit einer Klebstoffschicht ausgekleidet und der Graben wird mit einem Kleber gefüllt. Eine Kleberschicht wird durch den Kleber über der oberen Oberfläche des Substrats ausgebildet. Die Klebstoffschicht weist eine von der Kleberschicht verschiedene Komponente auf. Ein Träger wird mit der Kleberschicht angebracht. Das Substrat wird dann von der unteren Oberfläche aus verdünnt, um mindestens einen Abschnitt des Klebers und eine hintere Oberfläche des Bauelementgebiets zu exponieren. Ein hochdichtes Plasma wird unter Verwendung von CF4 und Sauerstoff generiert. Der Kleber in dem Graben und über der oberen Oberfläche des Substrats wird unter Verwendung des hochdichten Plasmas geätzt, um eine Seitenwand des Bauelementgebiets zu exponieren.
  • Das Obengesagte hat die Merkmale einer Ausführungsform der vorliegenden Erfindung recht allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen.
  • Es zeigen:
  • 1, die die 1A und 1B enthält, ein Halbleiterbauelement während der Fabrikation nach der Ausbildung von Bauelementgebieten und Metallisierungsschichten gemäß einem Vergleichsbeispiel, wobei 1A eine Querschnittsansicht und 1B eine Draufsicht zeigen;
  • 2 das Halbleiterbauelement nach der Ausbildung mehrerer Gräben gemäß Vergleichsbeispielen;
  • 3 das Halbleiterbauelement nach dem Füllen der mehreren Gräben mit einer Kleberkomponente und Anbringen eines Trägers gemäß Vergleichsbeispielen;
  • 4 einen nachfolgenden Schritt vor dem Exponieren der unteren Oberfläche des Substrats gegenüber einem Verdünnungsprozess gemäß Vergleichsbeispielen;
  • 5 das Halbleiterbauelement nach einem Verdünnungsprozess gemäß Vergleichsbeispielen;
  • 6, die die 6A und 6B enthält, das Halbleiterbauelement, wobei mehrere Chips in eine Matrix der Kleberkomponente eingebettet sind, wobei 6A eine Querschnittsansicht und 6B eine Draufsicht zeigen;
  • 7 das Halbleiterbauelement während eines Plasmaätzprozesses zum Entfernen der Kleberkomponente Vergleichsbeispielen;
  • 8, die die 8A und 8B enthält, das Halbleiterbauelement nach dem Entfernen der Kleberkomponente Vergleichsbeispielen, wobei 8A eine Querschnittsansicht und 8B eine Draufsicht zeigen;
  • 9–11 eine Querschnittsansicht eines Halbleiterbauelements während unterschiedlicher Fabrikationsstadien gemäß einer Ausführungsform der Erfindung; und
  • 12 eine Querschnittsansicht eines Halbleiterbauelements während der Fabrikation gemäß einer alternativen Ausführungsform der Erfindung.
  • Entsprechende Zahlen und Symbole beziehen sich in den verschiedenen Figuren allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung verschiedener Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
  • Chip Scale Packages (CSP) werden für das Kapseln kleiner Komponenten wie etwa Dioden, Transistoren und anderen verwendet. CSPs weisen in der Regel eine Fläche auf, die nicht größer ist als das 1,2fache des Die, und sind üblicherweise ein aus einem einzelnen Die bestehendes, direkt oberflächenmontierbares Package. Beispielsweise können die Die-Größen zwischen etwa 0,05 mm2 und etwa 50 mm2 variieren. Wegen der kleinen Dies liefert jeder Wafer viele tausende Einheiten. Beispielsweise kann ein Wafer mit ca. 20 cm Durchmesser (8-Inch-Wafer) bis zu 200.000 bis 600.000 Dies liefern. Die Montage von solchen kleinen Dies kann nach der Fabrikation in einer anderen oder der gleichen Einrichtung durchgeführt werden, indem lose Dies beispielsweise unter Verwendung eines speziellen Aufgreifprozesses wie „Ball Feed”-Verfahrens aufgegriffen werden.
  • Bei kleinen Dies kann ein substantielles Ausmaß an Grundfläche auf dem Siliziumwafer zu Sägestraßen verlorengehen, die Gebiete sind, die benachbarte Dies trennen. Deshalb werden Verfahren zum Ausbilden kleiner Halbleiterdies benötigt, die schmale Sägestraßen verwenden. Schmale Sägestraßen können durch den Einsatz von chemischen und/oder Plasmaätzprozessen ermöglicht werden. Chemische Ätzprozesse können jedoch in der Praxis (innerhalb einer akzeptablen Zeit) nicht durch den ganzen Wafer ätzen. Deshalb muss eine Kombination aus mechanischen und chemischen Prozessen beim Zersägen eines Wafer in mehrere Halbleiterdies verwendet werden. Solche Verfahren erfordern jedoch, dass die mit dem Stabilisieren eines dünnen Wafer während eines Verdünnungs- oder Schleifprozesses assoziierten Probleme überwunden werden. Ausführungsformen der Erfindung überwinden diese und andere Probleme, um das Zersägen eines Halbleiterwafer in Dies zu ermöglichen.
  • Die 1–8 zeigen ein Verfahren zum Herstellen eines Halbleiterdie gemäß einem Vergleichsbeispiel. Die 9–12 zeigen Ausführungsformen zum Herstellen des Halbleiterdie.
  • 1, die die 1A und 1B enthält, zeigt ein Halbleitersubstrat nach der Ausbildung von Bauelementgebieten und Metallisierungsschichten, wobei 1A eine Querschnittsansicht und 1B eine Draufsicht zeigen.
  • Unter Bezugnahme auf 1A wird ein Halbleitersubstrat 10 nach der Beendigung der Front-End-Verarbeitung und Back-End-Verarbeitung gezeigt. Das Halbleitersubstrat 10 weist mehrere darin ausgebildete Halbleiterbauelemente auf, d. h. Chip 100. Bei dem Chip 100 kann es sich um einen beliebigen Typ von Chip handeln. Beispielsweise kann der Chip 100 ein Logikchip, ein Speicherchip, ein analoger Chip und andere Arten von Chips sein. Der Chip 100 kann mehrere Bauelemente wie etwa Transistoren oder Dioden umfassen, die eine integrierte Schaltung bilden, oder kann ein diskretes Bauelement wie etwa ein einzelner Transistor oder eine einzelne Diode sein.
  • Bei einem Beispiel kann das Substrat 10 einen Halbleiterwafer wie etwa einen Siliziumwafer umfassen. Bei anderen Beispielen kann das Substrat 10 andere Halbleitermaterialien einschließlich Legierungen wie etwa SiGe, SiC oder Verbundhalbleitermaterialien wie etwa GaAs, InP, InAs, GaN, Saphir, Silizium-auf-Isolation umfassen, als Beispiel.
  • Unter Bezugnahme auf 1A sind Bauelementgebiete 110 innerhalb des Substrats 10 angeordnet. Die Bauelementgebiete 110 können bei verschiedenen Beispielen dotierte Gebiete beinhalten. Weiterhin kann ein gewisser Teil der Bauelementgebiete 110 über dem Substrat 10 ausgebildet sein. Die Bauelementgebiete 110 können die aktiven Gebiete wie etwa Kanalgebiete von Transistoren enthalten.
  • Das Substrat 10 umfasst eine obere Oberfläche 11 und eine gegenüberliegende untere Oberfläche 12. Bei verschiedenen Beispielen werden die aktiven Bauelemente näher an der oberen Oberfläche 11 des Substrats 10 als der unteren Oberfläche 12 ausgebildet. Die aktiven Bauelemente werden in Bauelementgebieten 110 des Substrats 10 ausgebildet. Bauelementgebiete 110 erstrecken sich über eine Tiefe dDR, die je nach dem Bauelement etwa 50 μm bis etwa 500 μm und etwa 200 μm bei einem Beispiel beträgt.
  • Bei verschiedenen Beispielen werden alle erforderlichen Zwischenverbindungen, Verbindungen, Pads usw. zum Koppeln zwischen Bauelementen und/oder mit einer externen Schaltungsanordnung über dem Substrat 10 ausgebildet. Dementsprechend wird eine Metallisierungsschicht 20 über dem Substrat 10 ausgebildet. Die Metallisierungsschicht 20 kann eine oder mehrere Metallisierungsebenen umfassen. Jede Metallisierungsebene kann Metallleitungen oder Vias, die in eine Isolierschicht eingebettet sind, umfassen. Die Metallisierungsschicht 20 kann Metallleitungen und Vias zum Kontaktieren der Bauelementgebiete 110 und auch zum Koppeln verschiedener Bauelemente innerhalb jedes Chips 100 umfassen.
  • Eine Schutzschicht 30, wie etwa eine Passivierungsschicht, kann vor weiterer Verarbeitung über der Metallisierungsschicht 20 ausgebildet werden. Die Schutzschicht 30 kann ein Oxid, Nitrid, Polyimid oder andere dem Fachmann bekannte geeignete Materialien umfassen. Die Schutzschicht 30 kann bei einem Beispiel eine Hartmaske und bei einem anderen Beispiel eine Resistmaske umfassen. Die Schutzschicht 30 unterstützt das Schützen der Metallisierungsschicht 20 sowie der Bauelementgebiete 110 während der nachfolgenden Verarbeitung.
  • Weiterhin wird nach dem Verdünnen eine Endtiefe des Chips 100 bestimmt, wie nachfolgend beschrieben wird.
  • 1B zeigt eine Draufsicht auf das Substrat 10, das mehrere Chips umfasst. Jeder Chip 100 ist von jedem anderen durch mehrere als Ritzlinien oder Sägekanäle 50 bezeichnete Gebiete getrennt. Die Sägekanäle 50 können eine zusätzliche Schaltungsanordnung oder andere Strukturen umfassen, die zum Testen verwendet werden können.
  • Unter Bezugnahme auf die Querschnittsansicht von 2 werden mehrere Gräben 60 ausgebildet. Bei verschiedenen Beispielen werden die mehreren Gräben 60 unter Verwendung eines Plasmasägeprozesses ausgebildet. Die mehreren Gräben 60 werden entlang der Sägekanäle 50 ausgebildet. Wie in 2 gezeigt, beträgt nach dem teilweisen Zersägen die Höhe H60 der mehreren Gräben 60 etwa 50 μm bis etwa 500 μm und etwa 200 μm bei einem Beispiel. Die Breite W60 der mehreren Gräben 60 beträgt etwa 10 μm bis etwa 50 μm und etwa 20 μm bei einem Beispiel. Die Länge L100 des Chips 100 beträgt etwa 200 μm bis etwa 10 mm und etwa 300 μm bei einem Beispiel. Das Verhältnis der Höhe H60 der mehreren Gräben 60 zu der Länge L100 des Chips 100 beträgt etwa 2,5:1 (kleine Chipfläche) bis etwa 1:20 (große Chipfläche).
  • Unter Bezugnahme auf 3 wird das Substrat 10 unter Verwendung eines Klebers an einem Träger 80 angebracht. Die mehreren Gräben 60 werden mit einer Kleberverbindung 70 gefüllt. Bei verschiedenen Beispielen umgibt die Kleberverbindung 70 alle Seitenwände um den Chip 100 herum. Bei verschiedenen Beispielen reicht es wegen der großen Anzahl an kleinen Chips 100 nicht aus, eine Kleberschicht nur über der oberen Oberfläche der Schutzschicht 30 zu haben, wie beim konventionellen Wafer-Handling-Prozess, um eine mechanische Stabilität bereitzustellen. Wegen der kleinen Fläche des Chips 100 und der großen Anzahl von Chips 100 pro Wafer (z. B. etwa 200.000 bis etwa 500.000) werden sie auch entlang der Seitenwände gestützt, um ein mechanisches Versagen des Substrats 10 während der Substratverdünnung zu vermeiden.
  • Nach dem Füllen der mehreren Gräben 60 mit der Kleberverbindung 70 wird eine Überfüllungsschicht 70A über der oberen Oberfläche der Schutzschicht 30 ausgebildet. Bei verschiedenen Beispielen weist die Überfüllungsschicht 70A eine Dicke von etwa 1 um bis etwa 100 μm auf.
  • Ein Träger 80 wird über der Überfüllungsschicht 70A der Kleberverbindung 70 platziert. Die viskose Art der Kleberverbindung 70 gestattet, dass sie entlang der Seitenwände der mehreren Gräben 60 strömt. Bei verschiedenen Beispielen werden die Oberflächenspannung und die Viskosität der Kleberverbindung 70 so gewählt, dass die Benetzung der Seitenwände der mehreren Gräben 60 maximiert ist.
  • Weiterhin kann bei einigen Beispielen eine Grundierbeschichtung vor dem Auftragen der Kleberverbindung 70 aufgebracht werden. Die Grundierbeschichtung ist so abgestimmt, dass sie mit der Oberfläche der mehreren Gräben 60 reagiert und Oberflächen mit einer potentiell hohen Oberflächenenergie durch Ausbilden einer Grundierschicht in Oberflächen mit einer niedrigeren Oberflächenenergie umwandelt. Somit interagiert die Kleberverbindung 70 nur mit der Grundierschicht, was das Bonden verbessert.
  • Die Kleberverbindung 70 kann bei einer oder mehreren Beispielen eine organische Verbindung wie etwa eine epoxidbasierende Verbindung umfassen. Bei verschiedenen Beispielen umfasst die Kleberverbindung 70 einen acrylbasierten, nicht-photoaktiven, organischen Klebstoff. Bei einem weiteren Beispiel umfasst die Kleberverbindung 70 SU-8, das ein epoxidbasierter Negativ-Fotoresist ist.
  • Bei alternativen Beispielen kann die Kleberverbindung 70 eine Formmasse umfassen. Bei einem Beispiel umfasst die Kleberverbindung 70 ein Imid und/oder Komponenten wie etwa Polymethylmethacrylat (PMMA), das beim Ausbilden eines Polyimids verwendet wird.
  • Bei einem weiteren Beispiel umfasst die Kleberverbindung 70 Komponenten zum Ausbilden eines epoxidbasierten Harzes oder Copolymers und kann Komponenten für ein festes Epoxidharz und ein flüssiges Epoxidharz enthalten. Beispiele der Erfindung enthalten auch Kombinationen aus einer unterschiedlichen Art von Kleberkomponenten und Nicht-Kleberkomponenten wie etwa Kombinationen aus organischem Klebstoff auf Acrylbasis, SU-8, Imid, epoxidbasierten Harzen usw.
  • Bei verschiedenen Beispielen umfasst die Kleberkomponente 70 weniger als etwa 1% anorganisches Material und bei einem Beispiel etwa 0,1% bis etwa 1% anorganisches Material. Das Fehlen eines anorganischen Inhalts verbessert das Entfernen der Kleberkomponente 70, ohne dass nach dem Plasmaätzen Reste zurückbleiben (unten in 7 beschrieben).
  • Bei einer oder mehreren Beispielen kann die Kleberverbindung 70 duroplastische Harze umfassen, die durch Tempern bei einer erhöhten Temperatur gehärtet werden können. Alternativ kann bei einigen Beispielen ein Tempern oder Aushärten bei niedriger Temperatur durchgeführt werden, um die Kleberverbindung 70 zu härten, so dass eine Klebebindung zwischen dem Träger 80 und der Kleberverbindung 70 und zwischen der Kleberverbindung 70 und dem Substrat 10 entsteht. Einige Beispiele erfordern möglicherweise keine zusätzliche Erhitzung und können bei Raumtemperatur gehärtet werden.
  • Bei verschiedenen Beispielen jedoch wird die Kleberkomponente 70 so gewählt, dass Hochtemperaturprozesse minimiert werden, weil in diesem Stadium der Verarbeitung die Bauelementgebiete 110 und die Metallisierungsschicht 20 bereits hergestellt worden sind und deshalb eine Hochtemperaturverarbeitung sich auf diese Schichten abträglich auswirken kann.
  • Wie als nächstes in 4 dargestellt, wird die untere Oberfläche 12 des Substrats 10 einem Verdünnungsprozess ausgesetzt. Ein Verdünnungswerkzeug 90, das bei einem Beispiel ein Schleifwerkzeug sein kann, reduziert die Dicke des Substrats 10. Bei einem anderen Beispiel kann das Verdünnungswerkzeug 90 einen chemischen Prozess wie etwa eine Nassätzung oder eine Plasmaätzung zum Verdünnen des Substrats 10 verwenden.
  • Unter Bezugnahme auf 5 wird der Verdünnungsprozess nach dem Erreichen der unteren Oberfläche der mehreren Gräben 60 gestoppt. Somit ist nach dem Verdünnen eine untere Oberfläche 13 der Bauelementgebiete 110 zusammen mit einer Oberfläche der Kleberkomponente 70 innerhalb der mehreren Gräben 60 exponiert.
  • Eine rückseitige Metallisierungsschicht 120 wird über der unteren Oberfläche 13 ausgebildet. Die rückseitige Metallisierungsschicht 120 kann bei einem Beispiel als eine (unstrukturierte) Metallschicht ausgebildet werden. Bei einem anderen Beispiel kann eine strukturierte Metallschicht innerhalb der rückseitigen Metallisierungsschicht 120 ausgebildet werden. Bei einem Beispiel können Umverdrahtungsleitungen innerhalb der rückseitigen Metallisierungsschicht 120 ausgebildet werden. Die Umverdrahtungsleitungen können als Zwischenverbindung auf der Rückseite verwendet werden, die beispielsweise verschiedene Schaltungsblöcke (z. B. Bauelemente auf einem System auf dem Chip) koppeln.
  • 6, die die 6A und 6B enthält, zeigt die mehreren, in eine Matrix der Kleberverbindung 70 eingebetteten Chips, wobei 6A eine Querschnittsansicht und 6B eine Draufsicht zeigen. In diesem Stadium der Verarbeitung sind die Chips 100 innerhalb der Kleberkomponente 70 aufgehängt, weil das Substrat 10 durch Verdünnen entfernt worden ist (6B). Die Chips 100 können entlang der unteren Oberfläche 13 durch die rückseitige Metallisierungsschicht 120 angebracht sein.
  • Unter Bezugnahme auf 7 werden die eingebetteten Chips 100 in einer Plasmakammer 150 eines Plasmawerkzeugs platziert und einem Plasmaprozess ausgesetzt.
  • Bei verschiedenen Beispielen wird ein hochdichtes Plasma zum Entfernen der Kleberkomponente 70 verwendet. Dementsprechend ist das Plasmawerkzeug ein Ätzwerkzeug mit hochdichtem Plasma, beispielsweise ein Mikrowellengenerator-Plasmawerkzeug oder alternativ ein induktiv gekoppeltes Plasmawerkzeug. Die Plasmachemie wird durch einen Strom von Gasen durch die Kammer von einem Einlass 181 und einem Auslass 182 gesteuert. Die waferartige Struktur mit den mehreren, in die Kleberverbindung 70 eingebetteten Chips 100 wird auf einem Spannfutter platziert. Das Plasma kann generiert werden, indem der Leistungseingangsknoten 190 von etwa 100 Watt bis etwa 2000 Watt und bei einem Beispiel etwa 850 Watt bestromt wird. Außerdem kann bei einigen Beispielen ein durch eine Mikrowellenplasmagenerierungseinheit generiertes entferntes Plasma verwendet werden.
  • Bei verschiedenen Beispielen wird das Plasma aus einer Mischung aus Tetrafluormethan (CF4) und Sauerstoff gebildet. Bei einer CF4 umfassenden Ätzchemie führt der Zusatz von O2 zu der Erzeugung von mehr freien Fluorradikalen, was das Reaktionsvermögen des Plasmas erhöht.
  • Konventionelle Plasmaprozesse, die einen Prozess mit niedriger Dichte verwenden, ätzen Siliziumdioxid und Siliziumnitrid signifikant. Weiterhin ist diese Ätzung isotrop, was eine etwaige Überätzung der darüberliegenden Schichten verschlimmert. Beispiele vermeiden ein derartiges abträgliches Entfernen von Oxid- und Nitridschichten von über dem Chip 100, indem eine Ätzchemie mit verbesserter Selektivität eingesetzt wird. Bei verschiedenen Beispielen ist die relative Menge an CF4 in dem Plasma relativ zu Sauerstoff sehr gering, was die Selektivität des Plasmas verbessert. Bei einer oder mehreren Beispielen beträgt ein Verhältnis der CF4-Menge zu der Sauerstoffmenge in dem durch den Einlass 181 in die Plasmakammer 150 eingespeisten Gas etwa 1:10 bis etwa 1:100. Bei verschiedenen Beispielen beträgt die Ätzselektivität zwischen der Kleberkomponente 70 und dem Siliziumdioxid etwa 1:0,05 bis etwa 1:0,1, zwischen der Kleberkomponente 70 und dem Siliziumnitrid etwa 1:0,05 bis etwa 1:0,1 und zwischen der Kleberkomponente 70 und dem Silizium etwa 1:0,025 bis etwa 1:0,05. Deshalb entfernt der Ätzprozess die Kleberkomponente 70, ohne die anderen Komponenten des Chips 100 zu entfernen.
  • Weiterhin ist bei verschiedenen Beispielen das Ätzen aufgrund der großen Anzahl von Fluorradikalen und des Kammerdrucks isotrop. Durch einen isotropen Ätzprozess wird die Entstehung von Abstandshaltern aus Kleberkomponente 70 um die Seitenwände der Bauelementgebiete 110 herum vermieden. Nach dem Plasmaprozess exponieren die Seitenwände der Bauelementgebiete 110 das Halbleitermaterial, wodurch keine Partikel/Reste oder Abstandshalter der Kleberkomponente 70 zurückbleiben, die danach möglicherweise oxidieren und ein natives Oxid bilden. Vorteilhafterweise bleiben wegen der flüchtigen Natur der Kleberkomponente 70 keine Partikel oder kein Rest zurück.
  • Bei verschiedenen Beispielen entfernt der Plasmaprozess vorteilhafterweise die Kleberkomponente 70 beispielsweise mit einer Dicke von etwa 10 μm bis etwa 50 μm in weniger als einer Stunde.
  • 8, die die 8A und 8B enthält, zeigt die Chips 100 nach dem Entfernen der Kleberkomponente 70 gemäß einem Beispiel, wobei 8A eine Querschnittsansicht und 8B eine Draufsicht zeigen. Die rückseitige Metallisierungsschicht 120 kann zersägt werden oder kann ausreichend dünn sein, um durch mechanischen Druck (z. B. Biegen) gebrochen zu werden, wodurch mehrere Halbleiterbauelemente ausgebildet werden.
  • Die 9–11 zeigen eine Ausführungsform der Erfindung zum Ausbilden mehrerer Halbleiterbauelemente.
  • Bei dieser Ausführungsform folgt der Prozessfluss des vorausgegangenen Beispiels, wie bezüglich 1–2 beim Ausbilden mehrerer Gräben 60 beschrieben. Danach wird jedoch unter Bezugnahme auf 9 bei dieser Ausführungsform mehr als ein Kleber verwendet. Zuerst werden die mehreren Gräben 60 mit einer Kleberkomponente 70 gefüllt. Nach dem Füllen der mehreren Gräben 60 wird eine Kleberschicht mit einer zweiten Kleberkomponente 170 über der oberen Oberfläche der Schutzschicht 30 und der oberen Oberfläche der Kleberkomponente 70 ausgebildet. Beispielsweise kann die zweite Kleberkomponente 170 derart gewählt werden, dass sie mit einem Nassätzprozess leicht entfernt wird, wodurch die Zeit für den Plasmaätzprozess reduziert wird. Alternativ kann die zweite Kleberkomponente 170 so gewählt werden, dass sie in dem Plasmaprozess schneller entfernt wird. Beispielsweise kann die zweite Kleberkomponente 170 im Vergleich zu der Kleberkomponente 70 weniger dicht sein und schneller geätzt werden. Die zweite Kleberkomponente 170 kann wegen der unterschiedlichen Anforderungen zwischen dem die Gräben 60 füllenden Material und der planaren Kleberschicht eine andere Zusammensetzung als die Kleberkomponente 70 aufweisen. Beispielsweise kann es erforderlich sein, dass das die Gräben 60 füllende Material eine gute Benetzbarkeit aufweist, um mechanische Stabilität bereitzustellen, während die Kleberschicht zwischen dem Substrat 10 und dem Träger 80 möglicherweise nur eine Bindungsstütze benötigt.
  • Unter Bezugnahme auf 10 wird eine rückseitige Metallisierungsschicht 120 wie in dem vorausgegangenen Beispiel ausgebildet. Als nächstes wird, wie in 11 gezeigt, die zweite Kleberkomponente 170 in einem ersten Ätzschritt entfernt. Bei einer Ausführungsform ist der erste Ätzschritt ein Nassätzprozess.
  • Als nächstes werden die Chips 100 in einer Ätzkammer platziert und die Kleberkomponente 70 wird in einem hochdichten Plasma geätzt, wie bezüglich 7 beschrieben. Die nachfolgende Verarbeitung folgt dem vorausgegangenen Beispiel.
  • 12 zeigt eine weitere Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements.
  • Diese Ausführungsform ist ähnlich der Ausführungsform von 9–11, weil sie die Kleberkomponente 70 und die zweite Kleberkomponente 170 aufweist. Diese Ausführungsform enthält jedoch weiterhin eine dritte Kleberkomponente 270 zwischen der Kleberkomponente 70 und den Seitenwänden des Chips 100. Bei einigen Ausführungsformen kann die zweite Kleberkomponente 170 übersprungen werden, wodurch man nur die Kleberkomponente 70 und die dritte Kleberkomponente 270 hat.
  • Wie in 12 dargestellt, wird die dritte Kleberkomponente 270 als eine Auskleidung über den Seitenwänden der mehreren Gräben 60 ausgebildet, die die Seitenwände des Chips 100 bilden. Die dritte Kleberkomponente 270 kann bei verschiedenen Ausführungsformen eine Dicke von etwa 0,05 μm bis etwa 0,1 μm umfassen. Die dritte Kleberkomponente 270 kann zum Fördern der Haftung verwendet werden, während die Leichtigkeit, mit der der Kleber danach entfernt wird, verbessert wird.
  • Beispielsweise kann sich bei einer Ausführungsform die dritte Kleberkomponente 270 in einem Ätzprozess wie etwa einer Plasmaätzung im Vergleich zu der Kleberkomponente 70 viel leichter entfernen lassen. Deshalb wird der die Seitenwände des Chips 100 kontaktierende Kleber (dritte Kleberkomponente 270) entfernt, ohne dass irgendwelche Reste zurückbleiben. Bei einer oder mehreren alternativen Ausführungsformen kann das Klebermaterial mehrere Schichten umfassen. Somit reduziert sich die Dichte des Klebermaterials bei dieser Ausführungsform entlang der Tiefe, so dass die tieferen Schichten des Klebers schneller geätzt werden als die oberen Schichten.
  • Weiterhin lässt sich bei einem weiteren Ausführungsbeispiel die Kleberkomponente 70 möglicherweise leichter entfernen als die dritte Kleberkomponente 270. Eine derartige Ausführungsform kann verwendet werden, um die Plasmaätzzeit zu senken. Dies kann vorteilhaft sein, wenn die dritte Kleberkomponente 270 die erforderliche strukturelle Stabilität liefert, die möglicherweise unter Verwendung der Kleberkomponente 70 direkt an den Seitenwänden des Chips 100 nicht erzielt werden kann. Somit nimmt die Dichte des Klebermaterials bei dieser Ausführungsform entlang der Tiefe zu, so dass die tieferen Schichten des Klebers zum Ätzen länger benötigen, während die oberen Schichten relativ schneller entfernt werden.

Claims (18)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: Ausbilden eines Grabens von einer oberen Oberfläche eines Substrats, das ein Bauelementgebiet neben der oberen Oberfläche aufweist, zu einer gegenüberliegenden unteren Oberfläche, wobei der Graben Seitenwände des Bauelementgebiets umgibt; Füllen des Grabens mit einem Kleber; Ausbilden einer Kleberschicht über der oberen Oberfläche des Substrats und dem gefüllten Graben, wobei ein Klebermaterial des Klebers von einem Klebermaterial der Kleberschicht verschieden ist; Anbringen eines Trägers mit der Kleberschicht; Verdünnen des Substrats von der unteren Oberfläche, um mindestens einen Abschnitt des Klebers und eine hintere Oberfläche des Bauelementgebiets zu exponieren; Entfernen der Kleberschicht mittels eines ersten Ätzschritts; und Ätzen des Klebers, um eine Seitenwand des Bauelementgebiets zu exponieren mittels eines nachfolgenden zweiten Ätzschritts.
  2. Verfahren nach Anspruch 1, wobei die Seitenwand des Bauelementgebiets nach dem Ätzen keinen Rest von dem Kleber aufweist.
  3. Verfahren nach Anspruch 1, das weiterhin das Ausbilden einer rückseitigen Metallisierungsschicht über der hinteren Oberfläche des Bauelementgebiets vor dem Entfernen der Kleberschicht und nach dem Verdünnen des Substrats aufweist.
  4. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: Ausbilden eines Grabens von einer oberen Oberfläche eines Substrats, das ein Bauelementgebiet neben der oberen Oberfläche aufweist, zu einer gegenüberliegenden unteren Oberfläche, wobei der Graben Seitenwände des Bauelementgebiets umgibt; Auskleiden der Seitenwände des Bauelementgebiets mit einer Klebstoffschicht und nachfolgendes Füllen des Grabens mit einem Kleber, wobei die Klebstoffschicht eine von der Kleberschicht verschiedene Komponente aufweist; Ausbilden einer Kleberschicht über der oberen Oberfläche des Substrats; Anbringen eines Trägers mit der Kleberschicht; Verdünnen des Substrats von der unteren Oberfläche, um mindestens einen Abschnitt des Klebers und eine hintere Oberfläche des Bauelementgebiets zu exponieren; Entfernen der Kleberschicht; und Ätzen des Klebers, um eine Seitenwand des Bauelementgebiets zu exponieren.
  5. Verfahren nach Anspruch 4, wobei ein Klebermaterial des Klebers das gleiche ist wie ein Klebermaterial der Kleberschicht.
  6. Verfahren nach Anspruch 5, wobei der Kleber und die Kleberschicht in einem einzelnen kontinuierlichen Prozess ausgebildet werden.
  7. Verfahren nach Anspruch 1, wobei das Klebermaterial des Klebers einen acrylbasierten organischen Klebstoff aufweist.
  8. Verfahren nach Anspruch 1, wobei das Klebermaterial des Klebers einen epoxidbasierten negativen Fotoresist aufweist.
  9. Verfahren nach Anspruch 1, wobei das Klebermaterial des Klebers weniger als etwa 1% anorganisches Material aufweist.
  10. Verfahren nach Anspruch 1, wobei das Klebermaterial des Klebers ein Imid aufweist.
  11. Verfahren nach Anspruch 1, wobei der Graben mindestens ein 1 μm tief ist und wobei das Ätzen des Klebers das Ätzen von mindestens 1 μm des Klebers unter Verwendung eines hochdichten Plasmas aufweist.
  12. Verfahren nach Anspruch 11, wobei die Kleberschicht mindestens 1 μm dick ist und wobei das Entfernen der Kleberschicht das Verwenden des hochdichten Plasmas aufweist, wobei das hochdichte Plasma unter Verwendung von CF4 und Sauerstoff ausgebildet wird.
  13. Verfahren nach Anspruch 12, wobei ein Verhältnis der CF4-Menge zu der Sauerstoffmenge beim Ausbilden des hochdichten Plasmas etwa 1:10 bis etwa 1:100 beträgt.
  14. Verfahren nach Anspruch 13, wobei ein Prozentsatz einer Kleberkomponente in der Klebstoffschicht höher als ein Prozentsatz einer Kleberkomponente in dem Kleber ist.
  15. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: Ausbilden eines Grabens von einer oberen Oberfläche eines Substrats, das ein Bauelementgebiet neben der oberen Oberfläche aufweist, zu einer gegenüberliegenden unteren Oberfläche, wobei der Graben Seitenwände des Bauelementgebiets umgibt; Auskleiden der Seitenwände des Bauelementgebiets mit einer Klebstoffschicht und nachfolgendes Füllen des Grabens mit einem Kleber, wobei der Kleber weiterhin eine Kleberschicht über der oberen Oberfläche des Substrats bildet, wobei die Klebstoffschicht eine von der Kleberschicht verschiedene Komponente aufweist; Anbringen eines Trägers mit der Kleberschicht; Verdünnen des Substrats von der unteren Oberfläche, um mindestens einen Abschnitt des Klebers und eine hintere Oberfläche des Bauelementgebiets zu exponieren; unter Verwendung von CF4 und Sauerstoff, Generieren eines hochdichten Plasmas; und unter Verwendung des hochdichten Plasmas, Ätzen des Klebers in dem Graben und über der oberen Oberfläche des Substrats, um eine Seitenwand des Bauelementgebiets zu exponieren.
  16. Verfahren nach Anspruch 15, wobei ein Verhältnis der CF4-Menge zu der Sauerstoffmenge beim Ausbilden des hochdichten Plasmas etwa 1:10 bis etwa 1:100 beträgt.
  17. Verfahren nach Anspruch 15, wobei die Seitenwand des Bauelementgebiets nach dem Ätzen keinen Rest von dem Kleber aufweist.
  18. Verfahren nach Anspruch 17, wobei ein Prozentsatz einer Kleberkomponente in der Klebstoffschicht höher als ein Prozentsatz einer Kleberkomponente in dem Kleber ist.
DE102013200761.2A 2012-01-20 2013-01-18 Verfahren zum Ausbilden von Halbleiterbauelementen Active DE102013200761B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/355,003 2012-01-20
US13/355,003 US8815706B2 (en) 2012-01-20 2012-01-20 Methods of forming semiconductor devices

Publications (2)

Publication Number Publication Date
DE102013200761A1 DE102013200761A1 (de) 2013-07-25
DE102013200761B4 true DE102013200761B4 (de) 2014-07-10

Family

ID=48742550

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013200761.2A Active DE102013200761B4 (de) 2012-01-20 2013-01-18 Verfahren zum Ausbilden von Halbleiterbauelementen

Country Status (3)

Country Link
US (1) US8815706B2 (de)
CN (1) CN103219272B (de)
DE (1) DE102013200761B4 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426808B (zh) * 2013-09-05 2016-04-13 华进半导体封装先导技术研发中心有限公司 用于临时键合的载片结构以及键合与拆键合方法
US10020285B2 (en) * 2014-09-04 2018-07-10 Infineon Technologies Austria Ag Method of producing a semiconductor device and a semiconductor device
CN104649220B (zh) * 2015-03-11 2016-04-13 华进半导体封装先导技术研发中心有限公司 低成本超薄mems结构和制作工艺
JP6492286B2 (ja) * 2015-09-25 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US10672664B2 (en) 2016-03-01 2020-06-02 Infineon Technologies Ag Composite wafer, semiconductor device, electronic component and method of manufacturing a semiconductor device
DE102016109165B4 (de) * 2016-05-18 2023-10-12 Infineon Technologies Ag Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen
JP2018156973A (ja) * 2017-03-15 2018-10-04 株式会社ディスコ ウェーハの加工方法
CN107180891A (zh) * 2017-04-11 2017-09-19 中国电子科技集团公司第十研究所 一种红外探测器的划片方法
CN112967967B (zh) * 2020-05-18 2022-03-25 重庆康佳光电技术研究院有限公司 一种发光芯片的转移方法及显示装置
CN114420621A (zh) * 2021-11-17 2022-04-29 武汉新芯集成电路制造有限公司 一种键合方法及半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056063A2 (en) * 2000-01-26 2001-08-02 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US20040113283A1 (en) * 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
EP2015356A1 (de) * 2007-07-13 2009-01-14 PVA TePla AG Verfahren zur Vereinzelung von Wafern
US20100233867A1 (en) * 2006-06-27 2010-09-16 Ryota Akiyama Method of producing segmented chips
US8058150B2 (en) * 2008-07-10 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Particle free wafer separation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5389182A (en) 1993-08-02 1995-02-14 Texas Instruments Incorporated Use of a saw frame with tape as a substrate carrier for wafer level backend processing
US6010967A (en) 1998-05-22 2000-01-04 Micron Technology, Inc. Plasma etching methods
US6277759B1 (en) 1998-08-27 2001-08-21 Micron Technology, Inc. Plasma etching methods
US6475966B1 (en) 2000-02-25 2002-11-05 Shipley Company, L.L.C. Plasma etching residue removal
US6420088B1 (en) * 2000-06-23 2002-07-16 International Business Machines Corporation Antireflective silicon-containing compositions as hardmask layer
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP4013753B2 (ja) 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
US7399376B2 (en) * 2004-05-04 2008-07-15 Eastman Kodak Company Polarizing plate laminated with an improved glue composition and a method of manufacturing the same
JP2006128567A (ja) * 2004-11-01 2006-05-18 Three M Innovative Properties Co 半導体パッケージのプリント配線板への接続方法
US8125595B2 (en) * 2005-03-08 2012-02-28 Sharp Kabushiki Kaisha Metal material and its manufacturing method, thin-film device and its manufacturing method, element-side substrate and its manufacturing method, and liquid crystal display and its manufacturing method
JP2007115972A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
US7450295B2 (en) * 2006-03-02 2008-11-11 Qualcomm Mems Technologies, Inc. Methods for producing MEMS with protective coatings using multi-component sacrificial layers
CN101507373A (zh) * 2006-06-30 2009-08-12 日本电气株式会社 布线板、使用布线板的半导体器件、及其制造方法
KR101087514B1 (ko) * 2006-09-11 2011-11-28 가부시키가이샤 알박 드라이 에칭 방법
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
WO2012054035A1 (en) * 2010-10-21 2012-04-26 Hewlett-Packard Development Company L.P. Adhesion-promoting surface
US8746375B2 (en) * 2011-05-19 2014-06-10 Baker Hughes Incorporated Wellbore tools having superhydrophobic surfaces, components of such tools, and related methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056063A2 (en) * 2000-01-26 2001-08-02 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US20040113283A1 (en) * 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
US20100233867A1 (en) * 2006-06-27 2010-09-16 Ryota Akiyama Method of producing segmented chips
EP2015356A1 (de) * 2007-07-13 2009-01-14 PVA TePla AG Verfahren zur Vereinzelung von Wafern
US8058150B2 (en) * 2008-07-10 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Particle free wafer separation

Also Published As

Publication number Publication date
US20130189830A1 (en) 2013-07-25
CN103219272B (zh) 2016-03-09
DE102013200761A1 (de) 2013-07-25
CN103219272A (zh) 2013-07-24
US8815706B2 (en) 2014-08-26

Similar Documents

Publication Publication Date Title
DE102013200761B4 (de) Verfahren zum Ausbilden von Halbleiterbauelementen
DE102014110666B4 (de) Verfahren zum kapseln von halbleitervorrichtungen
DE102013104048B4 (de) Verfahren zum Ausbilden von Halbleiterbauelementen
DE102012110982B4 (de) Verfahren für integrierte thermische Lösungen zur Verpackung integrierter Schaltkreise
DE102015116822B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102015106053B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102015105990B4 (de) Halbleiterbauelement und Herstellungsverfahren
DE102013101327B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements und Halbleiter-Bauelement
DE102019123272B4 (de) Verbindungsstruktur und Verfahren zum Bilden derselben
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102019116993A1 (de) Opufferspeicherdesign für package-integration
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102016101287B4 (de) Halbleitervorrichtungsstruktur und verfahren zu deren bildung
DE102009012594A1 (de) Durch-Substrat-Via-Halbleiterkomponenten
DE102010037941A1 (de) Verfahren und Vorrichtung zur Halbleiterbauelementfabrikation unter Verwendung eines rekonstituierten Wafer
DE102015106733A1 (de) Struktur und herangehensweise zum verhindern von dünnwaferriss
DE102014115653A1 (de) Elektrisch leitfähiger Rahmen auf einem Substrat zum Aufnehmen von elektronischen Chips
DE102018106434B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102015102579B4 (de) Halbleitervorrichtungen und Verfahren zur Ausbildung davon
DE102015112845B4 (de) Ein Verfahren zur Bearbeitung eines Substrats und ein Verfahren zur Bearbeitung eines Wafers
DE102008034693B4 (de) Verfahren zur Herstellung einer integrierten Schaltung mit verbundenem Vorderseitenkontakt und Rückseitenkontakt
DE102019117892A1 (de) Cowos-strukturen und verfahren zu deren herstellung
DE102015104476A1 (de) Kerbenvorbereitung für Rückseitenmetallisierung
DE112015002024T5 (de) Halbleitervorrichtung
DE102017215354A1 (de) Halbleiter und verfahren zum herstellen von halbleiterbauelementen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R020 Patent grant now final

Effective date: 20150411