DE102015112845B4 - Ein Verfahren zur Bearbeitung eines Substrats und ein Verfahren zur Bearbeitung eines Wafers - Google Patents

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Abstract

Substratbearbeitungsverfahren (100), wobei das Verfahren (100) Folgendes umfasst:das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chip-Strukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chip-Strukturen und eine Seitenwand auf jeder der zwei Chip-Strukturen definieren (110);das Anordnen eines Hilfs-Trägerelements auf dem Substrat, um die Chip-Strukturen und die mindestens eine Säule zu halten (120);das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken, wodurch die Chip-Strukturen zumindest teilweise eingekapselt werden (130);das Entfernen eines Abschnitts des Einkapselungsmaterials, um zumindest einen Abschnitt der mindestens einen Säule freizulegen (140); unddas zumindest teilweise Entfernen der mindestens einen Säule (150).

Description

  • Verschiedene Ausführungsformen betreffen allgemein ein Verfahren zur Bearbeitung eines Substrats und ein Verfahren zur Bearbeitung eines Wafers.
  • Im Allgemeinen kann eine Vielzahl an integrierten Schaltkreisen (auch als monolithische integrierte Schaltkreise, ICs, Chips oder Mikrochips bezeichnet) in der Halbleitertechnologie auf und/oder in einem Wafer bearbeitet werden. Der Wafer (oder das Substrat oder das Trägerelement) kann eine Vielzahl an integrierten-Schaltkreis-Strukturen in entsprechenden Wafergebieten umfassen. Die integrierten Schaltkreis-Strukturen können nach der Halbleiterbearbeitung typischerweise durch Ritzen und Brechen, durch mechanisches Sägen (beispielsweise unter Anwendung einer Trennsäge) und/oder durch Laserschneiden vereinzelt werden, um eine Vielzahl an Nacktchips (auch bezeichnet als Bare Dies) oder Chips aus den integrierten Schaltkreis-Strukturen des Wafers bereitzustellen. Dieses Verfahren wird typischerweise als Zerteilung (Vereinzelung, Singularisierung) oder Wafer-Zerteilung (Wafer-Vereinzelung, Wafer-Singularisierung) bezeichnet, wobei eine Vielzahl an Nacktchips (beispielsweise die sogenannten nackten Chips) oder Chips aus dem Wafer bereitgestellt werden. Ferner kann eine Endphase der Halbleitervorrichtungsherstellung das Einhausen (auch als Assemblierung, Häusen, Einkapselung oder Abdichtung bezeichnet) sein, wobei ein vereinzelter integrierter Schaltkreis (ein Nacktchip oder ein Chip) beispielsweise von einem Trägermaterial (Formmaterial oder Einkapselungsmaterial) umgeben sein kann, um physische Schäden und/oder Korrosion des vereinzelten integrierten Schaltkreises hintanzuhalten. Die Hülle, die den Nacktchip oder den Chip (das sogenannte Gehäuse oder Form) umgibt, kann auch die elektrischen Kontakte stützen, um den Nacktchip oder den Chip mit einer Peripherievorrichtung, beispielsweise einer Leiterplatte, zu verbinden.
  • Aus dem Dokument US 2005 / 0 194 670 A1 ist ein Verfahren zum Bearbeiten von Wafern bzw. Substraten mit einer Mehrzahl von Chip- oder IC- Strukturen auf Hilfsträgern aus Glas bekannt. Eine Grabenstruktur mit mindestens zwei Gräben bestehend aus Durchgangslöchern und Zerteilungsgräben wird in das Substrat bzw. den Wafer hinein gebildet und bildet eine Rippen-Struktur. Aus dem Dokument US 2003 / 0 110 628 A1 ist ein Wafer-Level-Packaging Verfahren bekannt, bei dem zwischen Nacktchips eine Grabenstruktur mit zwei Ausnehmungen zwischen den Nacktchips in einer Sägefolie ausgebildet sind.
  • Gemäß verschiedenen Ausführungsformen kann ein Substratbearbeitungsverfahren Folgendes umfassen: das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chipstrukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chipstrukturen und einer Seitenwand auf jeder der zwei Chipstrukturen definieren; das Anordnen eines zusätzlichen Trägerelements auf dem Substrat, um die Chipstrukturen und die mindestens eine Säule zu halten; das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken, wodurch die Chipstrukturen zumindest teilweise eingekapselt werden; das Entfernen eines Teils des Einkapselungsmaterials, um zumindest einen Teil der mindestens einen Säule freizulegen; und das zumindest teilweise Entfernen der mindestens einen Säule.
  • Gemäß verschiedenen Ausführungsformen können die Gräben von der Vielzahl der Gräben eine Breite größer als ungefähr 1 µm aufweisen. Gemäß verschiedenen Ausführungsformen kann der Abstand zwischen den mindestens zwei Gräben, die die Chip-Strukturen trennen, größer als ungefähr 1 µm sein. Mit anderen Worten, die Breite der Säule oder der Rippe, die die Chip-Strukturen trennt, kann größer als ungefähr 1 µm sein.
  • Gemäß verschiedenen Ausführungsformen kann das Hilfs-Trägerelement die Gräben bedecken.
  • Gemäß verschiedenen Ausführungsformen kann die mindestens eine Säule vollständig entfernt werden.
  • Gemäß verschiedenen Ausführungsformen können die Gräben sackförmige Gräben sein.
  • Gemäß verschiedenen Ausführungsformen kann das Substratbearbeitungsverfahren ferner Folgendes umfassen: das Entfernen des Substratmaterials von einer zweiten Seite des Substrats, die gegenüber der ersten Seite liegt, um die sackförmigen Gräben zu öffnen, nachdem das Substrat über einem Hilfs-Trägerelement angeordnet ist, um die Chip-Strukturen abzustützen.
  • Gemäß verschiedenen Ausführungsformen können sich die Gräben (zur Gänze) durch das Substrat hindurch von der ersten Seite des Substrats zu einer zweiten Seite des Substrats erstrecken, die gegenüber der ersten Seite liegt.
  • Gemäß verschiedenen Ausführungsformen kann das Substratbearbeitungsverfahren ferner Folgendes umfassen: das Ausbilden von Material (Hilfsmaterial) auf der mindestens einen Säule vor der Einkapselung der Chip-Strukturen, wobei das Entfernen des Einkapselungsmaterial-Abschnittes zur Freilegung mindestens eines Abschnitts der mindestens einen Säule das Entfernen des Einkapselungsmaterial-Abschnittes zur zumindest teilweisen Freilegung des auf der mindestens einen Säule gebildeten Materials umfassen kann.
  • Gemäß verschiedenen Ausführungsformen kann das Material ein Resist umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Resist ein Photoresist umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Substratbearbeitungsverfahren ferner Folgendes umfassen: das Entfernen des Materials, um die Oberfläche der mindestens einen Säule zumindest teilweise freizulegen.
  • Gemäß verschiedenen Ausführungsformen kann das Substratbearbeitungsverfahren ferner Folgendes umfassen: das Entfernen des Hilfs-Trägerelements, um die Vielzahl an vereinzelten Chips bereitzustellen.
  • Gemäß verschiedenen Ausführungsformen können die Chip-Strukturen eine Chip-Struktur umfassen, die aus einer Gruppe von Chip-Strukturen ausgewählt ist, bestehend aus: mindestens einer Diode; mindestens einer Transistor-Struktur; mindestens einer Leistungstransistor-Struktur.
  • Gemäß verschiedenen Ausführungsformen kann das Entfernen eines Abschnitts des Einkapselungsmaterials das Schleifen des Einkapselungsmaterials umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das zumindest teilweise Entfernen der mindestens einen Säule ein Ätzverfahren umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer Vielzahl an Gräben ein Ätzverfahren umfassen.
  • Gemäß verschiedenen Ausführungsformen kann ein Waferbearbeitungsverfahren Folgendes umfassen: das Abtrennen einer Vielzahl an Nacktchips (Bare Dies) von einem Wafer durch das Ausbilden einer Graben-Struktur in den Wafer hinein, wobei die Graben-Struktur mindestens zwei Gräben umfasst, die zwischen jeweils zwei angrenzend angeordneten Nacktchips aus der Vielzahl der Nacktchips bereitgestellt sind, wobei die mindestens zwei Gräben eine Rippen-Struktur zwischen den jeweils zwei angrenzend angeordneten Nacktchips aus der Vielzahl der Nacktchips bilden; und das Ausbilden einer Wafer-Level-Einhausung durch zumindest teilweises Einkapseln der Vielzahl der Nacktchips, die vom Wafer abgetrennt werden, und durch zumindest teilweises Einkapseln der Rippen-Struktur mit Einkapselungsmaterial.
  • Gemäß verschiedener Ausführungsformen kann das Waferbearbeitungsverfahren ferner Folgendes umfassen: das Entfernen der Rippen-Struktur von der Wafer-Level-Einhausung, um eine Vielzahl von zumindest teilweise eingekapselten Nacktchips aus der Wafer-Level-Einhausung zu vereinzeln.
  • Gemäß verschiedenen Ausführungsformen kann das Entfernen der Rippen-Struktur das zumindest teilweise Freilegen der Rippen-Struktur und das Ätzen der Rippen-Struktur umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Waferbearbeitungsverfahren ferner Folgendes umfassen: das Bereitstellen eines Hilfs-Trägerelements, um die Vielzahl der abgetrennten Nacktchips abzustützen und die Rippen-Struktur abzustützen.
  • Gemäß verschiedenen Ausführungsformen kann ein Substratbearbeitungsverfahren Folgendes umfassen: das Bereitstellen eines Hilfs-Trägerelements auf einer Substratfläche, wobei das Substrat eine Vielzahl an integrierten-Schaltkreis-Strukturen umfasst; das Ausbilden einer Graben-Struktur in das Substrat hinein, um mindestens eine Rippe zwischen jeweils zwei angrenzend angeordneten integrierten-Schaltkreis-Strukturen bereitzustellen und um die Seitenwände der den Rippen zugewandten integrierten-Schaltkreis-Strukturen zumindest teilweise freizulegen, wobei das Hilfs-Trägerelement die integrierten-Schaltkreis-Strukturen und die Rippen trägt; das zumindest teilweise Bedecken der freigelegten Oberflächen der integrierten-Schaltkreis-Strukturen, die gegenüber dem Hilfs-Trägerelement angeordnet sind, mit Einkapselungsmaterial, und das zumindest teilweise Füllen der Graben-Struktur mit Einkapselungsmaterial, wodurch die integrierten-Schaltkreis-Strukturen eingekapselt werden; und das Entfernen der Rippen. Ferner umfasst das zumindest teilweise Füllen der Gräben das Bedecken zumindest eines Abschnitts einer Seite der Chip-Struktur, die gegenüber dem Hilfs-Trägerelement angeordnet ist, mit Einkapselungsmaterial.
  • Gemäß verschiedenen Ausführungsformen kann ein Substratbearbeitungsverfahren Folgendes umfassen: das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chip-Strukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chip-Strukturen und eine Seitenwand auf jeder der zwei Chip-Strukturen definieren; das Anordnen eines Hilfs-Trägerelements auf dem Substrat, um die Chip-Strukturen und die mindestens eine Säule abzustützen; das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken, wodurch die Chip-Strukturen zumindest teilweise eingekapselt werden; das Entfernen eines Einkapselungsmaterialsabschnittes, um mindestens einen Abschnitt der mindestens einen Säule freizulegen; und das zumindest teilweise Entfernen der mindestens einen Säule.
  • Gemäß verschiedenen Ausführungsformen kann ein Substratbearbeitungsverfahren Folgendes umfassen: das Bereitstellen eines Hilfs-Trägerelements auf einem Substrat, wobei das Substrat eine Vielzahl an integrierten-Schaltkreis-Strukturen umfasst; das Ausbilden einer Graben-Struktur in das Substrat hinein, um die integrierten-Schaltkreis-Strukturen zu trennen und eine Rippen-Struktur zwischen jeweils zwei angrenzend angeordneten integrierten-Schaltkreis-Strukturen der integrierten-Schaltkreis-Strukturen bereitzustellen; das Hilfs-Trägerelement, das die Vielzahl der integrierten-Schaltkreis-Strukturen und die Rippen-Struktur abstützt; das Füllen zumindest der Graben-Struktur mit Einkapselungsmaterial, wodurch die integrierten-Schaltkreis-Strukturen zumindest teilweise eingekapselt werden; und das Entfernen der Rippen-Struktur, um die zumindest teilweise eingekapselten integrierten-Schaltkreis-Strukturen zu trennen.
  • Gemäß verschiedenen Ausführungsformen kann ein Wafer-SubstratBearbeitungsverfahren Folgendes umfassen: das Abtrennen einer Vielzahl an Nacktchips von einem Wafer durch Ausbilden einer Graben-Struktur in den Wafer hinein, wobei die Graben-Struktur mindestens zwei Gräben umfasst, die zwischen jeweils zwei angrenzend angeordneten Nacktchips von der Vielzahl der Nacktchips bereitgestellt sind; wobei die mindestens zwei Gräben eine Rippen-Struktur zwischen den jeweils zwei angrenzend angeordneten Nacktchips von der Vielzahl der Nacktchips ausbilden; und das Ausbilden eine Wafer-Level-Einhausung durch zumindest teilweises Einkapseln der Vielzahl der Nacktchips, die vom Wafer abgetrennt sind, und durch zumindest teilweises Einkapseln der Rippen-Struktur mit Einkapselungsmaterial.
  • In den Zeichnungen beziehen sich gleiche Referenzzeichen im Allgemeinen auf die gleichen Teile in allen unterschiedlichen Ansichten. Die Zeichnungen stellen nicht notwendigerweise eine maßstabgetreue Wiedergabe dar, sondern veranschaulichen im Allgemeinen vielmehr die Grundsätze der Erfindung. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, wobei:
    • 1 ein schematisches Flussdiagramm eines Substratbearbeitungsverfahrens gemäß verschiedener Ausführungsformen darstellt;
    • 2A bis 2F jeweils ein Substrat in verschiedenen Bearbeitungsphasen gemäß verschiedener Ausführungsformen darstellen;
    • 3A bis 3E jeweils ein Substrat in verschiedenen Bearbeitungsphasen gemäß verschiedenen Ausführungsformen darstellen;
    • 4A bis 4E jeweils ein Substrat in verschiedenen Bearbeitungsphasen gemäß verschiedenen Ausführungsformen darstellen;
    • 5 ein schematisches Flussdiagramm eines Substratbearbeitungsverfahrens gemäß verschiedenen Ausführungsformen darstellt;
    • 6A und 6B jeweils ein Substrat in verschiedenen Bearbeitungsphasen gemäß verschiedenen Ausführungsformen darstellt;
    • 7 ein schematisches Flussdiagramm eines Substratbearbeitungsverfahrens gemäß verschiedenen Ausführungsformen darstellt;
    • 8A und 8B jeweils ein Substrat in verschiedenen Bearbeitungsphasen gemäß verschiedenen Ausführungsformen darstellt; und
    • 9 ein schematisches Flussdiagramm eines Waferbearbeitungsverfahrens gemäß verschiedenen Ausführungsformen darstellt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die begleitenden Zeichnungen, die, mittels Veranschaulichung, spezifische Einzelheiten und Ausführungsformen darstellen, in denen die Erfindung in die Praxis umgesetzt werden kann.
  • Das Wort „beispielhaft“ wird hierin im Sinne von „als ein Beispiel, Fall oder Abbildung dienend“ verwendet. Jegliche hierin als „beispielhaft“ beschriebene Ausführungsform oder Ausgestaltung ist nicht notwendigerweise als bevorzugt oder vorteilhaft anderen Ausführungsformen oder Ausgestaltungen gegenüber zu deuten.
  • Das mit Bezug auf ein abgelagertes Material, das “”über“ einer Seite oder Oberfläche ausgebildet ist, verwendete Wort „über“ kann hierin verwendet werden, um anzudeuten, dass das abgelagerte Material „direkt auf“, beispielsweise in direktem Kontakt mit, der implizierten Seite oder Oberfläche ausgebildet werden kann. Das mit Bezug auf ein abgelagertes Material, das „über“ einer Seite oder Oberfläche ausgebildet ist, verwendete Wort „über“ kann hierin verwendet werden, um anzudeuten, dass das abgelagerte Material „indirekt auf“ der implizierten Seite oder Oberfläche mit einer oder mehreren zusätzlichen Schichten ausgebildet werden kann, die zwischen der implizierten Seite oder Oberfläche und dem abgelagerten Material angeordnet sind.
  • Der mit Bezug auf die „seitliche“ Ausdehnung einer Struktur (oder eines Substrats, eines Wafers oder eines Trägerelements) oder auf „seitlich in der Nähe von“ verwendete Begriff „seitlich“ kann hierin verwendet werden, um eine Ausdehnung oder eine positionelle Beziehung entlang einer Oberfläche eines Substrats, eines Wafers oder eines Trägerelements anzudeuten. Das bedeutet, dass eine Oberfläche eines Substrats (beispielsweise eine Oberfläche eines Trägerelements oder eine Oberfläche eines Wafers) als eine Referenz dienen kann, die üblicherweise als die Hauptbearbeitungsfläche des Substrats (oder die Hauptbearbeitungsfläche des Trägerelements oder des Wafers) bezeichnet wird. Ferner kann der mit Bezug auf eine „Breite“ einer Struktur (oder eines Strukturelements) verwendete Begriff „Breite“ hierin verwendet werden, um die seitliche Ausdehnung einer Struktur anzudeuten. Ferner kann der mit Bezug auf eine Höhe einer Struktur (oder eines Strukturelements) verwendete Begriff „Höhe“ hierin verwendet werden, um eine Ausdehnung einer Struktur entlang einer Richtung anzudeuten, die zur Oberfläche eines Substrats vertikal ist (beispielsweise zur Hauptbearbeitungsfläche eines Substrats vertikal ist). Ferner kann der mit Bezug auf eine „Dicke“ einer Schicht verwendete Begriff „Dicke“ hierin verwendet werden, um die räumliche Ausdehnung der Schicht anzudeuten, die zur Oberfläche der Säule (des Materials) vertikal ist, auf dem die Schicht abgelagert ist. Ist die Oberfläche der Säule parallel zur Oberfläche des Substrats (beispielsweise zur Hauptbearbeitungsfläche), kann die „Dicke“ der auf der Säule abgelagerten Schicht die gleiche wie die Höhe der Schicht sein. Ferner kann eine „vertikale“ Struktur als eine Struktur bezeichnet werden, die sich in eine Richtung ausdehnt, die zur seitlichen Richtung (beispielsweise vertikal zur Hauptbearbeitungsfläche eines Substrats) vertikal ist, und eine „vertikale“ Ausdehnung kann als eine Ausdehnung entlang einer Richtung bezeichnet werden, die zur seitlichen Richtung (beispielsweise eine zur Hauptbearbeitungsfläche eines Substrats senkrechte Ausdehnung) vertikal ist.
  • Gemäß verschiedenen Ausführungsformen kann ein Substrat (beispielsweise ein Wafer, und ein weiteres geeignetes Trägerelement) aus verschiedenartigen Halbleitermaterialien, umfassend Silizium, Germanium, Gruppe III bis V oder andere Arten, umfassend beispielsweise Polymere, gebildet sein, wohingegen in anderen Ausführungsformen andere geeignete Materialien auch verwendet werden können. In einer Ausführungsform ist das Wafer-Substrat aus Silizium (dotiert oder undotiert) gebildet, in einer alternativen Ausführungsform ist das Wafer-Substrat ein Silizium-Auf-Isolator (SOI)-Wafer. Alternativ dazu können jegliche andere geeignete Halbleitermaterialien für das Wafer-Substrat verwendet werden, beispielsweise Halbleiterverbundwerkstoffe, wie beispielsweise Galliumarsenid (GaAs), Indiumphosphid (InP), aber auch jeder geeignete ternäre Halbleiterverbundwerkstoff oder quaternäre Halbleiterverbundwerkstoff, wie beispielsweise Indiumgalliumarsenid (InGaAs). Gemäß verschiedenen Ausführungsformen kann das Substrat ein dünnes oder ein ultradünnes Substrat sein, beispielsweise mit einer Dicke im Bereich von ungefähr einigen Mikrometern bis ungefähr mehrere Zehnermikrometern, beispielsweise im Bereich von ungefähr 5 µm bis ungefähr 50 µm, beispielsweise mit einer Dicke, die weniger als ungefähr 100 µm oder weniger als ungefähr 50 µm ausmacht.
  • Gemäß verschiedenen Ausführungsformen kann das Substrat (beispielsweise der Wafer), das so bearbeitet wird, wie im Folgenden beschrieben wird, ohne Weiteres bearbeitet werden, beispielsweise kann das Substrat eine Vielzahl an Chipstrukturen, Nacktchipstrukturen oder integrierte-Schaltkreis-Strukturen umfassen, die aus dem Substrat zu vereinzeln sind. Gemäß verschiedener Ausführungsformen kann das Substrat eine Vielzahl an integrierten-Schaltkreis-Strukturen umfassen, die in der CMOS (komplementären Metalloxid-Halbleiter) -Technologie bearbeitet werden. Gemäß verschiedener Ausführungsformen kann eine Chipstruktur oder eine integrierte - Schaltkreis-Struktur beispielsweise eine oder mehrere Dioden, einen oder mehrere Transistoren, einen oder mehrere Leistungstransistoren, einen oder mehrere Kondensatoren, einen oder mehrere Thyristoren und ähnliches umfassen. Ferner kann eine Chip-Struktur oder eine integrierte-Schaltkreis-Struktur als eine vertikale Struktur mit einem Stromfluss von der Vorderseite des Substrats zur Rückseite des Substrats, und/oder als eine horizontale integrierte-Schaltkreis-Struktur oder eine horizontale elektronische Vorrichtung mit einem seitlichen Stromfluss innerhalb des Substrats konfiguriert sein. Gemäß verschiedener Ausführungsformen kann eine Chip-Struktur oder eine integrierte-Schaltkreis-Struktur einen Leistungs-Chip, einen HF (Hochfrequenz)-Chip, einen Sendeempfänger-Chip, einen Empfänger-Chip, einen Sender-Chip, einen Speicher-Chip, einen RFID (Funkerkennungs)-Chip und/oder jeden anderen geeigneten Chip oder Chip-Struktur, die in der Halbleitertechnologie bearbeitet wird, umfassen.
  • Gemäß verschiedenen Ausführungsformen kann hierin ein Verfahren zur Ausbildung und/oder Abtrennung einer Wafer-Level-Halbleiter-Einhausung bereitgestellt werden. Das hierin bereitgestellte Verfahren kann eine erhebliche Kostenverbesserung mit sich bringen, da ein herkömmlich angewandter serieller Ansatz, eine Wafer-Level-Einhausung zu trennen, durch ein paralleles Verfahren gemäß verschiedener Ausführungsformen ersetzt wird. Der herkömmlich angewandte Ansatz für das Abtrennen einer Wafer-Level-Einhausung kann die Anwendung einer Trennschneid-Zerteilungs-Technologie umfassen, die ein Serienverfahren ist und je nach Vorschubgeschwindigkeit und Anzahl der Nacktchips zu erheblich hohen Produktionskosten führt. Gemäß verschiedenen Ausführungsformen kann das Trennen eines Wafer-Levels durch Anwendung eines Ätzverfahrens, beispielsweise eines, wie in der Halbleitertechnologie angewandten Trockenätzens oder Nassätzens, ausgeführt werden. Gemäß verschiedenen Ausführungsformen kann hierin ein Verfahren zur Ausbildung einer Wafer-Level-Halbleiter-Einhausung und zur Vereinzelung der jeweiligen Nacktchips oder Chips aus der Wafer-Level-Halbleiter-Einhausung bereitgestellt sein, wobei die vereinzelten Nacktchips oder Chips einen Seitenwandschutz des Formmaterials aufweisen können.
  • Wafer-Level-Einhausungs-Technologie kann ein Einkapseln (Einhausen) einer Vielzahl an integrierten Schaltkreisen (beispielsweise Chips oder Nacktchips) umfassen, während die integrierten Schaltkreise noch immer als ein Einzel-Wafer gehandhabt werden können, und ferner ein Vereinzeln der integrierten Schaltkreise (beispielsweise der zumindest teilweise geformten oder zumindest teilweise eingekapselten Nacktchips oder Chips) danach. Im Gegensatz dazu kann das integrierte-Schaltkreis-Einhausen ein erstes Aufschneiden des Substrats in einzelne Nacktchips, und anschließend ein Einhausen (Paketieren) der einzelnen Nacktchips in ein Einkapselungsmaterial umfassen.
  • Wafer-Level-Einhausen kann ein Erweitern der Wafer-Herstellungsverfahren umfassen, um Vorrichtungszwischenverbindungs- und Vorrichtungsschutzverfahren zu umfassen. Ferner kann das Wafer-Level-Einhausen das Anbringen von Einhausungsschichten und elektrischen Verbindungen (beispielsweise von Lötpunkten) an die integrierten Schaltkreise umfassen, während die integrierten Schaltkreise noch immer als ein Wafer gehandhabt werden können.
  • Herkömmlich angewandtes Wafer-Level-Einhausen kann Folgendes umfassen: das Anbringen eines Zerteilungs-Bandes auf dem Wafer, das Trennen der Chips oder Nacktchips des Wafers durch Trennschneid-Zerteilung, das Einkapseln der getrennten Chips oder Nacktchips teilweise mit Einkapselungsmaterial, während die Chips oder Nacktchips auf dem Zerteilungs-Band befestigt werden, das Vereinzeln der eingekapselten Chips oder Nacktchips durch ein Trennschneid-Zerteilen durch das Einkapselungsmaterial zwischen den Chips oder Nacktchips hindurch und das Entfernen des Zerteilungs-Bandes. Da die herkömmlich angewandten Verfahren für das Trennen von Wafer-Level-Halbleiter-Einhausungen ein Trennschneid-Zerteilen des Einkapselungsmaterials (-Form) zwischen den Chips oder Nacktchips umfassen können, können diese herkömmlich angewandten Verfahren zeitaufwendig und daher mit hohen Bearbeitungskosten verbunden sein. Da das Einkapselungsmaterial ein anisotropes Ätzen des Einkapselungsmaterials eventuell nicht ermöglichen wird, können das Trennschneid-Zerteilen oder andere serielle Trenn-Verfahren diejenigen Verfahren sein, die für die herkömmlich angewandte Wafer-Level-Einhausungs-Technologie ausgewählt werden.
  • Gemäß verschiedener Ausführungsformen kann hierin ein Verfahren zur Wafer-Level-Einhausung einer Vielzahl an Nacktchips oder Chips bereitgestellt werden, wobei die eingekapselten Chips oder Nacktchips auf Wafer-Level durch mindestens ein paralleles Verfahren, beispielsweise auf Basis von Ätzen, voneinander getrennt und/oder vereinzelt werden können. Daher können alle auf Wafer-Level eingehausten Nacktchips oder Chips gleichzeitig (parallel) getrennt und/oder vereinzelt werden, wodurch ein gleichzeitiges (paralleles) Bearbeiten eines Wafers oder einer Wafer-Charge auf Wafer-Level ermöglicht werden kann.
  • 1 veranschaulicht ein schematisches Flussdiagramm eines Verfahrens 100 betreffend eine Substratbearbeitung (mit anderen Worten, ein Trägerelement, beispielsweise einen Wafer), wobei das Verfahren 100 Folgendes umfassen kann: in 110 das Ausbilden einer Vielzahl an Gräben von einer ersten Seite des Substrats in das Substrat zwischen zwei Chip-Strukturen (oder integrierte-Schaltkreis-Strukturen), die im Substrat ausgebildet sind, wodurch mindestens ein Säule (oder Rippe) zwischen den zwei Chip-Strukturen ausgebildet wird; in 120 das Anordnen des Substrats über einem Hilfs-Trägerelement (beispielsweise das Befestigen des Substrats auf einem Hilfs-Trägerelement, beispielsweise auf einem Zerteilungs-Band), sodass das Hilfs-Trägerelement die Chip-Strukturen und die mindestens eine Säule abstützt; in 130 das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial (beispielsweise mit Form- oder formgebendem Material), um die Seitenwände der Chip-Strukturen abzudecken und um zumindest teilweise die Seite der Chip-Strukturen, die gegenüber dem Hilfs-Trägerelement angeordnet ist, mit Einkapselungsmaterial abzudecken, wodurch die Chip-Strukturen eingekapselt werden; in 140 das Entfernen eines Abschnitts des Einkapselungsmaterials, um zumindest einen Abschnitt der mindestens einen Säule freizulegen; und in 150 das zumindest teilweise Entfernen der mindestens einen Säule.
  • Gemäß verschiedenen Ausführungsformen kann die zumindest eine Säule das verbleibende Substratmaterial zwischen den angrenzenden Nacktchips oder Chips, die durch die mindestens zwei Gräben getrennt sind, sein oder dieses umfassen. Zur Veranschaulichung kann das Substrat in eine Vielzahl von Nacktchips (beispielsweise durch Ätzen) zerteilt werden, wobei die Vielzahl der Nacktchips auf einem Zerteilungs-Band befestigt werden, wobei die Zerteilung so ausgeführt werden kann, dass eine Rippe oder eine Rippenstruktur zwischen jeweils zwei aneinander liegenden Nacktchips auf dem Zerteilungs-Band bereitgestellt wird, und die Nacktchips und die diesbezüglichen Rippen durch das Ausbilden (Ablagern) eines Einkapselungsmaterials über die freigelegten Seiten der Nacktchips und Rippen eingekapselt werden können, die vom Zerteilungs-Band befreit sind oder mit dem Zerteilungs-Band nicht verbunden sind. Mit anderen Worten, eine Wafer-Level-Einhausung wird bereitgestellt, die eine Vielzahl an Chips oder Nacktchips umfasst, die auf einem Zerteilungs-Band eingekapselt und befestigt werden, wobei das Wafer-Material zwischen den Chips oder Nacktchips als Rippen verbleibt. Durch das Entfernen der Rippen und durch das anschließende Entfernen des Zerteilungs-Bandes können die Chips oder Nacktchips der Wafer-Level-Einhausung voneinander getrennt und vereinzelt werden. Die Rippen, umfassend beispielsweise Substratmaterial, können durch Ätzen (durch ein paralleles Verfahren) entfernt werden, um die Vielzahl an Nacktchips oder Chips zu trennen, und ferner kann eine Vielzahl an vereinzelten, eingekapselten Nacktchips oder vereinzelten, eingekapselten Chips durch das anschließende Entfernen des Zerteilungs-Bandes bereitgestellt werden. Ein Trennschneid-Zerteilen (beispielsweise Sägen, allgemein ein serielles Verfahren) ist daher vielleicht nicht notwendig, um die Wafer-Level-Einhausung in die Vielzahl von vereinzelten, eingekapselten Nacktchips oder von vereinzelten, eingekapselten Chips zu trennen und/oder zu vereinzeln.
  • 2A veranschaulicht ein Substrat 202 (mit anderen Worten, ein Trägerelement 202, beispielsweise einen Wafer 202) in einer Querschnittsansicht während der Bearbeitung, beispielsweise während das Verfahren 100 ausgeführt wird. Das Substrat 202 kann eine erste Seite 201a (oder eine erste Oberfläche 201a) und eine zweite Seite 201b (oder eine zweite Oberfläche 201b) umfassen, die der ersten Seite 201a (oder der ersten Oberfläche 201a) entgegengesetzt ist. Gemäß verschiedenen Ausführungsformen kann die erste Oberfläche 201a eine Hauptbearbeitungsfläche des Substrats 202 sein. Alternativ dazu kann die zweite Oberfläche 201b eine Hauptbearbeitungsfläche des Substrats 202 sein. Ferner können die erste Oberfläche 201a und die zweite Oberfläche 201b Hauptbearbeitungsflächen des Substrats 202 sein, beispielsweise für die Ausbildung einer elektronisch vertikalen Vorrichtung. Das Substrat 202 kann eine Dicke (beispielsweise senkrecht zur ersten Seite 201a und/oder zur zweiten Seite 201b) im Bereich von ungefähr 5 µm bis ungefähr 100 µm, beispielsweise im Bereich von ungefähr 5 µm bis ungefähr 50 µm, aufweisen oder die Dicke des Substrats 202 kann unter ungefähr 100 µm liegen.
  • Das Substrat 202 kann einen ersten Substratbereich 204a und einen zweiten Substratbereich 204b umfassen, die seitlich nebeneinander angeordnet sind. Eine erste integrierte-Schaltkreis-Struktur oder eine erste Chip-Struktur können in und/oder auf dem ersten Substratbereich 204a ausgebildet oder bereitgestellt sein, und eine zweite integrierte-Schaltkreis-Struktur oder eine zweite Chip-Struktur können in und/oder auf dem zweiten Substratbereich 204b ausgebildet oder bereitgestellt sein. Ferner kann das Substrat einen Kerbenbereich 204k zwischen dem ersten Substratbereich 204a und dem zweiten Substratbereich 204b umfassen, um den ersten Substratbereich 204a vom zweiten Substratbereich 204b zu trennen.
  • Gemäß verschiedenen Ausführungsformen kann das Substrat 202 eine Vielzahl an Substratbereichen, beispielsweise mehr als zwei Substratbereiche 204a, 204b, beispielsweise mehr als 10, mehr als 20, mehr als 50 oder mehr als 100 Substratbereiche umfassen. Die Substratbereiche des Substrats können angeordnet sein oder können eine Anordnung bilden, beispielsweise eine quadratische Anordnung, wenn die Substratbereiche eine von oben betrachtet quadratische Form aufweisen können (vgl. 6A und 6B).
  • Gemäß verschiedenen Ausführungsformen können die Substratbereiche 204a, 204b und die Kerbenbereiche 204k während der Herstellung der integrierten-Schaltkreis-Strukturen in und/oder auf dem Substrat in Betracht gezogen werden, um das Substrat für das Bereitstellen einer Vielzahl an Nacktchips oder Chips aus den integrierten-Schaltkreis-Strukturen in den Substratbereichen 204a, 204b effizient einzusetzen.
  • Gemäß verschiedenen Ausführungsformen kann das Substrat 204 ein ohne Weiteres bearbeiteter Wafer sein, der eine Vielzahl an integrierten-Schaltkreis-Strukturen umfasst, die durch einen oder mehrere Kerbenbereiche 204k seitlich getrennt sind. Die integrierten-Schaltkreis-Strukturen können einen oder mehrere elektrische Kontakte (beispielsweise Kontakthöcker, Stifte, Kontaktstellen, Lötpunkte, Lötkugeln und ähnliches) umfassen oder damit verbunden sein, um die integrierten-Schaltkreis-Strukturen elektrisch zu kontaktieren. Gemäß verschiedenen Ausführungsformen können der eine oder mehrere elektrische Kontakte auf der ersten Seite 201a und/oder auf der zweiten Seite 201b des Substrats 202, oder, mit anderen Worten, jeweils auf der ersten Seite 201a und/oder auf der zweiten Seite 201b der integrierten-Schaltkreis-Struktur ausgebildet sein.
  • Gemäß verschiedenen Ausführungsformen stellt 2A ein Substrat 202 in einer Anfangs-Bearbeitungsphase dar, beispielsweise ein Substrat 202, das zerteilt werden soll, umfassend eine Vielzahl an integrierten-Schaltkreis-Strukturen 204a, 204b, die zumindest teilweise eingekapselt und voneinander getrennt werden sollen.
  • 2B stellt das Substrat 202 in einer Querschnittsansicht während der Bearbeitung, beispielsweise in einer Bearbeitungsphase, nachdem die Arbeitsvorgänge 110 und 120 des Verfahrens 100 ausgeführt worden sind, gemäß verschiedenen Ausführungsformen dar. Gemäß verschiedenen Ausführungsformen kann eine Graben-Struktur mit mindestens zwei Gräben 208a, 208b in das Substrat 202 zwischen dem ersten Substratbereich 204a und dem zweiten Substratbereich 204b (oder, mit anderen Worten, zwischen den zwei angrenzend angeordneten integrierten-Schaltkreis-Strukturen 204a, 204b) hinein geformt werden. Zu Zwecken der Erläuterung kann der Kerbenbereich 204k des Substrats strukturiert sein, beispielsweise durch eine Standard-Halbleiter-Strukturierung, umfassend das Ausbilden einer Maske über dem Substrat und das teilweise Ätzen des Substratmaterials derart, dass der erste Substratbereich 204a vom zweiten Substratbereich 204b getrennt wird (das Substratmaterial zwischen dem ersten Substratbereich 204a und dem zweiten Substratbereich 204b kann teilweise entfernt werden), wobei eine Säule 210 oder eine Rippe 210 (eine Rippenstruktur 210) zwischen dem ersten Substratbereich 204a und dem zweiten Substratbereich 204b bereitgestellt werden kann (oder verbleiben kann).
  • In dieser Bearbeitungsphase kann der erste Substratbereich 204a ein erster Chip oder ein erster Nacktchip sein oder diesen bereitstellen, und der zweite Substratbereich 204b kann ein zweiter Chip oder ein zweiter Nacktchip sein oder diesen bereitstellen. In dieser Bearbeitungsphase, wie in 2B dargestellt, kann gemäß verschiedenen Ausführungsformen das Substrat 202 eine Vielzahl an Chips oder Nacktchips umfassen, die räumlich (seitlich) von einander durch die Graben-Struktur im Kerbenbereich 204k getrennt sind. Gemäß verschiedenen Ausführungsformen kann das Substrat 202 mehr als 10, mehr als 20, mehr als 50 oder mehr als 100 Chips oder Nacktchips umfassen, die seitlich voneinander getrennt sind. Gemäß verschiedenen Ausführungsformen können die aus dem Substrat 202 gebildeten Chips oder Nacktchips den Substratbereichen 204a, 204b entsprechen.
  • Gemäß verschiedenen Ausführungsformen kann die Vielzahl an Chips oder Nacktchips auf einem Hilfs-Trägerelement 206 (beispielsweise auf einem Zerteilungs-Band) befestigt werden, bevor sie vollständig voneinander über die mindestens zwei Gräben 208a, 208b getrennt werden. Die mindestens zwei Gräben 208a, 208b können sich zur Gänze durch das Substrat hindurch, von der ersten Seite 201a des Substrats 202 bis zur zweiten Seite 201b des Substrats 202 erstrecken, die gegenüber der ersten Seite 201a liegt, wobei die aus dem Substrat gebildeten Chips oder Nacktchips durch das Hilfs-Trägerelement 206 abgestützt werden können. Das verbleibende Substratmaterial 210 zwischen den aus dem Substrat 202 gebildeten Chips oder Nacktchips können ebenfalls durch das Hilfs-Trägerelement 206 abgestützt sein.
  • Gemäß verschiedenen Ausführungsformen können die Gräben 208a, 208b in das Substrat hinein durch ein Ätzen ausgebildet werden, beispielsweise über ein anisotropes Ätz-Verfahren, beispielsweise über ein reaktives Ionen-Ätzen. Das Hilfs-Trägerelement 206 kann die Gräben 208a, 208b bedecken und die Säule oder die Rippe 210 zwischen der aus dem Substrat 202 bereitgestellten Vielzahl der Chips oder Nacktchips abstützen.
  • Zu Zwecken der Erläuterung kann der erste Graben 208a seitlich den ersten Substratbereich 204a umgeben, der einen ersten Chip oder Nacktchip aus dem Substrat 202 bereitstellt, wobei der zweite Graben 208b seitlich den zweiten Substratbereich 204b durch Bereitstellen eines zweiten Chips oder Nacktchips aus dem Substrat 202 umgeben kann, wobei die Gräben durch die Rippe 210 zwischen dem ersten Graben 208a und dem zweiten Graben 208b getrennt sein können. Mit anderen Worten, die Gräben-Strukturen können derart ausgebildet sein, dass mindestens eine Rippe 210 zwischen jedem aus dem Substrat bereitgestellten Chip oder Nacktchip vorgesehen ist.
  • 2C stellt das Substrat 202 in einer Querschnittsansicht während der Bearbeitung dar, beispielsweise in einer Bearbeitungsphase, nachdem die Arbeitsvorgänge 110, 120 und 130 des Verfahrens 100 gemäß verschiedenen Ausführungsformen ausgeführt worden sind. Gemäß verschiedenen Ausführungsformen können die freigelegten Seitenwände 205s und die Oberflächen 205a der aus dem Substrat 202 bereitgestellten Chips oder Nacktchips 204a, 204b, und die freigelegten Seitenwände 211s und die Oberfläche 211 der Säulen- oder Rippen-Struktur 210 zwischen den Nacktchips 204a, 204b mit Einkapselungsmaterial 212 bedeckt sein. Mit anderen Worten, die Gräben 208a, 208b können mit Einkapselungsmaterial 212 gefüllt sein. Ferner können die Oberflächen 205a der Nacktchips 204a, 204b (gegenüber dem Zerteilungs-Band 206) mit Einkapselungsmaterial 212 bedeckt sein.
  • Zu Zwecken der Erläuterung können die auf dem Hilfs-Trägerelement 206 bereitgestellten Chips oder Nacktchips eingekapselt sein. Dadurch kann eine Wafer-Level-Einhausung, wie in 2C dargestellt, bereitgestellt werden, die eine aus dem Substrat 202 bereitgestellte Vielzahl an Chips oder Nacktchips 204a, 204b umfasst. Das Einkapselungsmaterial 212 kann ein Polymer, beispielsweise ein elektrisch isolierendes Polymer oder eine weitere elektrisch isolierende Verbindung, beispielsweise ein Harz, beispielsweise ein wärmeaushärtendes Harz, umfassen.
  • Gemäß verschiedenen Ausführungsformen kann, wenn die mindestens eine Säule 210 oder die Rippe 210 zwischen den Chips oder Nacktchips 204a, 204b mit, wie beispielsweise in 2C dargestellt ist, Einkapselungsmaterial 212 bedeckt ist, das Einkapselungsmaterial 212 über die mindestens eine Säule 210 oder die Rippe 210 zumindest teilweise entfernt werden, um zumindest teilweise die mindestens eine Säule 210 oder die Rippe 210 freizulegen oder die Oberfläche 211a der, wie in 2D dargestellt ist, mindestens eine Säule 210 oder der Rippe 210 freizulegen.
  • 2D veranschaulicht das Substrat 202 in einer Querschnittsansicht während der Bearbeitung, beispielsweise in einer Bearbeitungsphase, nachdem die Arbeitsvorgänge 110, 120, 130 und 140 des Verfahrens 100 gemäß verschiedenen Ausführungsformen ausgeführt worden sind, wobei ein Abschnitt des Einkapselungsmaterials 212 entfernt worden ist, um zumindest einen Abschnitt der mindestens einen Säule 210 oder der Rippe 210 freizulegen. Daher können die Säule 210 oder die Rippe 210 so erreichbar sein, dass ein Ätzverfahren zur Entfernung der Säule 210 oder der Rippe 210 angewandt werden kann.
  • 2E stellt das Substrat 202 in einer Querschnittsansicht während der Bearbeitung dar, beispielsweise in einer Bearbeitungsphase, nachdem die Arbeitsvorgänge 110, 120, 130, 140 und 150 des Verfahrens 100 gemäß verschiedenen Ausführungsformen ausgeführt worden sind, wobei die mindestens eine Säule 210 oder die Rippe 210 zwischen den aus dem Substrat bereitgestellten Nacktchips oder Chips 204a, 204b entfernt worden ist.
  • Gemäß verschiedener Ausführungsformen können nach der Beseitigung der mindestens einen Säule 210 oder der Rippe 210 zwischen den Nacktchips oder Chips 204a, 204b die Seitenwände 205s der Nacktchips oder Chips 204a, 204b noch immer mit Einkapselungsmaterial 212 bedeckt sein. Ferner können die Oberflächen 205a der Nacktchips oder Chips 204a, 204b ebenfalls mit Einkapselungsmaterial 212 bedeckt sein.
  • 2F stellt das Substrat 202 in einer Querschnittsansicht während der Bearbeitung dar, beispielsweise nachdem die mindestens eine Säule 210 oder die Rippe 210 gemäß verschiedenen Ausführungsformen entfernt worden ist, wobei das Hilfs-Trägerelement 206 beseitigt worden ist, um eine Vielzahl an teilweise eingekapselten und vereinzelten Chips oder Nacktchips 204a, 204b bereitzustellen.
  • Gemäß verschiedenen Ausführungsformen kann die Entfernung der mindestens einen Säule 210 oder der Rippe 210 angewandt werden, um die einzelnen Nacktchips oder Chips von der Wafer-Level-Einhausung abzutrennen, wobei die Wafer-Level-Einhausung die aus dem Substrat 202 gebildeten, eingekapselten Nacktchips oder Chips umfasst.
  • Verschiedene Abänderungen und/oder Konfigurationen des Substratbearbeitungsverfahrens sind nachstehend beschrieben, wobei die mit Bezug auf 1 und 2A bis 2F beschriebenen Merkmale und/oder Funktionalitäten analog umfasst sein können. Ferner können die im Folgenden beschriebenen Merkmale und/oder Funktionalitäten im Substratbearbeitungsverfahren integriert, oder mit dem wie zuvor mit Bezug auf 1 und 2A bis 2F beschriebenen Substratbearbeitungsverfahren kombiniert sein.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 100 für das Bearbeiten eines Substrats 202 ein Verfahren für das Ausbilden einer Wafer-Level-Einhausung, beispielsweise durch die Arbeitsvorgänge 110, 120 und 130, und ein Verfahren für das Trennen einer Wafer-Level-Einhausung, beispielsweise durch Arbeitsvorgang 150, umfassen. Im Folgenden stellen die 3A bis 3E jeweils das Substrat 202 in einer Querschnittsansicht während der Bearbeitung dar, beispielsweise während die Arbeitsvorgänge 110, 120 und/oder 130 des Verfahrens 100 ausgeführt werden oder während eine Wafer-Level-Einhausung ausgebildet wird.
  • 3A stellt das Substrat 202 in einer Querschnittsansicht in einer Anfangs-Bearbeitungsphase gemäß verschiedener Ausführungsformen dar. Das Substrat 202, beispielsweise ein Wafer, kann eine Vorderseite 201a und eine Rückseite 201b umfassen. Ohne Einschränkung der Allgemeinheit kann das Hilfs-Trägerelement 206 (beispielsweise ein Zerteilungs-Band) auf der Rückseite 201b des Substrats 202 befestigt sein oder das Substrat 202 kann auf dem Hilfs-Trägerelement 206 so befestigt sein, dass die Rückseite 201b des Substrats 202, wie in 3B dargestellt, in Kontakt mit dem Hilfs-Trägerelement 206 steht. Das Hilfs-Trägerelement 206 kann auf dem Substrat 202 befestigt werden, bevor die Gräben 208a, 208b (oder die Gräben-Strukturen) in das Substrat 202 hinein gemäß verschiedenen Ausführungsformen ausgebildet werden.
  • Wie in 3C dargestellt, sind die Gräben 208a, 208b (oder ist die Graben-Struktur) in das Substrat hinein ausgebildet, beispielsweise von der Vorderseite 201a, beispielsweise durch Maskieren und Ätzen. Daher kann die Vorderseite 201a des Substrats 202 mit einem Resist (oder einem anderen Masken-Material) bedeckt sein, das Resist kann durch ein lithographisches Verfahren strukturiert sein, und ein anisotropisches Ätzverfahren kann angewandt werden, um das Substratmaterial teilweise zu entfernen, um die Gräben 208a, 208b (oder die Graben-Struktur) auszubilden.
  • Das Ausbilden der Graben-Struktur in das Substrat 202 hinein kann zu Zwecken der Erläuterung als ein Zerteilen des Substrats 202 in eine Vielzahl von Nacktchips erachtet werden. Die Vielzahl der Nacktchips (Chips) und die Rippen-Struktur 210 (die Rippen-Struktur 210 kann eine oder mehrere Säulen oder eine oder mehrere Rippen umfassen) zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b aus der Vielzahl der Nacktchips können auf dem Zerteilungs-Band 206 befestigt, oder durch dieses gestützt sein. Die Rippen-Struktur 210 zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b kann angewandt werden, um die Nacktchips zu trennen, nachdem das Einkapselungsverfahren ausgeführt worden ist. Gemäß verschiedener Ausführungsformen können sich die Gräben 208a, 208b (oder die Graben-Struktur) zur Gänze durch das Substrat 202 hindurch, von der Vorderseite 201a bis zur Rückseite 201b, erstrecken.
  • Wahlweise kann, gemäß verschiedenen Ausführungsformen, die Rippe 210 zwischen zwei angrenzend angeordneten Nacktchips 204a, 204b jeweils mit einem Material 310 (Hilfsmaterial) bedeckt werden, bevor die Nacktchips 204a, 204b, wie in 3D dargestellt, mit formgebendem Material (Einkapselungsmaterial) gemäß verschiedenen Ausführungsformen eingekapselt werden. Das Material 310, das die Rippe 210 bedeckt, kann ein Resist, beispielsweise ein Photoresist, sein. Das Material 310 kann über der Rippe 210 durch ein Schichtaufbauverfahren und ein Strukturierungsverfahren bereitgestellt werden, um die durch das Schichtaufbauverfahren ausgebildete Resist-Schicht zu strukturieren
  • Anschließend können die Nacktchips und die Rippen-Struktur 210 zwischen den Nacktchips mit Einkapselungsmaterial 212 von der Vorderseite 201a bedeckt werden, um, wie beispielsweise in 3E dargestellt, eine Wafer-Level-Einhausung gemäß verschiedenen Ausführungsformen bereitzustellen. Dadurch kann das Material 310 über der Rippen-Struktur 210 ebenfalls eingekapselt werden (vgl. 8A und 8B). Ferner kann das Einkapselungsmaterial 212 teilweise entfernt werden, um das Material 310 über der Rippen-Struktur 210 zumindest teilweise freizulegen. Anschließend kann das Material 310 über der Rippen-Struktur 210 entfernt werden, um die Rippen-Struktur 210 freizulegen und die Rippen-Struktur 210 in der Folge zu beseitigen.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Wafers 202 Folgendes umfassen: das Ausbilden einer Wafer-Level-Einhausung aus einem Wafer 202, die Wafer-Level-Einhausung kann eine Vielzahl an Nacktchips (oder Chips) und eine Rippen-Struktur 210 (oder eine Säulen-Struktur 210) zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b aus der Vielzahl der aus dem Wafer 202 gebildeten Nacktchips umfassen, wobei die Vielzahl der Nacktchips (oder Chips) und die Rippen-Struktur 210 zumindest teilweise mit Einkapselungsmaterial 212 eingekapselt ist; und das Entfernen (beispielsweise Freilegen und Ätzen) der Rippen-Struktur 210, um die Nacktchips von der Wafer-Level-Einhausung zu trennen.
  • Gemäß verschiedener Ausführungsformen kann, wie beispielsweise in den 3A bis 3E dargestellt, ein Verfahren zur Ausbildung einer Wafer-Level-Einhausung Folgendes umfassen: das Abtrennen einer Vielzahl von Nacktchips von einem Wafer 202 durch das Ausbilden einer Graben-Struktur 208 in den Wafer, wobei die Graben-Struktur 208 mindestens zwei Gräben 208a, 208b umfasst, die zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b aus der Vielzahl der Nacktchips bereitgestellt sind, wobei die mindestens zwei Gräben 208a, 208b eine Rippen-Struktur 210 zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b aus der Vielzahl der Nacktchips ausbilden; und das mindestens teilweise Einkapseln der Vielzahl der Nacktchips, die durch die Rippen-Struktur 210 voneinander getrennt sind, durch das zumindest teilweise Füllen der Rippen-Struktur 210 mit Einkapselungsmaterial 212. Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Vereinzelung der Wafer-Level-Einhausung Folgendes umfassen: das Entfernen der Rippen-Struktur 210 aus der Wafer-Level-Einhausung, um die Vielzahl von zumindest teilweise eingekapselten Nacktchips 204a, 204b aus der Wafer-Level-Einhausung zu vereinzeln.
  • 4A bis 4E veranschaulichen jeweils das Substrat 202 während der Bearbeitung in einer Querschnittsansicht, beispielsweise während die Arbeitsvorgänge 110 und 120 vom Verfahren 100 ausgeführt werden, beispielsweise während der Ausbildung einer Wafer-Level-Einhausung.
  • 4A stellt das Substrat 202 in einer Querschnittsansicht in einer Anfangs-Bearbeitungsphase gemäß verschiedener Ausführungsformen dar. Das Substrat 202, beispielsweise ein ohne Weiteres bearbeitetes Substrat 202, das eine Vielzahl an integrierten-Schaltkreis-Strukturen umfasst, wobei die integrierten-Schaltkreis-Strukturen konfiguriert sind, als Nacktchips vom Substrat 202 getrennt zu werden, kann eine Vorderseite 201a und eine Rückseite 201b umfassen.
  • Gemäß verschiedener Ausführungsformen können, wie in 4B dargestellt, mindestens zwei sackförmige Gräben 408a, 408b in das Substrat 202 hinein, von der ersten Seite 201a des Substrats 202 ausgebildet werden. Mit anderen Worten, mindestens zwei Gräben können in das Substrat 202 hinein von der ersten Seite 201a des Substrats 202 ausgebildet werden, die sich nicht zur Gänze bis zur Oberfläche der zweiten Seite des Substrats 202 erstrecken (die sackförmigen Gräben erstrecken sich somit nicht durch das ganze Substrat 202 hindurch) d.h. ein aus dem Substratmaterial gebildeter unterster Teil der sackförmigen Gräben 408a, 408b bleibt bestehen. Somit kann ein sackförmiger Graben als eine Graben-Analogie eines Sacklochs verstanden werden.
  • Nach Ausbilden der mindestens zwei sackförmigen Gräben 408a, 408b (oder nach Ausbilden einer Sack-Graben-Struktur mit den mindestens zwei sackförmigen Gräben 408a, 408b), kann das Hilfs-Trägerelement 206 (beispielsweise ein Zerteilungs-Band) auf der Vorderseite 201a des Substrats 202 befestigt werden, oder das Substrat 202 kann, wie in 4C dargestellt, auf dem Hilfs-Trägerelement 206 so befestigt werden, dass die Vorderseite 201b des Substrats 202 in Kontakt mit dem Hilfs-Trägerelement 206 steht. Gemäß verschiedener Ausführungsformen kann das Hilfs-Trägerelement 206 die mindestens zwei sackförmigen Gräben 408a, 408b abdecken.
  • Ferner kann, gemäß verschiedenen Ausführungsformen, das Substrat 202 von der Rückseite 201b dünner gemacht werden, um mindestens zwei Gräben 208a, 208b (von den mindestens zwei sackförmigen Gräben 408a, 408b) bereitzustellen, wobei sich die mindestens zwei Gräben 208a, 208b zur Gänze durch das Substrat 202 hindurch erstrecken, und um die Rippen-Struktur 210 zwischen den mindestens zwei Gräben 208a, 208b bereitzustellen. Zu Zwecken der Veranschaulichung kann das Substrat 202 in mindestens zwei Nacktchips 204a, 204b durch die mindestens zwei Gräben 208a, 208b zerlegt werden, nachdem das Substrat 202 dünner gemacht worden ist. Das Substrat 202 kann durch Anwendung eines Schleifverfahrens für die Entfernung von Substratmaterial von der Rückseite 201b des Substrats 202 dünner gemacht werden.
  • Zu Zwecken der Erläuterung kann das Ausbilden der sackförmigen Gräben 408a, 408b und das Dünnen des Substrats 202, um die Gräben 208a, 208b (die sich zur Gänze durch das Substrat 202 erstrecken) bereitzustellen, als ein Zerteilen des Substrats 202 in eine Vielzahl an Nacktchips 204a, 204b angesehen werden, die durch die Gräben 208a, 208b und die Rippen-Struktur 210 zwischen den Gräben 208a, 208b getrennt werden.
  • Gemäß verschiedenen Ausführungsformen kann das Hilfs-Trägerelement 206 auf dem Substrat 202 befestigt werden, nachdem die mindestens zwei sackförmigen Gräben 408a, 408b ausgebildet worden sind und bevor die Gräben 208a, 208b (oder die Graben-Struktur) in das Substrat 202 hinein durch Dünnen des Substrats 202 ausgebildet werden. Gemäß verschiedenen Ausführungsformen kann, wenn ein Dünnen des Substrats 202 angewandt wird, das ursprüngliche Substrat 202, beispielsweise wie in 4A dargestellt, dicker als ungefähr 100 µm sein, wobei das Substrat 202, beispielsweise durch Schleifen, bis zu einer Dicke von weniger als ungefähr 100 µm dünner gemacht wird.
  • Wahlweise kann, gemäß verschiedenen Ausführungsformen, die Rippe 210 zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b mit einem Material 310 (Hilfsmaterial) bedeckt werden, bevor die Nacktchips 204a, 204b, wie in 4E dargestellt, mit formgebendem Material gemäß verschiedenen Ausführungsformen eingekapselt werden. Das Material 310, das die Rippe 210 abdeckt, kann ein Resist, beispielsweise ein Photoresist, sein. Das Material 310 kann über der Rippe 210 durch ein Schichtaufbauverfahren und ein Strukturierungsverfahren für das Strukturieren der Resist-Schicht bereitgestellt werden, die durch das Schichtaufbauverfahren gebildet wird.
  • In der Folge können die Nacktchips und die Rippen-Struktur 210 zwischen den aus dem Substrat 202 bereitgestellten Nacktchips mit Einkapselungsmaterial 212 von der Rückseite 201b abgedeckt werden, um, gemäß verschiedenen Ausführungsformen, eine Wafer-Level-Einhausung (vgl. 8A und 8B) bereitzustellen. Dadurch kann das Material 310 über der Rippen-Struktur 210 ebenfalls eingekapselt werden. Ferner kann das Einkapselungsmaterial 212 teilweise entfernt werden, um das Material 310 über der Rippen-Struktur 210 zumindest teilweise freizulegen. Anschließend kann das Material 310 über der Rippen-Struktur 210 entfernt werden, um die Rippen-Struktur 210 freizulegen, und die Rippen-Struktur 210 in der Folge zu entfernen.
  • Gemäß verschiedenen Ausführungsformen kann, wie in den 4C und 4D dargestellt, das Substratmaterial von einer zweiten Seite (ohne Einschränkung der Allgemeinheit, die Rückseite 201b) des Substrats entfernt werden, die der ersten Seite (ohne Einschränkung der Allgemeinheit, der Vorderseite 201a) gegenüberliegt, um die sackförmigen Gräben 408a, 408b nach einem Anordnen des Substrats 202 über einem Hilfs-Trägerelement 206 für das Abstützen der Chips oder Nacktchips 204a, 204b zu öffnen.
  • Gemäß verschiedenen Ausführungsformen können die Chips oder Nacktchips 204a, 204b elektrische-Kontakt-Strukturen an der Vorderseite und/oder an der Rückseite der Chips oder Nacktchips 204a, 204b umfassen.
  • 5 stellt ein schematisches Flussdiagramm eines Verfahrens 500 für die Bearbeitung eines Wafers 202 (beispielsweise ein Wafer-Level-Einhausungs-Verfahren) gemäß verschiedenen Ausführungsformen dar, wobei das Verfahren 500 Folgendes umfassen kann: in 510 das Ausbilden einer Graben-Struktur-Anordnung 208 von einer ersten Seite 201a des Wafers 202 in den Wafer 202 hinein, wobei die Graben-Struktur-Anordnung 208 eine Vielzahl an peripheren Gräben 208a, 208b umfasst, die eine Nacktchip-Anordnung 204 mit einer Vielzahl an Nacktchips 204a, 204b definieren, wobei jeder periphere Graben 208a, 208b der Vielzahl der Graben-Struktur-Anordnung 208 einen entsprechenden Nacktchip 204a, 204b der Nacktchip-Anordnung 204 umgibt, wobei die Graben-Struktur-Anordnung 208 mindestens eine Rippe 210 zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b der Nacktchip-Anordnung 204 bildet; in 520 das Bereitstellen eines Hilfs-Trägerelements, um die Vielzahl der Nacktchips 204a, 204b der Nacktchip-Anordnung 204 zu stützen und um die Rippen 210 zu stützen; in 530 das Einkapseln der Nacktchips 204a, 204b der Nacktchip-Anordnung 204 durch das Füllen der Graben-Struktur-Anordnung 208 mit formgebendem Material und wahlweise durch das Abdecken der Nacktchips 204a, 204b der Nacktchip-Anordnung 204 mit formgebendem Material; in 540 das zumindest teilweise Entfernen der mindestens einen Rippe 210; und, in 550, das Entfernen des Hilfs-Trägerelements nach dem Entfernen der mindestens einen Rippe 210, um eine Vielzahl an vereinzelten (und eingekapselten) Nacktchips 204a, 204b (vgl. 6A und 6B) bereitzustellen.
  • 6A und 6B stellen jeweils ein Substrat 202 (beispielsweise eine Hauptbearbeitungsfläche 201a, 201b eines Wafers 202) in einer Draufsicht während der Bearbeitung, analog zu obigen Ausführungen dar. 6A stellt beispielhaft zwei Querschnittslinien 600s dar, die beispielsweise einem oder mehreren Querschnitten des hierin veranschaulichten Substrats 202 gemäß verschiedenen Ausführungsformen entsprechen.
  • Gemäß verschiedenen Ausführungsformen kann eine Graben-Struktur 208 mit einer Vielzahl an Gräben 208a, 208b in das Substrat 202 hinein aus der Hauptbearbeitungsfläche ausgebildet sein. Die Graben-Struktur 208 definiert eine Vielzahl an Substratgebieten 204a, 204b (integrierte Schaltkreisgebiete oder Nacktchipgebiete) im Substrat 202, die, wie zuvor beschrieben, in einzelne Nacktchips oder Chips nach Ausbildung einer Wafer-Level-Einhausung aus dem Substrat 202 zerteilt werden sollen. Jedes Substratgebiet 204a, 204b kann durch einen entsprechenden peripheren Graben 208a, 208b umgeben sein, wobei die peripheren Gräben 208a, 208b so bereitgestellt werden, dass eine Rippen-Struktur 210 (mit mindestens einer Rippe) aus dem Substratmaterial zwischen den Substratgebieten 204a, 204b zurückbleibt.
  • Gemäß verschiedenen Ausführungsformen können die Substratgebiete 204a, 204b mit den entsprechenden Gräben 208a, 208b von einem seitlich einkreisenden Graben umgeben sein, der, wie in 6B dargestellt, die Ränder der Anordnung der Substratgebiete 204a, 204b definiert.
  • Gemäß verschiedenen Ausführungsformen zerteilt die Graben-Struktur das Substrat 202 in eine Nacktchip-Anordnung 204, wobei die Nacktchip-Anordnung 204 eine Vielzahl an Nacktchips 204a, 204b umfasst. Nach der Einkapselung kann die Nacktchip-Anordnung 204 eine Wafer-Level-Einhausung bereitstellen, die durch das Entfernen der Rippen-Struktur 210 zwischen den Nacktchips 204a, 204b der Nacktchip-Anordnung 204 vereinzelt werden kann. Wie in den 6A und 6B dargestellt, kann ein erster Nacktchip 204a (seitlich) an einen zweiten Nacktchip 204b in der Nacktchip-Anordnung 204 angrenzend bereitgestellt werden.
  • 7 stellt ein schematisches Flussdiagramm eines Verfahrens 700 zur Bearbeitung eines Substrats 202 (beispielsweise eines Wafers) gemäß verschiedenen Ausführungsformen dar, wobei das Verfahren 700 Folgendes umfassen kann: in 710 das Bereitstellen eines Hilfs-Trägerelements 206 auf einer Oberfläche des Substrats 202, wobei das Substrat eine Anordnung 204 von integrierten-Schaltkreis-Strukturen 204a, 204b umfasst; in 720 das Ausbilden einer Graben-Struktur 208 in das Substrat 2020 hinein, um eine Rippen-Struktur 210 zwischen jeweils zwei angrenzend angeordneten integrierten-Schaltkreis-Struktur 204a, 204b bereitzustellen, und um die Seitenwände der integrierten-Schaltkreis-Strukturen 204a, 204b, die der Rippen-Stuktur 210 zugewandt sind, zumindest teilweise freizulegen, wobei das Hilfs-Trägerelement 206 die integrierten-Schaltkreis-Strukturen 204a, 204b und die Rippen-Struktur 210 abstützt; in 730 das zumindest teilweise Abdecken der freigelegten Oberflächen der integrierten-Schaltkreis-Strukturen 204a, 204b, die gegenüber dem Hilfs-Trägerelement 206 liegen, mit Einkapselungsmaterial 212, und das zumindest teilweise Füllen der Graben-Struktur 208 mit Einkapselungsmaterial 212, wodurch die integrierten-Schaltkreis-Strukturen 204a, 204b eingekapselt werden; und, in 740, das Entfernen der Rippen-Struktur 210. Gemäß verschiedener Ausführungsformen kann eine Wafer-Level-Einhausung durch ein Ausführen der Arbeitsvorgänge 710, 720 und 730 ausgebildet werden, und die Wafer-Level-Einhausung kann in eine Vielzahl an zumindest teilweise eingekapselten integrierten-Schaltkreis-Strukturen 204a, 204b (beispielsweise durch das Ausführen von Arbeitsvorgang 740) zerteilt, und/oder (beispielsweise durch das Entfernen des Hilfs-Trägerelements 206) vereinzelt werden.
  • 8A beziehungsweise 8B stellen das Substrat 202 während der Bearbeitung in einer Querschnittsansicht dar, beispielsweise, analog zu obigen Ausführungen, während das Verfahren 100 ausgeführt wird oder beispielsweise während der Ausbildung einer Wafer-Level-Einhausung, die eine Vielzahl an teilweise eingekapselten Nacktchips oder Chips umfasst, und der Vereinzelung der teilweise eingekapselten Nacktchips oder Chips aus der Wafer-Level-Einhausung.
  • In einer anfänglichen Bearbeitungsphase 800a kann, gemäß verschiedenen Ausführungsformen, das Substrat 202 eine Vielzahl an integrierten-Schaltkreis-Strukturen 804 (beispielsweise Chip-Strukturen oder Nacktchip-Strukturen oder Substratgebiete) umfassen, um, gemäß verschiedenen Ausführungsformen, teilweise eingekapselt, und voneinander getrennt zu werden. In einer weiteren Bearbeitungsphase 800b kann, gemäß verschiedenen Ausführungsformen eine Kontaktstruktur 802 über eine erste Bearbeitungsfläche 201a des Substrats bereitgestellt werden, und die Kontaktstruktur 802 kann das elektrische Kontaktieren jeder der integrierten-Schaltkreis-Strukturen 804 ermöglichen.
  • In einer weiteren Bearbeitungsphase 800c kann, verschiedenen Ausführungsformen gemäß, eine Sack-Graben-Struktur 408 mit einer Vielzahl an sackförmigen Gräben von der ersten Bearbeitungsfläche 201a in das Substrat 202 hinein ausgebildet werden (beispielsweise geätzt werden 801a), und die Sack-Graben-Struktur 408 kann zwischen den integrierten-Schaltkreis-Strukturen 804 ausgebildet werden, um die integrierten-Schaltkreis-Strukturen 804 teilweise voneinander zu trennen, und einen Teil einer Rippen-Struktur 210 zwischen den integrierten-Schaltkreis-Strukturen 804 bereitzustellen.
  • In einer weiteren Bearbeitungsphase 800d kann, gemäß verschiedenen Ausführungsformen, ein Zerteilungs-Band 206 auf die erste Bearbeitungsfläche 201a des Substrats 202 befestigt werden, und das Substrat 202 kann von der zweiten Bearbeitungsfläche 201b, die gegenüber der ersten Bearbeitungsfläche 201a liegt, dünner gemacht werden (beispielsweise durch ein Schleifen 801b oder durch chemischmechanisches Polieren 801b). Alternativ dazu kann das Substrat 202 dementsprechend auf dem Zerteilungs-Band 206 befestigt werden.
  • Nach einem Dünnen 801b des Substrats 202, beispielsweise in einer weiteren Bearbeitungsphase 800e, wird eine Vielzahl an zerteilten integrierten-Schaltkreis-Strukturen 814 (beispielsweise eine Vielzahl an abgetrennten Nacktchips 814 oder eine Vielzahl an abgetrennten Chips 814) bereitgestellt, wobei eine Rippen-Struktur jeweils zwischen den zerteilten integrierten-Schaltkreis-Strukturen 814 angeordnet wird, wobei die Rippen-Struktur 210 von den zerteilten integrierten-Schaltkreis-Strukturen 814 beabstandet angeordnet ist.
  • In einer weiteren Bearbeitungsphase 800f kann, verschiedenen Ausführungsformen gemäß, die Rippen-Struktur 210 zwischen den zerteilten integrierten-Schaltkreis-Strukturen 814 mit einem Resist 310 (oder einem anderen geeigneten Hilfsmaterial) bedeckt sein, um die Ausdehnung der Rippen-Struktur 210 zu vergrößern. Das kann einen leichteren Zugang zur Rippen-Struktur 210 nach der Einkapselung der zerteilten integrierten-Schaltkreis-Strukturen 814 und der Rippen-Struktur ermöglichen.
  • Gemäß verschiedenen Ausführungsformen können die zerteilten integrierten-Schaltkreis-Strukturen 814 frei vom Hilfsmaterial 310 (dem Resist oder dem Polymer) sein. Das Hilfsmaterial 310 kann auf der Rippen-Struktur 210 aus der zweiten Bearbeitungsfläche 201b ausgebildet sein.
  • Wahlweise können, gemäß verschiedener Ausführungsformen, weitere Kontakte oder weitere Kontaktstrukturen aus der zweiten Bearbeitungsfläche 201b ausgebildet sein, um die (nicht dargestellten) zerteilten integrierten-Schaltkreis-Strukturen 814 elektrisch zu kontaktieren.
  • In einer weiteren Bearbeitungsphase 800g können, gemäß verschiedenen Ausführungsformen, die zerteilten integrierten-Schaltkreis-Strukturen 814 und die Rippen-Struktur 210 aus der zweiten Bearbeitungsfläche 201b geformt 801c oder eingekapselt werden. Gemäß verschiedenen Ausführungsformen kann das formgebende Material 212 oder das Einkapselungsmaterial 212 die freigelegten Seiten und Oberflächen der zerteilten integrierten-Schaltkreis-Strukturen 814, und die Rippen-Struktur 210 teilweise oder zur Gänze bedecken. Mit anderen Worten, die freigelegten Seiten und Oberflächen der zerteilten integrierten-Schaltkreis-Strukturen 814 und die Rippen-Struktur 210, die auf dem Zerteilungs-Band befestigt wird, können eingekapselt werden, wodurch eine Wafer-Level-Einhausung bereitgestellt wird, die eine Vielzahl an eingekapselten integrierten-Schaltkreis-Strukturen 824 von den zerteilten integrierten-Schaltkreis-Strukturen 814 umfasst. Das formgebende Material 212 oder das Einkapselungsmaterial 212 können die Graben-Struktur 208 teilweise oder zur Gänze füllen. Gemäß verschiedenen Ausführungsformen können das formgebende Material 212 oder das Einkapselungsmaterial 212 die Seitenwände der eingekapselten integrierten-Schaltkreis-Strukturen 824 schützen.
  • Wie in 8B dargestellt, kann das Hilfsmaterial 310 aus der Rippen-Struktur 210 der oberen Fläche vorstehen, das durch die eingekapselten integrierten-Schaltkreis-Strukturen 824 bereitgestellt sein kann. In einer weiteren Bearbeitungsphase 800h können, gemäß verschiedenen Ausführungsformen, das formgebende Material 212 oder das Einkapselungsmaterial 212 teilweise (beispielsweise durch Schleifen 801d oder Polieren 801d) entfernt sein. Gemäß verschiedenen Ausführungsformen kann das Hilfsmaterial 310 freigelegt sein, wobei die eingekapselten integrierten-Schaltkreis-Strukturen 824 mit dem Einkapselungsmaterial 212 bedeckt bleiben. Anschließend kann, in einer weiteren Bearbeitungsphase 800i, das freigelegte Hilfsmaterial 310 entfernt werden, beispielsweise durch Ätzen oder durch Auflösen des Hilfsmaterials 310 (beispielsweise eines Resists) in einem Lösungsmittel. Gemäß verschiedenen Ausführungsformen kann das Hilfsmaterial 310 von der Rippen-Struktur 210 abgestreift werden, wobei die eingekapselten integrierten-Schaltkreis-Strukturen 824 mit dem Einkapselungsmaterial 212 bedeckt bleiben.
  • In einer weiteren Bearbeitungsphase 800j kann, gemäß verschiedenen Ausführungsformen, die Rippen-Struktur 210 beispielsweise durch Ätzen 801e entfernt werden. Die Rippen-Struktur 210 kann Substratmaterial, beispielsweise Silizium, umfassen. Gemäß verschiedenen Ausführungsformen kann die Rippen-Struktur 210 selektiv geätzt werden, sodass die eingekapselten integrierten-Schaltkreis-Strukturen 824 (oder zumindest die Seitenwände der eingekapselten integrierten-Schaltkreis-Strukturen 824) mit dem Einkapselungsmaterial 212 bedeckt bleiben.
  • Gemäß verschiedenen Ausführungsformen können die eingekapselten integrierten-Schaltkreis-Strukturen 824 voneinander durch das Entfernen der Rippen-Struktur 210 aus dazwischen eingekapselten integrierten-Schaltkreis-Strukturen 824 abgetrennt werden. Zu Zwecken der Erläuterung können die integrierten-Schaltkreis-Strukturen 824 der Wafer-Level-Einhausung voneinander durch das Entfernen der Rippen-Struktur 210 abgetrennt werden.
  • In einer weiteren (beispielsweise letzten) Bearbeitungsphase 800k kann, gemäß verschiedenen Ausführungsformen, das Hilfs-Trägerelement 206 entfernt werden, beispielsweise von den eingekapselten integrierten-Schaltkreis-Strukturen 824 abgestreift werden 801f. Gemäß verschiedenen Ausführungsformen können die zerteilten eingekapselten integrierten-Schaltkreis-Strukturen 824 vom Hilfs-Trägerelement 206 (Zerteilungs-Band) freigesetzt werden, wodurch eine Vielzahl an vereinzelten eingekapselten integrierten-Schaltkreis-Strukturen 834 bereitgestellt wird.
  • Gemäß verschiedenen Ausführungsformen kann die erste Bearbeitungsfläche 201a des Substrats 202 eine Passivierung umfassen oder mit einer Passivierungsschicht so bedeckt sein, dass die Oberfläche der vereinzelten eingekapselten integrierten-Schaltkreis-Strukturen 834, die frei vom Einkapselungsmaterial 212 sind, durch die Passivierung oder die Passivierungsschicht geschützt sein können.
  • Gemäß verschiedenen Ausführungsformen kann die Oberfläche der vereinzelten eingekapselten integrierten-Schaltkreis-Strukturen 834 (vereinzelte eingekapselte Nacktchips 834 oder vereinzelte eingekapselte Chips 834), die mit dem Einkapselungsmaterial 212 bedeckt wird, lokal geöffnet werden, wenn es für ein elektrisches Kontaktieren der vereinzelten eingekapselten integrierten-Schaltkreis-Strukturen 834 erforderlich ist.
  • Gemäß verschiedenen Ausführungsformen kann eine herkömmliche kosteneffiziente Ätz-Technologie für eine Vorrichtungszerteilung (Chip-Zerteilung oder Nacktchip-Zerteilung) eingesetzt werden.
  • 9 stellt ein schematisches Flussdiagramm eines Verfahrens 900 zur Bearbeitung eines Wafers 202 dar, wobei das Verfahren 900 Folgendes umfassen kann: in 910 das Abtrennen einer Vielzahl an Nacktchips 204 von dem Wafer 202 durch das Ausbilden einer Graben-Struktur 208 in den Wafer 202 hinein, wobei die Graben-Struktur 208 mindestens zwei Gräben 208a, 208b umfasst, die zwischen jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b aus der Vielzahl der Nacktchips 204 bereitgestellt sind, wobei die mindestens zwei Gräben 208a, 208b eine Rippen-Struktur 210 zwischen den jeweils zwei angrenzend angeordneten Nacktchips 204a, 204b aus der Vielzahl der Nacktchips 204 bilden; und, in 920, das Ausbilden einer Wafer-Level-Einhausung durch zumindest teilweises Einkapseln der Vielzahl der Nacktchips 204, die vom Wafer 202 abgetrennt werden, und durch zumindest teilweises Einkapseln der Rippen-Struktur 210 mit Einkapselungsmaterial.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 900 zur Bearbeitung eines Wafers 202 ferner Folgendes umfassen: das Entfernen der Rippen-Struktur 210 aus der Wafer-Level-Einhausung, um eine Vielzahl von zumindest teilweise eingekapselten Nacktchips aus der Wafer-Level-Einhausung zu vereinzeln.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren für das Einkapseln und Vereinzeln einer Vielzahl an Chips oder Nacktchips auf Wafer-Level hierin bereitgestellt sein, wobei das Bearbeiten ein Ersetzen einer herkömmlich miteinbezogenen Serienbearbeitung (beispielsweise Trennschneid-Zerteilung) durch ein paralleles Bearbeiten (beispielsweise Ätzen, beispielsweise Nass-Ätzen) ermöglichen kann.
  • Die vereinzelten eingekapselten Vorrichtungen (beispielsweise kleine Dioden oder Einzel-Transistoren) können einen Seiten-Schutz aufweisen, der durch das Einkapselungsmaterial, das die Seitenwände der vereinzelten eingekapselten Vorrichtungen bedeckt, bereitgestellt wird. Ohne Einschränkung der Allgemeinheit wird darauf hingewiesen, dass die Einkapselung über der Vorderseite 201a der Vorrichtung oder über der Rückseite 201b der Vorrichtung bereitgestellt sein kann. Gemäß verschiedenen Ausführungsformen kann für das Einkapseln von Chips, die dünner als 50 µm sind, ein Ätzen sackförmiger Gräben (die sich nicht zur Gänze durch den Wafer nach dem Ätzen erstrecken) eine sichere Handhabung ermöglichen, vgl. beispielsweise 4A bis 4E und 8A und 8B.
  • Gemäß verschiedener Ausführungsformen können die Seitenwände 205s der vereinzelten eingekapselten Vorrichtungen (Chips oder Nacktchips, beispielsweise Transistoren oder Dioden) mit Einkapselungsmaterial 212 nach der Vereinzelung der Wafer-Level-Einhausung bedeckt bleiben; vgl. beispielsweise 2E und 2F.
  • Das Einkapselungsmaterial 212 kann das erwünschte elektrische Kontaktieren den vereinzelten eingekapselten Vorrichtungen bereitstellen, oder das Einkapselungsmaterial 212 kann strukturiert sein, das erwünschte elektrische Kontaktieren den vereinzelten eingekapselten Vorrichtungen, beispielsweise Halbleiter-Leistungsgeräten, bereitzustellen.

Claims (17)

  1. Substratbearbeitungsverfahren (100), wobei das Verfahren (100) Folgendes umfasst: das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chip-Strukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chip-Strukturen und eine Seitenwand auf jeder der zwei Chip-Strukturen definieren (110); das Anordnen eines Hilfs-Trägerelements auf dem Substrat, um die Chip-Strukturen und die mindestens eine Säule zu halten (120); das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken, wodurch die Chip-Strukturen zumindest teilweise eingekapselt werden (130); das Entfernen eines Abschnitts des Einkapselungsmaterials, um zumindest einen Abschnitt der mindestens einen Säule freizulegen (140); und das zumindest teilweise Entfernen der mindestens einen Säule (150).
  2. Verfahren (100) nach Anspruch 1, wobei das zumindest teilweise Füllen (130) der Gräben ferner das Bedecken zumindest eines Abschnitts einer Seite der Chip-Struktur, die dem Hilfs-Trägerelement entgegengesetzt ist, mit Einkapselungsmaterial umfasst.
  3. Verfahren (100) nach Anspruch 1 oder 2, ferner umfassend: das vollständige Entfernen der mindestens einen Säule.
  4. Verfahren (100) nach einem der Ansprüche 1 bis 3, wobei die Gräben sackförmige Gräben sind, die aus einer ersten Seite des Substrats in das Substrat hinein ausgebildet sind; wobei optional das Verfahren (100) ferner umfasst das Entfernen von Substratmaterial aus einer zweiten Seite des Substrats, die der ersten Seite entgegengesetzt ist, um die sackförmigen Gräben zu öffnen.
  5. Verfahren (100) nach einem der Ansprüche 1 bis 4, wobei sich die Gräben zur Gänze durch das Substrat hindurch von einer ersten Seite des Substrats zu einer zweiten Seite des Substrats erstrecken, die der ersten Seite entgegengesetzt ist.
  6. Verfahren (100) nach einem der Ansprüche 1 bis 5, ferner umfassend: das Ausbilden von Material auf der mindestens einen Säule vor dem zumindest teilweisen Einkapseln der Chip-Strukturen, wobei das Entfernen des Abschnitts des Einkapselungsmaterials zur Freilegung mindestens eines Abschnitts der mindestens einen Säule das Entfernen des Abschnitts des Einkapselungsmaterials umfasst, um das auf der mindestens einen Säule ausgebildete Material zumindest teilweise freizulegen.
  7. Verfahren (100) nach Anspruch 6, wobei das Material ein Resist umfasst; wobei optional das Resist ein Photoresist umfasst.
  8. Verfahren (100) nach Anspruch 6 oder 7, ferner umfassend: das Entfernen des Materials, um die Oberfläche der mindestens einen Säule zumindest teilweise freizulegen.
  9. Verfahren (100) nach einem der Ansprüche 1 bis 8, ferner umfassend: das Entfernen des Hilfs-Trägerelements, um die zumindest teilweise eingekapselten Chip-Strukturen zu vereinzeln.
  10. Verfahren (100) nach einem der Ansprüche 1 bis 9, wobei die Chip-Strukturen mindestens eine Chip-Struktur umfassen, die aus einer Gruppe von Chip-Strukturen ausgewählt ist, bestehend aus: mindestens einer Dioden-Struktur; mindestens einer Transistor-Struktur; mindestens einer Leistungstransistor-Struktur.
  11. Verfahren (100) nach einem der Ansprüche 1 bis 10, wobei das Entfernen (140) eines Abschnitts des Einkapselungsmaterials ein Schleifen des Einkapselungsmaterials umfasst.
  12. Verfahren (100) nach einem der Ansprüche 1 bis 11, wobei das zumindest teilweise Entfernen (150) der mindestens einen Säule ein Ätzverfahren umfasst.
  13. Verfahren (100) nach einem der Ansprüche 1 bis 12, wobei das Ausbilden (110) der Vielzahl an Gräben ein Ätzverfahren umfasst.
  14. Waferbearbeitungsverfahren, wobei das Verfahren Folgendes umfasst: das Abtrennen einer Vielzahl an Nacktchips von einem Wafer durch Ausbilden einer Graben-Struktur in den Wafer hinein, wobei die Graben-Struktur mindestens zwei Gräben umfasst, die zwischen jeweils zwei angrenzend angeordneten Nacktchips aus der Vielzahl an Nacktchips bereitgestellt sind; wobei die mindestens zwei Gräben eine Rippen-Struktur zwischen den entsprechenden zwei angrenzend angeordneten Nacktchips aus der Vielzahl der Nacktchips bilden; und das Ausbilden einer Wafer-Level-Einhausung durch zumindest teilweises Einkapseln der Vielzahl an Nacktchips, die vom Wafer abgetrennt sind, und durch zumindest teilweises Einkapseln der Rippen-Struktur mit Einkapselungsmaterial.
  15. Verfahren nach Anspruch 14, ferner umfassend: das Entfernen der Rippen-Struktur von der Wafer-Level-Einhausung, um die Vielzahl der zumindest teilweise eingekapselten Nacktchips von der Wafer-Level-Einhausung zu vereinzeln; wobei optional das Entfernen der Rippen-Struktur das zumindest teilweise Freilegen der Rippen-Struktur und das Ätzen der Rippen-Struktur umfasst.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend: das Bereitstellen eines Hilfs-Trägerelements, um die Vielzahl der abgetrennten Nacktchips abzustützen und die Rippen-Struktur abzustützen.
  17. Substratbearbeitungsverfahren, wobei das Verfahren Folgendes umfasst: das Bereitstellen eines Hilfs-Trägerelements auf einem Substrat, wobei das Substrat eine Vielzahl an integrierten-Schaltkreis-Strukturen umfasst; das Ausbilden einer Graben-Struktur in das Substrat hinein, um die integrierten-Schaltkreis-Strukturen zu trennen und eine Rippen-Struktur zwischen angrenzend angeordneten integrierten-Schaltkreis-Strukturen der integrierten-Schaltkreis-Strukturen bereitzustellen; wobei das Hilfs-Trägerelement die Vielzahl der integrierten-Schaltkreis-Strukturen und die Rippen-Struktur abstützt; das Füllen zumindest der Graben-Struktur mit Einkapselungsmaterial, wodurch die integrierten-Schaltkreis-Strukturen zumindest teilweise eingekapselt werden; und das Entfernen der Rippen-Struktur, um die zumindest teilweise eingekapselten integrierten-Schaltkreis-Strukturen zu trennen.
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