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Hintergrund der Erfindung
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1. Gebiet der Erfindung
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Die vorliegende Erfindung betrifft eine numerische Steuereinrichtung zum Steuern einer Werkzeugmaschine oder Industriemaschine.
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2. Beschreibung des verwandten Standes der Technik
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Eine numerische Steuereinrichtung zum Steuern einer Werkzeugmaschine oder Industriemaschine enthält verschiedene Funktionsblöcke, die einen numerischen Steuerabschnitt, einen Motorsteuerabschnitt, einen PMC-(Programmable Machine Controller/programmierbare Maschinensteuerung)Abschnitt und dergleichen umfassen, wie in der
japanischen Offenlegungsschrift Nr. 9-69004 offenbart. Diese Funktionsblöcke sind über einen Bus miteinander verbunden. Ein Beispiel für die Konfiguration einer herkömmlichen numerischen Steuereinrichtung ist unter Bezugnahme auf
1 beschrieben.
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Die in 1 gezeigte numerische Steuereinrichtung 10 umfasst einen Funktionsblock eines numerischen Steuerabschnitts 11, einen Funktionsblock eines PMC-Abschnitts 12, einen Funktionsblock eines Motorsteuerabschnitts 13 und einen Funktionsblock eines Verstärkerschnittstellenabschnitts 14. Diese Funktionsblöcke sind über einen internen Bus 15 miteinander verbunden.
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Prozessoren 20, 30 und 40 und periphere Steuer-LSIs 22, 32 und 42 sind an den Funktionsblöcken angebracht, die den numerischen Steuerabschnitt 11, den PMC-Abschnitt 12 bzw. den Motorsteuerabschnitt 13 umfassen. Die Prozessoren 20, 30 und 40 führen eine Verarbeitung aus, um die entsprechenden Funktionsblöcke zu steuern, und die peripheren Steuer-LSIs 22, 32 und 42 dienen als jeweilige Brücken zwischen den Prozessoren 20, 30 und 40 und dem internen Bus 15. DRAMs 21 und 31 sind ebenfalls an den Funktionsblöcken des numerischen Steuerabschnitts 11 bzw. des PMC-Abschnitts 12 angebracht. Ein Kommunikationssteuer-LSI 50 ist an dem Funktionsblock des Verstärkerschnittstellenabschnitts 14 angebracht.
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Der Prozessor 20 des numerischen Steuerabschnitts 11 hat die Funktion eines Hauptprozessors der gesamten numerischen Steuereinrichtung 10. Der numerische Steuerabschnitt 11 (Prozessor 20) liest über den internen Bus 15 Berechnungsergebnisse aus dem PMC-Abschnitt 12 und dem Motorsteuerabschnitt 13 aus und schreibt basierend auf den ausgelesenen Berechnungsergebnissen berechnete Berechnungsergebnisse über den internen Bus 15 in den PMC-Abschnitt 12 und den Motorsteuerabschnitt 13, und zwar bei jeder Unterbrechung, die bei einer konstanten Frequenz auftritt. Es wird darauf hingewiesen, dass ein Berechnungsergebnis aus dem DRAM 21 des numerischen Steuerabschnitts 11 oder dem DRAM 31 des PMC-Abschnitts 12 oder einem der RAMs, die in den peripheren Steuer-LSIs 22, 32 und 42 enthalten sind, welche an den Funktionsblöcken des numerischen Steuerabschnitts 11, des PMC-Abschnitts 12 und des Motorsteuerabschnitts 13 angebracht sind, ausgelesen bzw. in diese eingeschrieben werden kann. Es wird darauf hingewiesen, dass in den Funktionsblöcken des numerischen Steuerabschnitts 11, des PMC-Abschnitts 12 und des Motorsteuerabschnitts 13 die Prozessoren 20, 30 und 40 durch Busse von 8 bis 64 Bit entsprechend den Funktionen der Prozessoren 20, 30 und 40 mit den peripheren Steuer-LSIs 22, 32 bzw. 42 verbunden sind.
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Der numerische Steuerprozessor 20, der einen Befehl zum Bewegen eines Motors berechnet, und der Sequenz-Steuerprozessor 30, der eine periphere Einrichtung steuert, sind an der numerischen Steuereinrichtung 10 angebracht, wobei der numerische Steuerprozessor 20 und der Sequenz-Steuerprozessor 30 durch die prozessorspezifischen 64-Bit- bzw. 32-Bit-Busse 23 und 33 mit den dedizierten peripheren Steuer-LSIs 22 bzw. 32 verbunden sind.
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Da für periphere Steuer-LSIs verfügbare Schaltungen mit der Erhöhung des Halbleiterintegrationsgrads zugenommen haben, ist es denkbar, durch Integration jeweiliger an einer Mehrzahl Funktionsblöcke angebrachter peripherer Steuer-LSIs eine Kostensenkung zu erreichen. In diesem Fall ist jedoch eine Mehrzahl Prozessoren mit einem integrierten peripheren Steuer-LSI verbunden, was dazu führt, dass das periphere Steuer-LSI eine große Anzahl von I/O-Anschlüssen benötigt. Wenn die erforderliche Anzahl I/O-Anschlüsse die Anzahl der I/O-Anschlüsse übersteigt, die in einer angenommenen Baugruppe des peripheren Steuer-LSI untergebracht werden kann, ist eine Integration peripherer Steuer-LSIs schwer zu erreichen (siehe 2).
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Zusammenfassung der Erfindung
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Zur Lösung des vorstehend beschriebenen Problems besteht das Ziel der vorliegenden Erfindung darin, eine numerische Steuereinrichtung mit einem Multikernprozessor bereitzustellen, die einen Multikernprozessor umfasst, in dem separate numerische und Sequenz-Steuerprozessoren als Teil einer Mehrzahl Kerne integriert sind, die an einem einzelnen Prozessor angebracht ist, wodurch die Anzahl der Anschlüsse eines peripheren Steuer-LSI durch Verbinden des Prozessors (Multikernprozessors) und des peripheren Steuer-LSI über einen seriellen Hochgeschwindigkeitsbus reduziert und eine Integration der peripheren Steuer-LSIs sowie eine Kostensenkung erreicht wird.
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Eine numerische Steuereinrichtung gemäß der vorliegenden Erfindung umfasst einen numerischen Steuerabschnitt, einen programmierbaren Maschinensteuerungsabschnitt und einen Motorsteuerabschnitt, wobei der numerische Steuerabschnitt ein numerisches Steuerprogramm ausführt und einen Befehl zur Servomotorsteuerung an den Motorsteuerabschnitt ausgibt, und der programmierbare Maschinensteuerungsabschnitt basierend auf Eingangsdaten vom numerischen Steuerabschnitt und Eingangsdaten von einer durch die numerische Steuereinrichtung zu steuernden Maschine ein vorgegebenes Sequenz-Steuerprogramm ausführt, dem numerischen Steuerabschnitt ein Ausführungsergebnis des Sequenz-Steuerprogramms meldet und die Maschine basierend auf dem Ausführungsergebnis steuert. Die numerische Steuereinrichtung umfasst ferner einen Multikernprozessor mit einer Mehrzahl Kerne. Der numerische Steuerabschnitt, der das numerische Steuerprogramm ausführt, ist wenigstens einem der Mehrzahl Kerne des Multikernprozessors zugeordnet und der programmierbare Maschinensteuerungsabschnitt, der das Sequenz-Steuerprogramm ausführt, ist wenigstens einem der anderen Kerne zugeordnet.
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Die numerische Steuereinrichtung kann ein peripheres Steuer-LSI umfassen und ein serieller Bus kann als Schnittstelle zwischen dem peripheren Steuer-LSI und dem Multikernprozessor verwendet werden.
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Gemäß der vorliegenden Erfindung kann eine numerische Steuereinrichtung mit einem Multikernprozessor bereitgestellt werden, die einen Multikernprozessor umfasst, in dem separate numerische und Sequenz-Steuerprozessoren als Teil einer Mehrzahl Kerne integriert sind, die an einem einzelnen Prozessor angebracht ist, wodurch die Anzahl der Anschlüsse eines peripheren Steuer-LSI durch Verbinden des Prozessors (Multikernprozessors) und des peripheren Steuer-LSI über einen seriellen Hochgeschwindigkeitsbus reduziert und eine Integration der peripheren Steuer-LSIs sowie eine Kostensenkung erreicht wird.
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Kurzbeschreibung der Zeichnungen
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Die vorstehend genannten und andere Ziele und Merkmale dieser Erfindung gehen aus der folgenden Beschreibung der Ausführungsformen in Verbindung mit den begleitenden Zeichnungen hervor. Es zeigt:
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1 ein Diagramm zur Erläuterung der Konfiguration einer herkömmlichen numerischen Steuereinrichtung,
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2 ein die Konfiguration einer herkömmlichen numerischen Steuereinrichtung darstellendes Diagramm zur Erläuterung des durch die vorliegende Erfindung zu lösenden Problems,
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3 ein Diagramm zur Erläuterung einer numerischen Steuereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, die einen Multikernprozessor und ein integriertes peripheres Steuer-LSI verwendet, und
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4 ein Diagramm zur Erläuterung einer numerischen Steuereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, bei der ein Multikernprozessor und ein integriertes peripheres Steuer-LSI über einen seriellen Hochgeschwindigkeitsbus verbunden sind.
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Genaue Beschreibung der bevorzugten Ausführungsformen
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Multikern-Technologie wurde vor kurzem auf einen Prozessor angewandt, der mit einem integrierten peripheren Steuer-LSI verbunden ist. Dies ermöglicht es, eine Mehrzahl Kerne in einem einzelnen Prozessor anzuordnen, um eine Verarbeitung auszuführen. Die vorliegende Erfindung erreicht eine Integration von peripheren Steuer-LSIs durch Anwenden einer solchen Multikernprozessortechnologie auf die Architektur einer numerischen Steuereinrichtung zum Steuern einer Werkzeugmaschine, Industriemaschine oder dergleichen. Das bedeutet, eine Integration jeweiliger peripherer Steuer-LSIs, die für einen Funktionsblock zur numerischen Steuerung und einen Funktionsblock zur PMC-Steuerung erforderlich sind, wird durch Zuordnen einer numerischen Steuerfunktion und einer PMC-Steuerfunktion, die bislang durch separate Prozessoren ausgeführt wurden, zu einer Mehrzahl Kerne eines Multikernprozessors und Ausführen der Funktionen erreicht.
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Eine numerische Steuereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, die einen Multikernprozessor und ein integriertes peripheres Steuer-LSI verwendet, ist unter Bezugnahme auf 3 beschrieben.
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Ein Multikernprozessor 70, ein integriertes peripheres Steuer-LSI 60, ein Motorsteuerabschnitt (Servosteuerabschnitt) 13 und ein Verstärkerschnittstellenabschnitt 14 sind an einer numerischen Steuereinrichtung 10 angebracht, wobei diese Abschnitte durch einen internen Bus 15 miteinander verbunden sind. Zwei Kerne sind am Multikernprozessor 70 angebracht. Einer ist als numerischer Steuerabschnittsprozessorkern 71 und der andere als PMC-Abschnittsprozessorkern 72 ausgewiesen. Der Motorsteuerabschnitt 13 umfasst einen Motorsteuerabschnittsprozessor 40 und ein peripheres Steuer-LSI 42. Der Verstärkerschnittstellenabschnitt 14 führt eine Kommunikation zwischen der numerischen Steuereinrichtung 10 und einem Motorantriebsverstärker 18 aus, der über einen seriellen Servobus 19 mit dem Verstärkerschnittstellenabschnitt 14 verbunden ist.
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In dem numerischen Steuerabschnittsprozessorkern 71 wird basierend auf einem numerischen Steuerprogramm ein Befehlswert zum Steuern des Motorantriebsverstärkers 18 erzeugt. Der erzeugte Befehlswert wird über das integrierte periphere Steuer-LSI 60 und den internen Bus 15 an ein internes RAM (nicht gezeigt) des peripheren Steuer-LSI 42 des Motorsteuerabschnitts 13 gesendet.
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In dem Motorsteuerabschnittsprozessor 40 des Motorsteuerabschnitts 13 wird der in das interne RAM des peripheren Steuer-LSI 42 geschriebene Befehlswert gelesen und an den Motorantriebsverstärker 18 zu sendende Daten zur Motorsteuerung werden basierend auf dem Befehlswert erzeugt. Die erzeugten Daten zur Motorsteuerung werden über den internen Bus 15 in ein internes RAM (nicht gezeigt) einer Kommunikations-Steuer-LSI 50 des Verstärkerschnittstellenabschnitts 14 geschrieben.
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Im Kommunikations-Steuer-LSI 50 des Verstärkerschnittstellenabschnitts 14 werden die in das interne RAM geschriebenen Daten über den seriellen Servobus 19 an den Motorantriebsverstärker 18 gesendet, wodurch bewirkt wird, dass der Motorantriebsverstärker 18 einen in einer Werkzeugmaschine bereitgestellten Motor (nicht gezeigt) antreibt.
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Im PMC-Abschnittsprozessorkern 72 des Multikernprozessors 70 wird ein vorgegebenes Sequenz-Steuerprogramm basierend auf Eingangsdaten vom numerischen Steuerabschnittsprozessorkern 71 und Eingangsdaten von einer Maschine (nicht gezeigt) ausgeführt, die über einen Feldbus 17 erhalten werden, der mit einer maschinenseitigen I/O-Einheit 16 verbunden ist. Dem numerischen Steuerabschnittsprozessorkern 71 wird ein Ausführungsergebnis gemeldet und Signale zum Steuern von Maschinenelementen der Maschine werden basierend auf dem Ausführungsergebnis über den Feldbus 17 an die maschinenseitige I/O-Einheit 16 gesendet.
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Wenn eine Mehrzahl Kerne an einem Prozessor angebracht ist und die Kerne eine herkömmliche numerische Steuerung und PMC-Verarbeitung durchführen, wird davon ausgegangen, dass der Verkehr auf einem Bus zwischen dem Prozessor und einem integrierten peripheren Steuer-LSI stärker als herkömmlicher Verkehr ist, was die Leistung einer numerischen Steuereinrichtung verschlechtern kann. Als Technik zur Überwindung eines derartigen Problems steht seit kurzem eine Technologie für serielle Hochgeschwindigkeitsbusse, wofür PCI-Express als Beispiel dient, zur Verfügung, die große Datenmengen als serielle Hochgeschwindigkeitssignale austauschen kann.
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4 ist ein Diagramm zur Erläuterung einer numerischen Steuereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, bei der ein Multikernprozessor 70 und ein integriertes peripheres Steuer-LSI 60 über einen seriellen Hochgeschwindigkeitsbus 76 verbunden sind.
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Bei der numerischen Steuereinrichtung 10 gemäß 4 umfasst der Multikernprozessor 70 einen seriellen Hochgeschwindigkeitsschnittstellenabschnitt 75. Der Multikernprozessor 70 ist mit dem integrierten peripheren Steuer-LSI 60 über den seriellen Hochgeschwindigkeitsbus 76 verbunden, der mit dem seriellen Hochgeschwindigkeitsschnittstellenabschnitt 75 verbunden ist. Bei der numerischen Steuereinrichtung 10 ist die von der numerischen Steuereinrichtung 10 durchzuführende numerische Steuerverarbeitung einem Kern 71 des Multikernprozessors 70 und die PMC-Steuerverarbeitung einem anderen Kern 72 des Multikernprozessors 70 zugeordnet. Die Zuordnung reduziert die Anzahl der I/O-Anschlüsse, die zum Verbinden eines numerischen Steuerprozessors und eines PMC-Steuerprozessors mit einem peripheren Steuer-LSI erforderlich ist. Darüber hinaus ermöglicht die Konfiguration, bei der ein zwischen dem Multikernprozessor 70 und dem integrierten peripheren Steuer-LSI 60 vorhandener Bus der serielle Hochgeschwindigkeitsbus 76 ist, eine Integration peripherer Steuer-LSIs ohne Verschlechterung der Leistung der numerischen Steuereinrichtung 10. Somit ist es möglich, die Kosten der numerischen Steuereinrichtung 10 zu senken.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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