JP3715258B2 - 制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、工作機械等の制御に使用する数値制御処理用プロセッサとシーケンス処理用プロセッサを有する制御装置に関する。
【0002】
【従来の技術】
近年、工作機械の高速化のため、数値制御処理を行う装置数値制御処理用プロセッサと、シーケンス処理を行うシーケンス処理用プロセッサを独立に持つ制御装置である数値制御装置が多数使用されている。このような数値制御装置では、それぞれのプロセッサが処理を分担することから、数値制御処理、およびシーケンス処理の実行速度が大幅に向上するというメリットがある。
【0003】
図1は、この数値制御処理用プロセッサとシーケンス処理用プロセッサを独立に持つ数値制御装置の要部ブロック図である。
数値制御部10とシーケンス処理部20はバス30で接続されている。数値制御部10は、数値制御処理を実行する数値制御処理用プロセッサ11、システムプログラム等の制御ソフトが格納されているROM12、該ROM12に格納されたシステムプログラム等を読み出し格納し、該プログラムを実行するためのRAM13を備える。また、該RAM13は、加工プログラムや各種パラメータ設定値等を記憶する不揮発性部を有する。さらに、各種演算等に利用されるワークRAM14を有し、該RAM14内には、シーケンス処理部20との信号のやりとりを行い、該信号に基づいて数値制御するための信号を記憶する記憶部を備えている。そして、これらの各要素はバス30で接続されている。
【0004】
シーケンス処理部20には、シーケンス処理を実行するシーケンス処理用プロセッサ21、シーケンス制御の制御ソフトウェア、シーケンスプログラムが格納されるROM22、各種演算等のために使用されるワークRAM23、数値制御部10との信号のやりとりを行うための信号メモリ24,ROM22に格納された制御ソフトウエアやシーケンスプログラムを読み出し格納し、実行するためのRAM25,外部入出力機器に接続されるI/Oディバイス26とを有し、これら要素はバス30で接続されている。
【0005】
なお、数値制御部10のワークRAM14に記憶する信号Fは、数値制御部10からシーケンス処理部20への指令信号を表し、信号G’は、シーケンス処理部20から数値制御部10への指令信号Gをコピーしたものを表す。またシーケンス処理部20の信号メモリ24に記憶した信号F’は、数値制御部10からシーケンス処理部20への指令信号Fをコピーしたものであり、信号Gは、シーケンス処理部20から数値制御部10への指令信号である。この指令信号Gにシーケンス処理終了通知をも含む。
【0006】
このような数値制御装置では、数値制御処理用プロセッサ11で数値制御処理が実行され、シーケンス処理用プロセッサ21でシーケンスプログラムの実行を含むシーケンス処理が、独立に制御周期ごとに繰り返し実行される。図2はこの動作処理を示すフローチャートである。また、図3はこの動作処理のタイミングを示すタイミングチャートである。
【0007】
数値制御部では、数値制御用プロセッサ11が制御周期の開始割付けを受け付けると(ステップS1)、数値制御処理を開始する(図2(a)及び図3参照)。
まず、シーケンス処理部20内の信号メモリ24に記憶する数値制御部への指令信号Gを、数値制御部10内のワークRAM14にコピー(信号G’)する(ステップS2)。RAM13に格納されている加工プログラム及びワークRAM14に記憶する信号F,G’に基づいて、数値制御処理を行う(ステップS3)。数値制御処理の結果、発生した数値制御部10からシーケンス処理部20への指令信号Fをシーケンス処理部20の信号メモリ14にコピー(信号F’)する(ステップS4)。上記ステップS1〜S4の処理を数値制御部のプロセッサ11は所定制御周期毎に実行する(図3参照)。なお、図3において、S2〜S4は及びT2は、図2に示す動作処理フローチャートの同一符号で示されるステップの処理を表している。
【0008】
一方、シーケンス処理部20では(図2(b)及び図3参照)、シーケンス処理用プロセッサ21が制御周期の開始の割付けを受け付けると(ステップT1)、シーケンス処理を開始する(ステップT2)。シーケンス処理は、I/Oデバイス26を経由して、図示しない外部入出力機器からの入力信号を信号メモリ24に読み取り、信号メモリ24に記憶する信号F’,G、その他の信号に基づいて、ROM22から読み出しRAM25に格納したシーケンスプログラムに基づいてシーケンス処理を実行する(ステップT2)。すなわち、信号メモリ24に記憶されている数値制御部10からの指令信号F’を読み取り、判断、処理などを行い、結果に基づいて数値制御部への指令信号Gを信号メモリ24に書き込む。また、信号メモリ24に記憶されている外部入出力機器への指令を、I/Oデバイス26を経由して図示しない外部入出力機器へ出力信号を出力し、外部入出力機器から入力される信号を信号メモリ24に書き込む処理をも含む。以下、上記ステップT1〜T2を制御周期毎繰り返し実行する。
【0009】
【発明が解決しようとする課題】
数値制御工作機械等においては、数値制御部10からシーケンス処理部20への指令信号F(F’)に基づいて、シーケンス処理部20が、シーケンスプログラムで処理し、その処理結果を、シーケンス処理部20から数値制御部10への指令信号G(G’)として出力することで、工作機械を制御する場合が多い。これら、数値制御部10からシーケンス処理部20への信号及びシーケンス処理部20から数値制御部10への信号の伝達は、早いほど工作機械を高速に制御できる。
【0010】
しかし、数値制御処理用プロセッサ11と、シーケンス処理用プロセッサ21を独立に持つ数値制御装置では、両者のプロセッサがお互いに並列に同時動作するため、数値制御部10からシーケンス処理部20への指令信号F、およびシーケンス処理部20から数値制御部10への指令信号Gが、両者の実行のタイミングによって遅延してしまうという問題があった。
【0011】
図4は、この処理が遅れるケースの説明図である。シーケンス処理部20の信号メモリ24内の信号G1をワークRAM14にコピー(G’1)し(ステップS2)、該信号G1(G’1)に基づいて数値制御用プロセッサ11は、数値制御処理し(ステップS3)、その結果のシーケンス処理部20へ指令する信号F2をシーケンス処理部20内の信号メモリ24にコピー(F’2)する(ステップS4)。次の制御周期において、シーケンス処理部20のプロセッサ21は、この信号F2(F’2)に基づいてシーケンスプログラムで処理する(ステップT2)。その結果として、数値制御部10への指令信号G2が得られる。そして次の制御周期において、この指令信号G2は、シーケンス処理部20から数値制御部10へ転送され、ワークRAM14にコピー(G’2)され(ステップS2)、この信号に基づいて数値制御装置処理がなされる(ステップS3)。
【0012】
以上のように、数値制御部10→シーケンス処理部20→数値制御部10との信号の伝達に、2制御周期時間が必要となっており、この分処理速度が低下している。
本発明は、この点を改善するものであり、高速処理を可能にする数値制御装置を提供することを目的とするものである。
【0013】
【課題を解決するための手段】
所定周期毎処理を行う数値制御処理用プロセッサと、シーケンス処理用プロセッサを備えた制御装置において、本発明は、数値制御処理のタイミングをシーケンス処理用プロセッサに通知する手段を備え、この手段から通知されたタイミングを基準にシーケンス処理の実行開始タイミングを変更する手段を備えるものである。そして、この実行開始タイミングを変更する手段は、数値制御処理の実行終了後同一制御周期内でシーケンス処理を開始するようにした。
【0014】
また、通知する数値制御処理のタイミングは、数値制御処理の開始タイミングであり、シーケンス処理の実行開始タイミングを変更する手段は、この通知された時刻を基準に、あらかじめ制御装置に設定された遅延時間パラメータに従って算出したタイミングに、シーケンス処理の実行開始を行うものとした。又は、数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知するようにした。若しくは、数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理用プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサが共有メモリ上のフラグを監視することで、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知するようにした。
【0015】
また、通知する数値制御処理のタイミングは、数値制御処理の終了タイミングとし、シーケンスプログラムの実行開始タイミングを変更する手段は、この通知されたタイミングをもって、シーケンスプログラムの実行開始を行うものとした。
【0016】
この場合、数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知するようにした。若しくは、数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサで共有メモリ上のフラグを監視することで、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知するようにした。
【0017】
【発明の実施の形態】
図5は本発明の第1の実施形態である数値制御装置の要部ブロック図である。図1に示した従来の数値制御装置と相違する点は、シーケンス処理部20に外部割込み発生装置27がバス結合されていること、及び、シーケンス処理部20のワークRAM23に遅延時間パラメータが設けられ、遅延時間が設定されている点であり、他の構成は従来と同じである。また、対応する要素には図1と同一の符号が付されている。
【0018】
すなわち、数値制御装置は、バス30で接続された数値制御部10とシーケンス処理部20を有する。数値制御部10は、数値制御処理を実行する数値制御処理用プロセッサ11と、システムプログラム等の制御ソフトが格納されているROM12、該ROM12に格納されたシステムプログラム等を読み出し格納し、該プログラムを実行するためのRAM13、ワークRAM14とを有し、これらはバス30で接続されている。RAM13は、加工プログラムや各種パラメータ設定値等を記憶する不揮発性部を有する。ワークRAM14は各種演算等に利用されると共に、本発明に関係して、数値制御部10からシーケンス処理部20への指令信号F、シーケンス処理部20から数値制御部10への指令信号Gをコピーした信号G’を記憶する信号記憶部を備えている。
【0019】
シーケンス処理部20には、シーケンス処理を実行するシーケンス処理用プロセッサ21と、シーケンス制御の制御ソフトウェア、シーケンスプログラムが格納されるROM22、各種演算等のために使用されるワークRAM23、数値制御部10からシーケンス処理部20への指令信号Fをコピーした信号F’、シーケンス処理部20から数値制御部10への指令信号Gを記憶する信号メモリ24,ROM22に格納された制御ソフトウエアやシーケンスプログラムを読み出し格納し、実行するためのRAM25,外部入出力機器に接続されるI/Oディバイス26、さらに、本発明に関係して、外部割込み発生装置27、タイマ28を備え、これらはバス接続されている。
【0020】
この第1の実施形態の動作を図6に示す動作処理フローチャートと図7に示す動作タイミングチャートにより説明する。なお、図6(a)は数値制御部10のプロセッサ11が実行する動作処理フローチャートであり、図6(b)は、シーケンス処理部20のプロセッサ22が実行する動作処理フローチャートである。これらの処理は制御周期毎繰り返し実行される。
【0021】
まず、図示しない入力手段によりシーケンス処理部20のワークRAM23の遅延時間パラメータに、数値制御部10が数値制御処理を開始して終了するまでの時間を設定しておく。
数値制御部10のプロセッサ11は、制御周期の開始割付けを受けると(ステップS11)、数値制御処理を開始し、まず、シーケンス処理部20の外部割込み発生装置27のレジスタに割込信号を書き込む(ステップS12)。次に、シーケンス処理部20内の信号メモリ24に記憶する数値制御部への指令信号Gを、数値制御部10内のワークRAM14にコピー(信号G’)し(ステップS13)、RAM13に格納されている加工プログラム及びワークRAM14に記憶する信号F,G’に基づいて、数値制御処理を行う(ステップS14)。
【0022】
次に、数値制御処理の結果発生した数値制御部10からシーケンス処理部20への指令信号Fをシーケンス処理部20の信号メモリ14にコピー(信号F’)し(ステップS15)、当該割込周期の処理を終了する。このステップS11〜S15の処理を数値制御部のプロセッサ11は所定制御周期毎に実行する。
【0023】
一方、シーケンス処理部20では、数値制御部10からの外部割込みを受け付けると(ステップT11)、シーケンス処理用プロセッサ21はシーケンス処理を開始し、タイマ28に遅延時間パラメータに設定している時間を設定し、該タイマを起動する(ステップT12)。タイマ28がタイムアップするまで待ち(ステップT13)、タイムアップすると、I/Oデバイス26を経由して、図示しない外部入出力機器からの入力信号を信号メモリ24に読み取り、信号メモリ24に記憶する信号F’,G、その他の信号に基づいて、ROM22からRAM25に格納したシーケンスプログラムを実行する(ステップT14)。信号メモリ24に記憶されている数値制御部10からの指令信号F’を読み取り、判断、処理などを行い、その結果に基づいて数値制御部への指令信号Gを信号メモリ24に書き込む。また、信号メモリ24に記憶されている外部入出力機器への指令をI/Oデバイス26を経由して、図示しない外部入出力機器へ出力信号を出力し、外部入出力機器から入力される信号を信号メモリ24に書き込む処理をも含む。以下、制御周期毎に指令される外部割込み指令毎に上述した処理をシーケンス処理部20のプロセッサ21は実行する。
【0024】
図7は、この実施形態の動作タイミングを示す図である。この図7において、S12,S14,T12等の符号は、図6に示す動作フローチャートのステップ番号を示しその処理を示すものである。
【0025】
図7に示す例では、数値制御部10のワークRAM14には信号F1、シーケンス処理部20の信号メモリ24には、信号G1が記憶されているものとする。そこで、数値制御部10のプロセッサ11が数値制御処理を開始すると、まず、割込指令がシーケンス処理部20に送出される(S12)。シーケンス処理部20の信号メモリ24の数値制御部10への指令信号G1がワークRAM14にコピー(G'1)される(S13)。該ワークRAM14に記憶された信号G'1,F1及び加工プログラムに基づいて数値制御処理が実行され(S14)、この数値制御処理の結果として、シーケンス処理部20への指令信号F2がワークRAM14に書き込まれる。そして、この指令信号F2はシーケンス処理部20の信号メモリ24にコピー(F'2)される(S15)。
【0026】
シーケンス処理部20のプロセッサ21は、数値制御部10からの割込信号を受けた後、遅延時間パラメータに設定された時間だけ経過した後、信号メモリ24に記憶された信号を読み出し、該信号とシーケンスプログラムに基づいてシーケンス処理を行う(T12)。遅延時間パラメータに設定された時間は、数値制御部10から割込信号を受けてから、数値制御部のプロセッサ11により信号メモリ24に、シーケンス処理部20への指令信号F2がコピーされるまでの時間よりも長く設定されているから、信号G1、指令信号F2のコピーF'2に基づいてシーケンス処理がなされる。このシーケンス処理の結果が数値制御部10への指令信号G2として信号メモリ24に書き込まれる(T14)。
【0027】
次の制御周期においては、数値制御部10のプロセッサ11は、シーケンス処理部20からの指令信号G2を読み込みワークRAM14にコピーし(G'2)、このワークRAM14に記憶する信号F2、G'2及び加工プログラムに基づいて数値制御処理(S14)を実行し、シーケンス処理部20への指令信号F3を得る。
【0028】
以下、各制御周期毎に、数値制御処理、シーケンス処理がなされ、数値制御部10からの指令(F)に対して、シーケンス処理部20でシーケンス処理されて数値制御部10へ返される指令(G)は、次の制御周期において数値制御部10に返されることにより、図7に示すように、1制御周期内でこれらの処理が完結することになり、図1〜図4に示した従来例と比較し、2倍の速さで処理することができる。
【0029】
なお、シーケンス処理は、該シーケンス処理を開始した制御周期内で処理を終了した例を示したが、終了しない場合には、シーケンス処理の終了を示す指令信号Gが発生しないことから、次の制御周期まで延長されることになる。しかし、数値制御部10での数値制御処理により発生した指令信号Fに対するシーケンス処理を当該制御周期内で開始することから、その分処理が速く行われることになる。また、シーケンス処理もこの処理を開始した制御周期内で終了する場合が一般的であるから、全体的に処理は高速化されることになる。
【0030】
図8は本発明の第2の実施形態である数値制御装置の要部ブロック図である。図5に示した第1の実施形態と相違する点は、外部割込み発生装置27の代わりに数値制御部10及びシーケンス処理部20の各プロセッサ11,21がアクセスできる共有メモリ29をシーケンス処理部20に設けた点である。そして、この共有メモリ29内にフラグを設け、第1の実施形態での割込指令の代わりにこのフラグを用いるようにしている。すなわち、第1の実施形態では、外部割込み発生装置27、タイマ28、遅延時間パラメータによって、シーケンス処理の実行開始タイミングを変更する手段を構成したが、この第2の実施形態では、共有メモリ29のフラグとタイマ28、遅延時間パラメータによって、シーケンス処理の実行開始タイミングを変更する手段を構成している。他の構成は第1の実施形態と同一であるので説明は省略する。
【0031】
図9はこの第2の実施形態の動作処理フローチャートであり、図10は動作タイミングチャートである。
数値制御部10のプロセッサ11は、制御周期の開始割付けを受けると(ステップS21)、数値制御処理を開始し、まず、共有メモリ29のフラグをセットし(ステップS22)、以後は第1の実施形態と同一の処理を行う。すなわち、信号メモリ24に記憶する数値制御部への指令信号Gを、ワークRAM14にコピー(信号G’)し(ステップS23)、加工プログラム及びワークRAM14に記憶する信号F,G’に基づいて、数値制御処理を行い(ステップS24)、その結果のシーケンス処理部20への指令信号Fを信号メモリ14にコピー(信号F’)し(ステップS25)、当該割込周期の処理を終了する。この処理を数値制御部のプロセッサ11は所定制御周期毎に実行する。
【0032】
一方、シーケンス処理部20のプロセッサ21は、共有メモリ29のフラグを監視し(ステップT21)、該フラグがセットされていることが検出されると、該フラグをリセットした後(ステップT22)、第1の実施形態のステップT12〜T14と同一の処理を行う。すなわち、タイマ28に遅延時間パラメータに設定している時間を設定し該タイマを起動する(ステップT23)。タイマ28がタイムアップするまで待ち(ステップT24)、タイムアップすると、第1の実施形態で説明したシーケンス処理を実行する(ステップT25)。以上の処理を制御周期毎実行する。
【0033】
この第2の実施形態においても、図10に示すタイミングチャートに示すように、1制御周期内で、数値制御部10からシーケンス処理部20への指令に対するシーケンス処理を行いその結果が得られるケースがほとんどであるから、次の制御周期では、新たなシーケンス処理結果に基づいて数値制御処理が実行されることになり、処理速度を速くすることができるものである。
【0034】
図11は、本発明の第3の実施形態である数値制御装置の要部ブロック図である。図5に示した第1の実施形態と相違する点は、タイマ28が設けられていない点のみで、他の構成は図5に示した第1の実施形態の数値制御装置と同一である。この第3の実施形態では、外部割込み発生装置27によってシーケンス処理の実行開始タイミングを変更する手段を構成している。
【0035】
図12は、この第3の実施形態の数値制御部10のプロセッサ10、シーケンス処理部20のプロセッサ21が制御処理周期毎に実施する動作処理フローチャートである。また、図13は、この第3の実施形態の動作タイミングチャートである。
【0036】
数値制御部10のプロセッサ11は、制御周期の開始割付けを受けると(ステップS31)、第1の実施形態におけるステップ13〜S15と同一の処理を実行する。すなわち、信号メモリ24に記憶する数値制御部への指令信号Gを、ワークRAM14にコピー(信号G’)し(ステップS32)、RAM13に格納されている加工プログラム及びワークRAM14に記憶する信号F,G’に基づいて、数値制御処理を行う(ステップS33)。この数値制御処理によって生じたシーケンス処理部20への指令信号Fをシーケンス処理部20の信号メモリ14にコピー(信号F’)する(ステップS34)。
【0037】
そして、この第3の実施形態は、シーケンス処理部20に割込信号を出力して当該制御周期の処理を終了する(ステップS35)。このステップS31〜S35の処理を数値制御部のプロセッサ11は所定制御周期毎に実行する。
【0038】
一方、シーケンス処理部20では、数値制御部10からの外部割込みを受け付けると(ステップT31)、シーケンス処理用プロセッサ21は、前述した第1の実施形態のステップT14と同様に、外部入出力機器からの入力信号を信号メモリ24に信号G,F’等に基づいてシーケンス処理を実行する(ステップT32)。この動作処理を繰り返すことになる。
【0039】
この第3の実施形態も、数値制御部10での数値制御処理の実行が終了して、この数値制御処理の結果のシーケンス処理部20への指令信号Fをシーケンス処理部20の信号メモリ24に書き込んだ後で、かつ、同一制御周期内でシーケンス処理部のプロセッサ21がシーケンス処理を行うことから、図13に示すように、一般的に1制御周期内で、数値制御部10からシーケンス処理部20への指令に対するシーケンス処理の結果が得られるから、次の制御周期では、新たなシーケンス処理結果に基づいて数値制御処理が実行されることになり、処理速度を速くすることができるものである。
【0040】
図14は、本発明の第4の実施形態である数値制御装置の要部ブロック図である。図11に示した第3の実施形態と比較し、相違する点は外部割込み発生装置27の代わりに共有メモリ29を設け、数値制御部のプロセッサ11とシーケンス処理部20のプロセッサ21から共にアクセスできるフラグを設けた点である。他の構成は図11に示した第3の実施形態の数値制御装置と同一である。この第4の実施形態では共有メモリ29のフラグによって、シーケンス処理の実行開始タイミングを変更する手段を構成する。
【0041】
図15は、この第4の実施形態の数値制御部10のプロセッサ11が実行する動作処理(図15(a))及びシーケンス処理部20のプロセッサ21が実行する動作処理(図15(b))のフローチャートである。
【0042】
数値制御部10のプロセッサが実行するステップ41〜S44までの処理は、図12に示す第3の実施形態における数値制御部10のプロセッサが実行するステップ31〜S34までの処理と同一である。そして、相違する点は、第3の実施形態では外部割込み信号を発生したステップ35の処理が、この第4の実施形態では、共有メモリ29のフラグをセットする処理(ステップ45)に代わっている点である。
【0043】
一方、シーケンス処理部20のプロセッサ21は、共有メモリ29のフラグを監視し(ステップT41)、該フラグがセットされていることが検出されると、該フラグをリセットした後(ステップT42)、前述した各実施形態と同様のシーケンス処理を実行する。各プロセッサ11,21は以上の処理を制御周期毎実行する。
【0044】
図16はこの第4の実施形態の動作タイミングチャートであり、この図16のタイミングチャートでも明らかのように、数値制御部10での数値制御処理の結果生じたシーケンス処理部20への指令Fに基づいて、同一制御周期内でシーケンス処理部20のプロセッサ21がシーケンス処理を実行し完了するのが一般的で多いことから、その結果の数値制御部10への指令信号Gを次の制御周期に数値制御部のワークRAM14にコピーして数値制御処理を実行することになり、1制御周期内で、数値制御処理シーケンス処理が完結することから処理速度を速くすることができる。
【0045】
【発明の効果】
数値制御部からシーケンス処理部への指令信号に基づいて、シーケンス処理が開始され、シーケンス処理の開始が早くなり、処理が高速化される。特に、数値制御処理の制御周期内にシーケンス処理も終了することが多くなることから、数値制御装置の処理が従来の数値制御装置と比較して速くなる。
【図面の簡単な説明】
【図1】従来の数値制御装置の要部ブロック図である。
【図2】同従来の数値制御装置における動作処理のフローチャートである。
【図3】同従来の数値制御装置における動作処理のタイミングを示すタイミングチャートである。
【図4】同従来の数値制御装置において、処理速度が遅くなることの説明する動作処理タイミングチャートである。
【図5】本発明の第1の実施形態の数値制御装置の要部ブロック図である。
【図6】同第1の実施形態における動作処理のフローチャートである。
【図7】同第1の実施形態の動作処理タイミングチャートである。
【図8】本発明の第2の実施形態の数値制御装置の要部ブロック図である。
【図9】同第2の実施形態における動作処理のフローチャートである。
【図10】同第2の実施形態の動作処理タイミングチャートである。
【図11】本発明の第3の実施形態の数値制御装置の要部ブロック図である。
【図12】同第3の実施形態における動作処理のフローチャートである。
【図13】同第3の実施形態の動作処理タイミングチャートである。
【図14】本発明の第4の実施形態の数値制御装置の要部ブロック図である。
【図15】同第4の実施形態における動作処理のフローチャートである。
【図16】同第4の実施形態の動作処理タイミングチャートである。
【符号の説明】
10 数値制御部
20 シーケンス処理部
Claims (8)
- 所定周期毎処理を行う数値制御処理用プロセッサと、シーケンス処理用プロセッサを備えた制御装置において、数値制御処理のタイミングをシーケンス処理用プロセッサに通知する手段をもち、この通知されたタイミングを基準にシーケンス処理の実行開始タイミングを変更する手段を有することを特徴とする制御装置。
- 前記数値制御処理用プロセッサは、所定制御周期毎に数値制御処理を実行し、前記実行開始タイミングを変更する手段は、数値制御処理の実行終了後同一制御周期内でシーケンス処理を開始するようにした請求項1記載の制御装置。
- 通知する数値制御処理のタイミングは、数値制御処理の開始タイミングであり、シーケンス処理の実行開始タイミングを変更する手段は、この通知された時刻を基準に、あらかじめ制御装置に設定された遅延時間パラメータに従って算出したタイミングに、シーケンス処理の実行開始を行うことを特徴とする請求項1又は請求項2記載の制御装置。
- 数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知することを特徴とする請求項3記載の制御装置。
- 数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理用プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサが共有メモリ上のフラグを監視することで、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知することを特徴とする請求項3記載の制御装置。
- 通知する数値制御処理のタイミングは、数値制御処理の終了タイミングであり、シーケンスプログラムの実行開始タイミングを変更する手段は、この通知されたタイミングをもって、シーケンスプログラムの実行開始を行うことを特徴とする請求項1又は請求項2記載の制御装置。
- 数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知することを特徴とする、請求項6記載の制御装置。
- 数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサで共有メモリ上のフラグを監視することで、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知することを特徴とする請求項6記載の制御装置。
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