DE102012220822A1

DE102012220822A1 - Finfet mit verbesserter gate-planarität

Info

Publication number: DE102012220822A1
Application number: DE102012220822A
Authority: DE
Inventors: Theodorus Eduardus Standaert; Kangguo Cheng; Balasubramanian S. Haran; Shom Ponoth; Soon-Cheon Seo; Tenko Yamashita
Original assignee: International Business Machines Corp
Current assignee: Auriga Innovations Inc
Priority date: 2011-11-30
Filing date: 2012-11-15
Publication date: 2013-06-06
Anticipated expiration: 2032-11-16
Also published as: DE102012220822B4; GB2497185B; US8569125B2; US20130134513A1; CN103137493A; JP2013115427A; JP5981812B2; GB2497185A; GB201220942D0; CN103137493B

Abstract

Es wird ein FinFET mit verbesserter Gate-Planarität und ein Herstellungsverfahren offenbart. Die Gate-Zone ist vor dem Entfernen jeglicher unerwünschter Finnen auf einer Struktur von Finnen angeordnet. Es können lithographische Techniken oder Ätztechniken oder eine Kombination von beiden angewendet werden, um die unerwünschten Finnen zu entfernen. Alle oder einige der verbleibenden Finnen können vereinigt werden.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft allgemein Halbleiter und insbesondere Transistoren des Finnentyps, die als FinFETs bekannt sind, und ein verbessertes Herstellungsverfahren und eine verbesserte FinFET-Struktur.
HINTERGRUND DER ERFINDUNG
Da die Größe von Transistoren weiter verringert werden muss, werden neue und kleinere Transistortypen erzeugt. Ein neuerer Fortschritt in der Transistortechnologie ist die Einführung von Feldeffekttransistoren des Finnentyps, die als FinFETs bekannt sind. Eine FinFET-Struktur weist eine mittlere Finne auf, die einen Kanal entlang ihrer Flächen und Source- und Drain-Zonen an den Enden der Finnenstruktur aufweist. Ein Gate-Leiter bedeckt den Kanalabschnitt.
Obwohl FinFET-Strukturen die Größe von Einheiten auf Transistorbasis verringern, ist es immer noch wichtig, die Größe von FinFET-Transistoren weiter zu verringern. Obwohl FinFET-Einheiten sehr attraktiv sind, wenn man ihre ausgezeichnete Kurzkanalsteuerung betrachtet, stellt jedoch die Bewältigung der 3D-Natur dieser Einheiten bei der Herstellung bedeutende Herausforderungen dar. Es ist deswegen wünschenswert, verbesserte FinFET-Strukturen und Herstellungsverfahren zu haben.
KURZDARSTELLUNG
In einer Ausführungsform wird ein Verfahren zur Herstellung eines FinFETs offenbart. Das Verfahren weist das Bilden einer Struktur von Finnen auf. Jede Finne weist eine darauf angeordnete Finnen-Hartmaskenschicht auf. Über der Struktur von Finnen ist eine Gate-Schicht angeordnet. Anschließende Schritte umfassen das Abscheiden einer Gate-Hartmaskenschicht über der Gate-Schicht; das Entfernen eines Abschnitts der Gate-Hartmaskenschicht und der Gate-Schicht, wodurch die Struktur von Finnen frei gelegt wird; das Abscheiden einer ätzbeständigen Schicht über einer ersten Teilgruppe von Finnen aus der Struktur von Finnen; das Entfernen einer zweiten Teilgruppe der Finnen aus der Struktur von Finnen mit einer Ätzbehandlung und das Vereinigen zumindest einiger aus der ersten Teilgruppe von Finnen.
In einer anderen Ausführungsform wird ein Verfahren zur Herstellung eines FinFETs offenbart. Das Verfahren weist das Bilden einer Struktur von Finnen auf, wobei jede Finne eine darauf angeordnete Finnen-Hartmaskenschicht aufweist. Anschließende Schritte umfassen das Entfernen der Finnen-Hartmaskenschicht aus einer ersten Teilgruppe von Finnen aus der Struktur von Finnen; das Abscheiden einer Gate-Schicht über der Struktur von Finnen; das Abscheiden einer Gate-Hartmaskenschicht über der Gate-Schicht; das Entfernen eines Abschnitts der Gate-Schicht und der ersten Teilgruppe von Finnen in einem einzigen Verfahrensschritt, wobei eine zweite Teilgruppe von Finnen aus der Struktur von Finnen bewahrt wird.
In einer anderen Ausführungsform wird eine FinFET-Struktur bereitgestellt. Die FinFET-Struktur weist ein Dielektrikumssubstrat; mehrere Design-Finnen, die auf dem Dielektrikumssubstrat angeordnet sind; mehrere Finnchen, die auf dem Dielektrikumssubstrat angeordnet sind; und eine Gate-Schicht auf, die über einem Abschnitt jeder Design-Finne und über jeder der mehreren Finnchen angeordnet ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Struktur, der Betrieb und die Vorteile der vorliegenden Erfindung werden nach Betrachtung der folgenden Beschreibung in Verbindung mit den begleitenden Figuren (FIG.) besser ersichtlich. Die Figuren sollen beispielhaft und nicht beschränkend sein.
Bestimmte Elemente in einigen der Figuren können aus Gründen der Klarheit der Darstellung weggelassen oder nicht maßstabsgetreu sein. Die Querschnittsansichten können in Form von „Scheiben” oder „Nahfeld”-Querschnittsansichten vorliegen, wobei bestimmte Hintergrundlinien aus Gründen der Klarheit der Darstellung weggelassen werden, welche ansonsten in einer „echten” Querschnittsansicht sichtbar wären.
Oft können ähnliche Elemente in verschiedenen Figuren (FIG.) der Zeichnungen mit ähnlichen Zahlen bezeichnet sein, wobei in diesem Fall typischerweise die letzten beiden Ziffern dieselben sein können, wobei die erste Ziffer die Zahl der Zeichnungsfigur (FIG.) ist.
1A bis 1D zeigen ein FinFET-Herstellungsverfahren des Standes der Technik.
2A bis 2G zeigen ein FinFET-Herstellungsverfahren gemäß einer Ausführungsform der vorliegenden Erfindung.
3A bis 3C zeigen ein FinFET-Herstellungsverfahren gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
4 zeigt einen Schritt in einem FinFET-Herstellungsverfahren gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
5 ist ein Ablaufdiagramm, welches Verfahrensschritte für ein FinFET-Herstellungsverfahren gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
6 ist ein Ablaufdiagramm, welches Verfahrensschritte für ein FinFET-Herstellungsverfahren gemäß einer alternativen Ausführungsform der vorliegenden Erfindung zeigt.
7 zeigt ein Blockdiagramm eines beispielhaften Design-Flusses.
DETAILLIERTE BESCHREIBUNG
In einem herkömmlichen FinFET-Verfahrensablauf werden die Finnen und der aktive Bereich vollständig gebildet, bevor einer der Gate-Verfahrensschritte durchgeführt wird. In Ausführungsformen der vorliegenden Erfindung werden die Finnen zuerst in einheitlicher Weise über dem Chip gebildet. In einigen Fällen kann der Abstand ein fester sein. In anderen Ausführungsformen kann der Abstand variieren. In einer Ausführungsform weist ein Abschnitt des Chips (z. B. Logik) einen ersten Finnenabstand auf (z. B. 40 Nanometer) auf, und ein zweiter Abschnitt des Chips (z. B. der SRAM) befindet sich in einem anderen Abstand (z. B. 44 Nanometer).
Als Nächstes wird über den Finnen die Gate-Schicht aufgebracht. Im Fall eines Ersatz-Gate-Verfahrensablaufs könnte die Gate-Schicht eine Opfer-Dünnschicht sein, welche in einer späteren Stufe in dem Verfahrensablauf entfernt wird, um Zugang zu dem Kanal zu erhalten und durch Abscheiden und Ätzen verschiedener Dünnschichten, die auf dem Fachgebiet bekannt sind, die Austrittsarbeit der Einheit zu gestalten. Im Fall eines Gate-zuerst-Verfahrensablaufs würde die Gate-Schicht die abschließenden Dünnschichten aufweisen, mit welchen die Austrittsarbeit der Einheit einstellt wird. Außer diesen beiden Verfahrensabläufen gibt es auch viele kombinierte Optionen, wobei die Gate-Schicht eine Gruppe von abschließenden und Opfer-Dünnschichten aufweist.
Die Entfernung der Opferfinnen erfolgt, nachdem die Gate-Zonen gebildet worden sind. Dies bedeutet einen wichtigen Vorteil dadurch, dass die Schwankung der Gate-Höhe auf ein Mindestmaß beschränkt wird. Hierdurch wird die Zuverlässigkeit und Leistungsfähigkeit der Einheit verbessert, und es entstehen auch weniger Komplikationen in folgenden Verarbeitungsschritten.
Um den Zusammenhang darzustellen, wird in 1A bis 1D kurz das FinFET-Verfahren des Standes der Technik beschrieben. 1A zeigt eine Seitenansicht einer FinFET-Struktur 100. Mehrere Finnen, allgemein mit 102 bezeichnet, sind auf einem Dielektrikumssubstrat 101 angeordnet. Jede Finne besteht aus einem Siliciumabschnitt 104 und einem Hartmaskenabschnitt 106. Um die Herstellung des FinFET zu beenden, wird ein Teil der Finnen entfernt, während die restlichen Finnen behalten werden. Durch das spezielle FinFET-Design wird bestimmt, welche Finnen entfernt werden und welche behalten werden. Für die Zwecke der vorliegenden Offenbarung wird eine Finne, die behalten werden soll, als „Design-Finne” bezeichnet, und eine Finne, die entfernt werden soll, wird als „Opferfinne” bezeichnet. Im Beispiel der 1A bis 1D sind die Finnen 102A, 102B und 102C Opferfinnen, und die restlichen Finnen, einschließlich der Finne 102D, sind Design-Finnen. Somit ist die gesamte Finnenstruktur in zwei Teilgruppen unterteilt; Design-Finnen, welche behalten werden, und Opferfinnen, welche entfernt werden.
In 1B werden die Opferfinnen entfernt (vergleiche mit 102A, 102B und 102C der 1A), während die Design-Finnen (allgemein mit 102D bezeichnet) verbleiben. Die Entfernung der Opferfinnen kann mit einer Kombination aus Lithographie und Ätzen erfolgen, wie es auf dem Fachgebiet bekannt ist.
In 1C wird über den Design-Finnen 102D eine Gate-Schicht 108 angeordnet. Über der Gate-Schicht 108 wird dann eine Gate-Hartmaskenschicht 110 angeordnet. In den Bereichen, wo zuvor Opferfinnen entfernt wurden, weist die Gate-Schicht 108 unebene Bereiche 112 auf. Demzufolge weist die Fläche 115 der Gate-Hartmaske 110 auch entsprechende unebene Bereiche 114 auf. Diese unebenen Bereiche sind nicht wünschenswert, weil sie zu Komplikationen in folgenden Verarbeitungsschritten führen können.
1D zeigt eine Draufsicht auf die FinFET-Struktur 100 nach dem Entfernen eines Abschnitts der Gate-Schicht über den Seiten der Design-Finnen 102D.
2A bis 2G zeigen ein FinFET-Herstellungsverfahren gemäß einer Ausführungsform der vorliegenden Erfindung. Der Ausgangspunkt für dieses Verfahren ist eine FinFET-Struktur wie jene, die in 1A dargestellt ist. Wie bereits erwähnt, können oft ähnliche Elemente in verschiedenen Figuren (FIG.) der Zeichnungen mit ähnlichen Zahlen bezeichnet sein, wobei in diesem Fall typischerweise die letzten beiden Ziffern dieselben sein können. Zum Beispiel ist das Dielektrikumssubstrat 201 der 2A ähnlich wie das Dielektrikumssubstrat 101 der 1A. In 2A sind die Gate-Schicht 208 und die Gate-Hartmaskenschicht 210 über der gesamten Gruppe von Finnen 202 angeordnet. Diese weist sowohl Design-Finnen als auch Opferfinnen auf. Da zu diesem Zeitpunkt keine Finnen entfernt worden sind, weisen die Gate-Schicht 208 und die Hartmaskenschicht 210 eine konstante Höhe auf, und die Gate-Hartmaskenfläche 215 ist planar (vergleiche mit 115 der 1C). In einer Ausführungsform besteht die Gate-Schicht 208 aus Polysilicium, und die Gate-Hartmaskenschicht 210 ist eine Nitridschicht. In einer anderen Ausführungsform besteht die Gate-Schicht 208 aus Wolfram. In einer anderen Ausführungsform besteht die Hartmaskenschicht 210 aus Oxid. In noch einer Ausführungsform besteht die Hartmaskenschicht 210 aus Siliciumcarbid. In einer Ausführungsform weist der Abstand P der Finnenstruktur einen festen Wert im Bereich von etwa 20 Nanometer bis etwa 60 Nanometer auf.
2B zeigt eine Draufsicht auf die FinFET-Struktur 200 nach dem Entfernen eines Abschnitts der Gate-Schicht über den Seiten der Finnen 202.
2C zeigt eine Draufsicht auf die FinFET-Struktur 200 nach einem folgenden Schritt in dem Herstellungsverfahren, wobei über den Design-Finnen eine ätzbeständige Schicht 218 angeordnet wird, während die Opferfinnen (202A, 202B und 202C) unbedeckt bleiben. In einer Ausführungsform besteht die ätzbeständige Schicht aus Kohlenstoff. In einer anderen Ausführungsform besteht die ätzbeständige Schicht aus Photoresist. In einer weiteren Ausführungsform besteht die ätzbeständige Schicht aus einer siliciumhaltigen organischen Schicht.
2D zeigt eine Draufsicht auf die FinFET-Struktur 200 nach dem Entfernen der Opferfinnen (202A, 202B und 202C der 2C) und dem anschließenden Entfernen der ätzbeständigen Schicht (218 der 2C). Ein Abschnitt der Opferfinnen (als „Finnchen” bezeichnet) bleibt unter der Gate-Zone. Die Opferfinnen können mit einem Nassätzverfahren oder einem Trockenätzverfahren entfernt werden.
2E zeigt eine Draufsicht auf die FinFET-Struktur 200 nach dem Vereinigen einiger der Design-Finnen. In den meisten praktischen Fällen erfolgt die Vereinigung der Finnen nach der Bildung eines Abstandhalters auf der Gate-Zone (nicht dargestellt), zum Beispiel eines Nitrid-Abstandhalters. Die Vereinigung von Finnen weist auf, dass bewirkt wird, dass benachbarte Finnen miteinander in Kontakt kommen. Die vereinigten Finnen 224 werden in bestimmten Fällen verwendet, um einen größeren Flächenbereich für Kontakte bereitzustellen. Das Vereinigungsverfahren kann durch epitaxiales Anwachsen durchgeführt werden. In einigen Fällen kann es sein, dass nicht alle der Design-Finnen vereinigt werden. In einigen Ausführungsformen werden mindestens zwei Design-Finnen vereinigt.
2F ist eine Querschnittsansicht der FinFET-Struktur 200, dargestellt entlang der Linie A-A' (innerhalb der Gate-Zone) in 2E. In dieser Ansicht kann man sehen, dass jedes Finnchen 220 aus einem Siliciumabschnitt 204 mit einem darauf angeordneten Finnen-Hartmaskenabschnitt 206 besteht. In einer Ausführungsform besteht der Finnen-Hartmaskenabschnitt 206 aus Siliciumnitrid, Siliciumcarbid, TiN, TaN oder amorphem Kohlenstoff.
2G ist eine Querschnittsansicht der FinFET-Struktur 200, dargestellt entlang der Linie B-B' (außerhalb der Gate-Zone) in 2E. In dieser Ansicht verbleiben nur die Design-Finnen (die vereinigten Finnen 224 und die einzelne Design-Finne 202D). Man beachte, dass, obwohl 2G die Design-Finnen als einen Siliciumabschnitt 204 und einen Finnen-Hartmaskenabschnitt 206 aufweisend zeigt, es möglich ist, dass in einigen Ausführungsformen der Finnen-Hartmaskenabschnitt 206 im B-B'-Querschnitt vollständig entfernt ist.
3A bis 3C zeigen ein FinFET-Herstellungsverfahren gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. Der Ausgangspunkt für dieses Verfahren ist eine FinFET-Struktur wie jene, die in 1A dargestellt ist. In 3A weisen die Design-Finnen (allgemein mit 302D bezeichnet) einen Siliciumabschnitt 304 und einen Finnen-Hartmaskenabschnitt 306 auf, der über dem Siliciumabschnitt 304 angeordnet ist. In einer Ausführungsform weist der Finnen-Hartmaskenabschnitt 306 eine Dicke im Bereich von etwa 2 Nanometer bis etwa 20 Nanometer auf. Bei den Opferfinnen (322A, 322B und 322C) ist der Finnen-Hartmaskenabschnitt entfernt, sie bestehen also aus dem Siliciumabschnitt 304.
In 3B sind die Gate-Schicht 308 und die Gate-Hartmaskenschicht 310 über der gesamten Gruppe von Finnen angeordnet, welche sowohl Design-Finnen 302 als auch Opferfinnen 322 aufweist. Diese Ausführungsform ist effektiver, wenn die Dicke H des Finnen-Hartmaskenabschnitts im Vergleich zu der Dicke S des Finnen-Siliciumabschnitts 304 gering ist. In einer Ausführungsform beträgt das Verhältnis H/S etwa 0,05 bis etwa 0,125. Auf diese Weise ist die obere Fläche 315 der Gate-Hartmaskenschicht 310 immer noch im Wesentlichen planar.
3C zeigt eine Draufsicht auf die FinFET-Struktur 300 nach dem Entfernen eines Abschnitts der Gate-Schicht über den Seiten der Finnen 302. Durch diesen Schritt werden auch die Opferfinnen (322 der 3B) entfernt, wobei die Finnchen 320 zurückgelassen werden. Anders als bei den Finnchen 220 der 2F weisen die Finnchen 320 keinen Hartmaskenabschnitt (z. B. 206 der 2F) auf und bestehen nur aus einem Siliciumabschnitt. Von diesem Punkt aus können die Design-Finnen nach Bedarf vereinigt werden, und von diesem Punkt aus können Standardtechniken der Industrie angewendet werden, um den FinFET fertig zu stellen. In dieser Ausführungsform entfällt die Notwendigkeit der ätzbeständigen Schicht (218 der 2C).
4 zeigt einen Schritt in einem FinFET-Herstellungsverfahren gemäß einer anderen Ausführungsform der vorliegenden Erfindung. In diesem Fall besteht die FinFET-Struktur 400 aus Finnen 402, von denen jede einen Siliciumabschnitt 404 und eine darauf angeordnete formangepasste Schutzdünnschicht 406 aufweist. Die formangepasste Schutzdünnschicht 406 bedeckt sowohl die Oberseite 404T des Siliciumabschnitts 404 als auch die Seiten 404S des Siliciumabschnitts 404. In einer Ausführungsform besteht die formangepasste Schutzdünnschicht 406 aus einem aus: Siliciumnitrid, Siliciumcarbid, TiN und TaN. Die für 2A bis 2F und 3A bis 3C beschriebenen Verfahren können unter Verwendung der FinFET-Struktur 400 durchgeführt werden.
5 ist ein Ablaufdiagramm, welches Verfahrensschritte für ein FinFET-Herstellungsverfahren gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Im Verfahrensschritt 560 wird eine Finnenstruktur gebildet. Im Verfahrensschritt 562 wird eine Gate-Schicht abgeschieden (siehe 208 der 2A). Im Verfahrensschritt 564 wird eine Gate-Hartmaskenschicht abgeschieden (siehe 210 der 2A). Im Verfahrensschritt 566 wird ein Abschnitt der Gate-Schicht entfernt (siehe 2B). Im Verfahrensschritt 568 werden die Design-Finnen mit einer ätzbeständigen Schicht geschützt (siehe 218 der 2C). Im Verfahrensschritt 570 werden Opferfinnen entfernt (siehe 2D). Im Verfahrensschritt 572 werden einige der Design-Finnen vereinigt (siehe 224 der 2E).
6 ist ein Ablaufdiagramm, welches Verfahrensschritte für ein FinFET-Herstellungsverfahren gemäß einer alternativen Ausführungsform der vorliegenden Erfindung zeigt. Im Verfahrensschritt 660 wird eine Finnenstruktur gebildet. Im Verfahrensschritt 662 wird die Finnen-Hartmaske von Opferfinnen entfernt (siehe 322A der 3A). Die Entfernung der Finnen-Hartmaske kann mit einer Kombination aus lithographischen und/oder Ätzverfahren erfolgen. Im Verfahrensschritt 664 wird eine Gate-Schicht abgeschieden (siehe 308 der 3B). Im Verfahrensschritt 666 wird eine Gate-Hartmaskenschicht abgeschieden (siehe 310 der 3B). Im Verfahrensschritt 668 wird ein Abschnitt der Gate-Schicht zusammen mit den Opferfinnen entfernt (siehe 3C). Die Entfernung des Gate-Abschnitts und der Opferfinnen wird in einem einzigen Verfahrensschritt durchgeführt, weil die Hartmaske zuvor von den Opferfinnen entfernt wurde. Somit wird durch dasselbe Verfahren, mit dem die Gate-Schicht (Silicium) entfernt wird, auch das Silicium der Opferfinnen entfernt.
7 zeigt ein Blockdiagramm eines beispielhaften Design-Flusses 1600, der zum Beispiel beim Design, der Simulation, der Prüfung, dem Layout und der Herstellung einer Halbleiter-IC-Logik angewendet wird. Der Design-Fluss 1600 weist Verfahren, Maschinen und/oder Mechanismen zum Verarbeiten von Design-Strukturen oder Einheiten zum Erzeugen von logisch oder auf andere Weise funktionell äquivalenten Verkörperungen der Design-Strukturen und/oder Einheiten auf, die oben beschrieben und in 2 bis 4 dargestellt sind. Die Design-Strukturen, die durch den Design-Fluss 1600 verarbeitet und/oder erzeugt werden, können auf maschinenlesbaren Übertragungs- oder Speichermedien zum Aufnehmen von Daten und/oder Befehlen codiert sein, die, wenn sie ausgeführt oder auf andere Weise auf einem Datenverarbeitungssystem verarbeitet werden, eine logisch, strukturell, mechanisch oder auf andere Weise funktionell äquivalente Verkörperung von Hardware-Komponenten, Schaltungen, Einheiten oder Systemen erzeugen können. Maschinen schließen, ohne darauf beschränkt zu sein, alle Maschinen ein, die in einem IC-Design-Verfahren verwendet werden, z. B. beim Entwerfen, Herstellen oder Simulieren einer Schaltung, einer Komponente, einer Einheit oder eines Systems. Maschinen können zum Beispiel einschließen: Lithographiemaschinen, Maschinen und/oder Geräte zum Erzeugen von Masken (z. B. Elektronenstrahl-Schreibvorrichtungen), Computer oder Geräte zum Simulieren von Design-Strukturen, alle Vorrichtungen, die beim Herstellungs- oder Prüfverfahren verwendet werden, oder alle Maschinen zum Programmieren funktionell äquivalenter Verkörperungen der Design-Strukturen in einem beliebigen Medium (z. B. eine Maschine zum programmieren eines programmierbaren Gate-Arrays).
Der Design-Fluss 1600 kann in Abhängigkeit von der Art der entworfenen Verkörperung variieren. Zum Beispiel kann sich ein Design-Fluss 1600 zur Herstellung einer anwendungsspezifischen IC (Application Specific IC, ASIC) von einem Design-Fluss 1600 zum Entwerfen einer Standardkomponente oder von einem Design-Fluss 1600 zum Instanzieren des Designs in einem programmierbaren Array, zum Beispiel einem programmierbaren Gate-Array (PGA) oder einem feldprogrammierbaren Gate-Array (FPGA), angeboten von Altera^®, Inc., oder Xilinx^®, Inc., unterscheiden.
7 veranschaulicht mehrere solche Design-Strukturen, einschließlich einer Eingangs-Design-Struktur 1620, welche vorzugsweise durch ein Design-Verfahren 1610 verarbeitet wird. Die Design-Struktur 1620 kann eine Design-Struktur einer logischen Simulation sein, die durch ein Design-Verfahren 1610 erzeugt und verarbeitet wird, um eine logisch äquivalente funktionelle Verkörperung einer Hardware-Einheit herzustellen. Die Design-Struktur 1620 kann auch oder alternativ Daten und/oder Programmbefehle aufweisen, welche, wenn sie durch das Design-Verfahren 1610 verarbeitet werden, eine funktionelle Verkörperung der physischen Struktur einer Hardware-Einheit erzeugen. Gleich, ob sie funktionelle und/oder strukturelle Design-Elemente verkörpert, die Design-Struktur 1620 kann unter Anwendung des elektronischen computerunterstützten Designs (Electronic Computer-Aided Design, ECAD) erzeugt werden, realisiert z. B. durch einen Core-Entwickler/Designer. Wenn sie auf einem maschinenlesbaren Datenübertragungs-, Gate-Array- oder Speichermedium codiert ist, kann in dem Design-Verfahren 1610 durch ein oder mehrere Hardware- und/oder Softwaremodule auf die Design-Struktur 1620 zugegriffen werden und diese verarbeitet werden, um eine elektronische Komponente, eine Schaltung, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System wie jene in 2 bis 4 dargestellten zu simulieren oder auf andere Weise funktionell zu verkörpern. So kann die Design-Struktur 1620 Dateien oder andere Datenstrukturen aufweisen, z. B. für Menschen lesbaren und/oder maschinenlesbaren Quellcode, kompilierte Strukturen und von einem Computer ausführbare Code-Strukturen, die, wenn sie von einem Design- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltungen oder andere Ebenen des Hardware-Logik-Designs funktionell simulieren oder auf andere Weise verkörpern. Solche Datenstrukturen können Hardware-Description-Language(HDL)-Design-Einheiten oder andere Datenstrukturen aufweisen, welche an niederere HDL-Design-Sprachen wie Verilog und VHDL und/oder höhere Design-Sprachen wie C oder C++ angepasst oder mit diesen kompatibel sind.
In dem Design-Verfahren 1610 werden vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Umsetzen oder anderen Verarbeiten eines funktionellen Design/Simulations-Äquivalents der Komponenten, Schaltungen, Einheiten oder Logikstrukturen, die in 2 bis 4 dargestellt sind, verwendet und sind darin integriert, um eine Netzliste 1680 zu erzeugen, welche Design-Strukturen wie die Design-Struktur 1620 enthalten kann. Die Netzliste 1680 kann zum Beispiel kompilierte oder auf andere Weise verarbeitete Datenstrukturen umfassen, welche eine Liste von Leitungen, diskreten Komponenten, Verknüpfungsgliedern, Steuerschaltungen, E/A-Einheiten, Modelle usw. umfasst, die die Verbindungen zu anderen Elementen und Schaltungen in einem IC-Design beschreibt. Die Netzliste 1680 kann unter Anwendung eines iterativen Verfahrens synthetisiert werden, wobei die Netzliste 1680 in Abhängigkeit von den Design-Spezifikationen und Parametern für die Einheit einmal oder mehrfach neu synthetisiert wird. Wie bei anderen hierin beschriebenen Design-Struktur-Typen kann die Netzliste 1680 auf einem maschinenlesbaren Datenspeichermedium gespeichert oder in ein programmierbares Gate-Array programmiert werden. Das Medium kann ein permanentes Speichermedium wie ein Magnetplatten- oder Bildplattenlaufwerk, ein programmierbares Gate-Array, ein Compact-Flash-Speicher oder einen anderer Flash-Speicher sein. Außerdem oder alternativ kann das Medium ein System- oder Cache-Speicher, Pufferspeicherraum oder elektrisch oder optisch leitfähige Einheiten und Materialien sein, auf welche Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und dort zwischengespeichert werden können.
Das Design-Verfahren 1610 kann eine Vielfalt von Eingaben aufweisen; zum Beispiel Eingaben aus Bibliothekselementen 1630, welche einen Satz häufig verwendeter Elemente, Schaltungen und Einheiten, z. B. Modelle, Layouts und symbolische Verkörperungen für eine gegebene Herstellungstechnik (z. B. Knoten verschiedener Technologien, 32 nm, 45 nm, 90 nm usw.), Design-Spezifikationen 1640, Charakterisierungsdaten 1650, Verifikationsdaten 1660, Design-Regeln 1670 und Testdatendateien 1685 (welche eingegebene Testmuster und andere Testdaten aufweisen können) beinhalten. Das Design-Verfahren 1610 kann zum Beispiel ferner Standard-Schaltungs-Design-Verfahren wie die Timing-Analyse, die Verifikation, die Entwurfsregelnprüfung, Anordnungs- und Leitungsoperationen usw., aufweisen. Der Fachmann auf dem Gebiet des Designs von integrierten Schaltungen kann den Umfang möglicher elektronischer Design-Automatisierungswerkzeuge und Anwendungen erkennen, die im Design-Verfahren 1610 genutzt werden, ohne vom Umfang und der Idee der Erfindung abzuweichen. Die Design-Struktur der Erfindung ist nicht auf einen speziellen Design-Fluss beschränkt.
Durch das Design-Verfahren 1610 wird vorzugsweise eine Ausführungsform der Erfindung, wie in 2 bis 4 dargestellt, zusammen mit beliebigen weiteren Designs oder Daten integrierter Schaltungen (falls anwendbar) in eine zweite Design-Struktur 1690 umgesetzt. Die Design-Struktur 1690 befindet sich auf einem Speichermedium in einem Datenformat, welches für den Austausch von Layout-Daten integrierter Schaltungen genutzt wird (z. B. für Informationen, die in einem GDSII-(GDS2-), GL1-)OASIS-Format oder irgendeinem anderen geeigneten Format zum Speichern solcher Design-Datenstrukturen gespeichert sind). Die Design-Struktur 1690 kann Informationen wie zum Beispiel Testdatendateien, Design-Inhalts-Dateien, Herstellungsdaten, Layout-Parameter, Leitungen, Metallebenen, Durchkontaktierungen, Formen, Daten zum Führen durch die Fabrikationslinie und beliebige andere Daten aufweisen, die von einem Halbleiterhersteller benötigt werden, um eine Ausführungsform der Erfindung herzustellen, wie sie oben in Bezug auf 2 bis 4 beschrieben sind. Die Design-Struktur 1690 kann anschließend zu einer Stufe 1695 übergehen, wo die Design-Struktur 1690 zum Beispiel ans Tape-Out übergeben wird, für die Fabrikation freigegeben wird, für eine Maskierungsstelle freigegeben wird, einer anderen Design-Stelle zugesendet wird, zum Kunden zurückgesendet wird usw.
Obwohl die Erfindung in Bezug auf eine bestimmte bevorzugte Ausführungsform oder Ausführungsformen dargestellt und beschrieben worden ist, werden anderen Fachleuten nach dem Lesen und Verstehen dieser Beschreibung und der angehängten Zeichnungen bestimmte äquivalente Änderungen und Modifikationen ersichtlich. Insbesondere im Hinblick auf die verschiedenen Funktionen, welche die oben beschriebenen Komponenten (Baugruppen, Einheiten, Schaltungen usw.) ausüben, sollen die Begriffe (einschließlich einer Bezugnahme auf ein „Mittel”), die verwendet werden, um solche Komponenten zu beschreiben, solange nicht anders angegeben, jeder Komponente entsprechen, welche die spezielle Funktion der beschriebenen Komponente ausübt (welche also funktionell äquivalent ist), auch wenn sie nicht strukturell äquivalent zu der offenbarten Struktur ist, welche die Funktion in den hierin veranschaulichten beispielhaften Ausführungsformen der Erfindung ausübt. Außerdem kann, obwohl ein spezielles Merkmal der Erfindung möglicherweise in Bezug auf nur eine von mehreren Ausführungsformen offenbart worden ist, ein solches Merkmal mit einem oder mehreren Merkmalen der anderen Ausführungsformen kombiniert werden, wie es für eine beliebige gegebene oder spezielle Anwendung erwünscht und vorteilhaft sein kann.

Claims

Verfahren zur Herstellung eines FinFET, aufweisend: Bilden einer Struktur von Finnen, wobei jede Finne eine darauf angeordnete Finnen-Hartmaskenschicht aufweist; Abscheiden einer Gate-Schicht über der Struktur von Finnen; Abscheiden einer Gate-Hartmaskenschicht über der Gate-Schicht; Entfernen eines Abschnitts der Gate-Hartmaskenschicht und der Gate-Schicht, wodurch die Struktur von Finnen frei gelegt wird; Abscheiden einer ätzbeständigen Schicht über einer ersten Teilgruppe von Finnen aus der Struktur von Finnen; Entfernen einer zweiten Teilgruppe der Finnen aus der Struktur von Finnen mit einer Ätzbehandlung; und Vereinigen zumindest einiger aus der ersten Teilgruppe von Finnen.
Verfahren nach Anspruch 1, wobei das Abscheiden einer ätzbeständigen Schicht über einer ersten Teilgruppe von Finnen das Abscheiden einer Schicht aufweist, welche Kohlenstoff und/oder Photoresist aufweist.
Verfahren nach einem der Ansprüche 1 bis 2, wobei das Bilden einer Struktur von Finnen das Bilden einer Struktur von Finnen mit einem Abstand im Bereich von etwa 20 Nanometer bis etwa 60 Nanometer aufweist.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Entfernen einer zweiten Teilgruppe der Finnen ferner eine Nassätzbehandlung und/oder eine Trockenätzbehandlung umfasst.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das Bilden einer Struktur von Finnen ferner aufweist: – Abscheiden einer Hartmaske, bestehend aus einem Material, ausgewählt aus der Gruppe, bestehend aus: Siliciumoxid, Siliciumnitrid, Siliciumcarbid, TiN, TaN und amorphem Kohlenstoff und/oder – Abscheiden einer formangepassten Dünnschicht eines Materials, ausgewählt aus der Gruppe, bestehend aus: Siliciumnitrid, Siliciumcarbid, TiN, TaN und amorphem Kohlenstoff.
Verfahren zur Herstellung eines FinFET, aufweisend: Bilden einer Struktur von Finnen, wobei jede Finne eine darauf angeordnete Finnen-Hartmaskenschicht aufweist; Entfernen der Finnen-Hartmaskenschicht aus einer ersten Teilgruppe von Finnen aus der Struktur von Finnen; Abscheiden einer Gate-Schicht über der Struktur von Finnen; Abscheiden einer Gate-Hartmaskenschicht über der Gate-Schicht; Entfernen eines Abschnitts der Gate-Hartmaskenschicht; Entfernen eines Abschnitts der Gate-Schicht und der ersten Teilgruppe von Finnen in einem einzigen Verfahrensschritt, wobei eine zweite Teilgruppe von Finnen aus der Struktur von Finnen bewahrt wird.
Verfahren nach Anspruch 6, ferner aufweisend das Vereinigen von mindestens zwei Finnen aus der zweiten Teilgruppe von Finnen.
Verfahren nach einem der Ansprüche 6 bis 7, wobei das Bilden einer Struktur von Finnen das Bilden einer Struktur von Finnen mit einem Abstand im Bereich von etwa 20 Nanometer bis etwa 60 Nanometer aufweist.
Verfahren nach einem der Ansprüche 6 bis 8, wobei das Bilden einer Struktur von Finnen ferner das Abscheiden einer Hartmaske aufweist, bestehend aus einem Material, ausgewählt aus der Gruppe, bestehend aus: Siliciumoxid, Siliciumnitrid, Siliciumcarbid, TiN, TaN und amorphem Kohlenstoff.
Verfahren nach einem der Ansprüche 6 bis 9, wobei das Bilden einer Struktur von Finnen ferner aufweist: Abscheiden einer formangepassten Dünnschicht, bestehend aus einem Material, ausgewählt aus der Gruppe, bestehend aus: Siliciumnitrid, Siliciumcarbid, TiN, TaN und amorphem Kohlenstoff, und/oder – Bilden einer Struktur von Finnen mit einem Verhältnis der Hartmaskendicke zur Siliciumdicke im Bereich von etwa 0,05 bis etwa 0,125.
Verfahren nach Anspruch 9, wobei das Abscheiden einer Oxid-Hartmaske das Abscheiden einer Hartmaskenschicht mit einer Dicke im Bereich von etwa 2 Nanometer bis etwa 20 Nanometer aufweist.
FinFET-Struktur, aufweisend: ein Dielektrikumssubstrat; mehrere Design-Finnen, die auf dem Dielektrikumssubstrat angeordnet sind; mehrere Finnchen, die auf dem Dielektrikumssubstrat angeordnet sind; und eine Gate-Schicht, die über einem Abschnitt jeder Design-Finne und über jeder der mehreren Finnchen angeordnet ist.
FinFET-Struktur nach Anspruch 12, wobei jedes der mehreren Finnchen aus einem Siliciumabschnitt und einem Hartmaskenabschnitt besteht, wobei der Hartmaskenabschnitt oben auf dem Siliciumabschnitt angeordnet ist.
FinFET-Struktur nach Anspruch 13, wobei der Hartmaskenabschnitt auf den Seiten des Siliciumabschnitts angeordnet ist.
FinFET-Struktur nach einem der Ansprüche 12 bis 14, wobei jedes der mehreren Finnchen nur aus einem Siliciumabschnitt besteht und/oder wobei das Verhältnis der Dicke des Hartmaskenabschnitts zu der Dicke des Siliciumabschnitts im Bereich von etwa 0,05 bis etwa 0,125 liegt.