DE102008057351A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE102008057351A1
DE102008057351A1 DE102008057351A DE102008057351A DE102008057351A1 DE 102008057351 A1 DE102008057351 A1 DE 102008057351A1 DE 102008057351 A DE102008057351 A DE 102008057351A DE 102008057351 A DE102008057351 A DE 102008057351A DE 102008057351 A1 DE102008057351 A1 DE 102008057351A1
Authority
DE
Germany
Prior art keywords
gate
region
forming
semiconductor substrate
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102008057351A
Other languages
English (en)
Inventor
Ji Hwan Cheonan Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu HitekCo Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu HitekCo Ltd filed Critical Dongbu HitekCo Ltd
Publication of DE102008057351A1 publication Critical patent/DE102008057351A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

In einem Verfahren zur Herstellung eines Halbleiterbauelements mit einem CMOS-Transistor, der eine Gate-Elektrode mit einem geringen Widerstand umfasst, weisen die in die Gate-Elektrode implantierten Fremdstoffe eine höhere Dichte als die in das Source/Drain-Gebiet implantierten Fremdstoffe auf. Ausführungsformen verringern außerdem die Menge von in Kanalgebieten enthaltenen Fremdstoffen.

Description

  • HALBLEITERBAUELEMENT UND VERFAHREN ZU SEINER HERSTELLUNG
  • Diese Patentanmeldung beansprucht die Priorität der (am 16. November 2007 eingereichten) koreanischen Patentanmeldung Nr. 10-2007-0117087 , die hiermit durch Bezugnahme vollständig aufgenommen wird.
  • HINTERGRUND
  • Entsprechend der Entwicklung der Informationsverarbeitungstechnologie erfordert ein Halbleiterbauelement hohe Integration und eine geringe Größe. Ferner ist es erforderlich, den Widerstand einer Gate-Elektrode zu verringern und das Eindringen von Fremdstoffen in ein Kanalgebiet zu verhindern.
  • ZUSAMMENFASSUNG
  • Technisches Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement und ein Verfahren zu seiner Herstellung.
  • Ausführungsformen beziehen sich auf ein Halbleiterbauelement und ein Verfahren zu seiner Herstellung, das den Widerstand einer Gate-Elektrode reduziert und auch das Eindringen von Fremdstoffen in ein Kanalgebiet verhindert.
  • Ausführungsformen beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, das mindestens eines von Folgendem umfassen kann: Ausbilden einer Gate-Platte durch Implantieren von leitenden Fremdstoffen in einen Wafer; und dann Bonden der Gate-Platte auf ein Halbleitersubstrat; und dann Ausbilden einer Gate-Elektrode durch Strukturieren der gebondeten Gate-Platte.
  • Ausführungsformen beziehen sich auf ein Verfahren, das mindestens eines von Folgendem umfassen kann: Ausbilden eines ersten Gate-Gebiets in einem Wafer durch selektives Implantieren von hochdichten n-Typ-Fremdstoffen in den Wafer; und dann Ausbilden eines zweiten Gate-Gebiets in der selben Ebene und in Kontakt mit dem ersten Gate-Gebiet durch Implantieren von hochintensiven p-Typ-Fremdstoffen in den Wafer; und dann Ausführen einer ersten Wärmebehandlung auf dem Wafer, der das erste Gate-Gebiet und das zweite Gate-Gebiet umfasst; und dann Ausbilden einer Wasserstoffschicht im ersten Gate-Gebiet und im zweiten Gate-Gebiet; und dann Ausbilden einer Oxidschicht über einem Halbleitersubstrat, das ein erstes aktives Gebiet und ein zweites aktives Gebiet aufweist; und dann Bonden des Wafers auf das Halbleitersubstrat an einer Grenzfläche zwischen der obersten Oberfläche der ersten und zweiten Gate-Gebiete und der Oxidschicht derart, dass das erste Gate-Gebiet räumlich dem ersten aktiven Gebiet entspricht und das zweite Gate-Gebiet räumlich dem zweiten aktiven Gebiet entspricht; und dann Entfernen eines Bereichs des Wafers bei der Wasserstoffschicht, um die Oberfläche der ersten und zweiten Gate-Gebiete freizulegen; und dann gleichzeitiges Ausbilden einer ersten Gatestruktur im ersten aktiven Gebiet und einer zweiten Gatestruktur im zweiten aktiven Gebiet durch Strukturieren der ersten und zweiten Gate-Gebiete und der Oxidschicht; und dann gleichzeitiges Ausbilden von im ersten aktiven Gebiet des Halbleitersubstrats beabstandeten ersten LDD-Gebieten und von im zweiten aktiven Gebiet des Halbleitersubstrats beabstandeten zweiten LDD-Gebieten; und dann gleichzeitiges Ausbilden von ersten Seitenwandspacern auf der ersten Gatestruktur und von zweiten Seitenwandspacern auf der zweiten Gatestruktur; und dann Ausbilden eines ersten Source/Drain-Gebiets im ersten aktiven Gebiet und eines zweiten Source/Drain-Gebiets im zweiten aktiven Gebiet.
  • Ausführungsformen beziehen sich auf ein Verfahren, das mindestens eines von Folgendem umfassen kann: Ausbilden eines ersten Gate-Gebiets in einem Wafer durch selektives Implantieren von hochdichten n-Typ-Fremdstoffen in den Wafer; und dann Ausbilden eines zweiten Gate-Gebiets, das eine oberste Oberfläche aufweist, die koplanar zur obersten Oberfläche des ersten Gate-Gebiets ist, durch Implantieren hochintensiver p-Typ-Fremdstoffe in den Wafer; und dann Ausbilden einer Wasserstoffschicht im ersten Gate-Gebiet und im zweiten Gate-Gebiet; und dann Ausbilden einer Oxidschicht über einem Halbleitersubstrat, das ein erstes aktives Gebiet und ein zweites aktives Gebiet aufweist; und dann Bonden des Wafers auf das Halbleitersubstrat an einer Grenzfläche zwischen der obersten Oberfläche der ersten und zweiten Gate-Gebiete und der Oxidschicht derart, dass das erste Gate-Gebiet räumlich dem ersten aktiven Gebiet entspricht und das zweite Gate-Gebiet räumlich dem zweiten aktiven Gebiet entspricht; und dann Entfernen eines Bereichs des Wafers bei der Wasserstoffschicht; und dann gleichzeitiges Ausbilden einer ersten Gatestruktur im ersten aktiven Gebiet und einer zweiten Gatestruktur im zweiten aktiven Gebiet durch Strukturieren der ersten und zweiten Gate-Gebiete und der Oxidschicht.
  • Ausführungsformen beziehen sich auf ein Halbleiterbauelement, das mindestens eines von Folgendem umfassen kann: eine Gate-Elektrode, die auf und/oder über einem Halbleitersubstrat ausgebildet ist; und ein Source/Drain-Gebiet, das derart auf einer Seite der Gate-Elektrode ausgebildet ist, dass die Ga te-Elektrode leitende Fremdstoffe umfasst, die eine höhere Dichte als das Source/Drain-Gebiet haben.
  • Bei dem Halbleiterbauelement und dem Verfahren zu seiner Herstellung gemäß Ausführungsformen werden leitende Fremdstoffe in die Gate-Platte implantiert und die Gate-Platte wird auf das Halbleitersubstrat gebondet. Demgemäß ist es möglich, eine große Menge leitender Fremdstoffe in die Gate-Platte zu implantieren. Mithin wird der Widerstand der Gate-Elektrode durch die große Menge leitender Fremdstoffe verringert. Nachdem die leitenden Fremdstoffe in die Gate-Platte implantiert wurden, wird die Gate-Platte auf das Halbleitersubstrat gebondet. Demgemäß ist es möglich, leitende Fremdstoffe am Eindringen in ein Kanalgebiet zu hindern.
  • ZEICHNUNGEN
  • Die Beispiele von 1 bis 6 veranschaulichen ein Halbleiterbauelement und ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß Ausführungsformen.
  • BESCHREIBUNG
  • Es wird nun im Einzelnen auf Ausführungsformen Bezug genommen, von denen in den begleitenden Zeichnungen Beispiele veranschaulicht werden. Wo möglich, werden in allen Zeichnungen dieselben Bezugsziffern verwendet, um gleiche Teile zu bezeichnen.
  • Die 1 bis 6 stellen Querschnittsansichten dar, welche die Schritte gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
  • Wie im Beispiel von 1 dargestellt, umfasst ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß Ausführungsformen das selektive Implantieren von hochdichten n-Typ-Fremdstoffen in einen Siliziumwafer, um ein erstes Gate-Gebiet 110 auszubilden. Zum Ausbilden des ersten Gate-Gebiets 110 wird eine Fotolackschicht auf und/oder über dem Siliziumwafer ausgebildet und dann durch einen Belichtungs- und Entwicklungsprozess strukturiert, um eine Fotolackstruktur auszubilden. Dann werden hochintensive n-Typ-Fremdstoffe unter Verwendung der Fotolackstruktur als Maske implantiert. Beispielsweise kann Phosphor (P) als n-Typ-Fremdstoffe verwendet werden. Die n-Typ-Fremdstoffe werden mit einer Dosierung in einem Bereich von ungefähr 1E16 Atome/cm2 bis 1E17 Atome/cm2 (1016 Atome/cm2 bis 1017 Atome/cm2) mit einer Energie in einem Bereich zwischen ungefähr 10 bis 50 keV implantiert. Dann werden die hochintensiven p-Typ-Fremdstoffe selektiv in den Siliziumwafer implantiert, der das erste Gate-Gebiet 110 aufweist, um ein zweites Gate-Gebiet 120 in der selben Ebene wie das erste Gate-Gebiet 120 und in Kontakt mit dem ersten Gate-Gebiet 110 auszubilden. Zum Ausbilden des zweiten Gate-Gebiets 120 wird auf dem Siliziumwafer eine Fotolackstruktur ausgebildet, die ein Gebiet ausschließlich des ersten Gate-Gebiets 110 freilegt. Dann werden hochintensive p-Typ-Fremdstoffe unter Verwendung der Fotolackstruktur als Maske implantiert. Beispielsweise kann Bor (B) als p-Typ-Fremdstoffe verwendet werden, und die p-Typ-Fremdstoffe werden mit einer Dosierung in einem Bereich zwischen ungefähr 1E16 Atome/cm2 und 1E17 Atome/cm2 mit einer Energie in einem Bereich zwischen ungefähr 10 und 50 keV implantiert. Dann wird der Siliziumwafer, der das erste Gate-Gebiet 110 und das zweite Gate-Gebiet 120 aufweist, in einer Kammer für die schnelle thermische Bearbeitung (RTP) einer Wärmebehandlung bei einer Temperatur in einem Bereich zwischen ungefähr 1000 und 1200°C für eine Zeit in einem Bereich zwischen ungefähr 10 und 30 Sekunden unterzogen.
  • Wie im Beispiel von 2 dargestellt, wird dann ein Bond-Sperrmaterial in den wärmebehandelten Siliziumwafer 100 (im Folgenden als Gate-Platte bezeichnet) injiziert. Das Bond-Sperrmaterial verringert eine Bondkraft zwischen Atomen, die in der Gate-Platte 100 enthalten sind. Das Bond-Sperrmaterial kann beispielsweise Wasserstoff (H) sein. Das Bond-Sperrmaterial wird in eine zur obersten Oberfläche der Gate-Platte 100 parallele Fläche injiziert, um eine Bondkraft-Abschwächungsschicht 130 auszubilden. Die Bondkraft-Abschwächungsschicht 130 ist parallel zur obersten Oberfläche der Gate-Platte 100, um hierdurch die Gate-Platte 100 in einen oberen Bereich 101 und einen unteren Bereich 102 aufzuteilen. Ferner kann ein vorbestimmter Abstand T zwischen der obersten Oberfläche der Gate-Platte 100 und der obersten Oberfläche der Bondkraft-Abschwächungsschicht 130 in einem Bereich zwischen ungefähr 2000 und 4000 Å liegen. Das heißt, dass das Bond-Sperrmaterial auf einer Tiefe in einem Bereich zwischen ungefähr 2000 und 4000 Å implantiert werden kann.
  • Wie im Beispiel von 3 dargestellt, wird das Halbleitersubstrat 200 ausgebildet, und dann wird eine Oxidschicht 300a auf und/oder über dem Halbleitersubstrat 200 ausgebildet. Zum Ausbilden des Halbleitersubstrats 200 wird ein STI-Prozess oder ein LOCOS-Prozess auf dem mit p-Typ-Fremdstoffen implantierten Siliziumsubstrat ausgeführt, um eine Bauelement-Isolierschicht 220 darin auszubilden, die ein erstes aktives Gebiet AR1 und ein zweites aktives Gebiet AR2 festlegt. Dann werden p-Typ-Fremdstoffe selektiv in das erste aktive Gebiet AR1 implantiert, um eine P-Wanne 230 auszubilden. Demgemäß werden ein Gebiet 210, das n-Typ-Fremdstoffe umfasst, die Bauelement-Isolierschicht 220 und das Halbleitersubstrat 200, das die P-Wanne 230 umfasst, ausgebildet. Dann wird die Oxidschicht 300a durch einen thermischen Oxidationsprozess, einen CVD-Prozess oder dergleichen auf und/oder über dem Halbleitersubstrat 200 ausgebildet.
  • Wie im Beispiel von 4 dargestellt, werden die Gate-Platte 100 und das Halbleitersubstrat 200 mit der Oxidschicht 300a derart miteinander gebondet, dass das erste Gate-Gebiet 110 räumlich dem ersten aktiven Gebiet AR1 entspricht und mit ihm Kontakt hat und dass das zweite Gate-Gebiet 120 räumlich dem zweiten aktiven Gebiet AR2 entspricht und mit ihm Kontakt hat. Die Gate-Platte 100 und das Halbleitersubstrat 200 werden dann durch Ausführen eines Reinigungsprozesses gereinigt, der einen Waschprozess und einen Trocknungsprozess einschließen kann. Nachdem dünne Schichten aus Ionen und Molekülen, beispielsweise OH–, H+, H2O, H2 und O2, auf und/oder über der obersten Oberfläche der Gate-Platte 100 und der obersten Oberfläche der Oxidschicht 300a ausgebildet wurden, haften dann die zwei obersten Oberflächen eng aneinander. Demgemäß sind die Gate-Platte 100 und das Halbleitersubstrat 200 vorübergehend durch Van-der-Waals-Kräfte miteinander gebondet. Dann werden die Gate-Platte 100 und das Halbleitersubstrat 200, die vorübergehend gebondet sind, einer Wärmebehandlung bei einer Temperatur in einem Bereich zwischen ungefähr 700 und 900°C unterzogen. Die Gate-Platte 100 und das Halbleitersubstrat 200 werden durch Interdiffusion zwischen den Atomen der Gate-Platte 100 und der Oxidschicht 300a stark miteinander verbunden.
  • Wie im Beispiel von 5 dargestellt, wird auf die Bondkraft-Abschwächungsschicht 130 physisch eingewirkt, um den unteren Bereich 102 der Gate-Platte 100 zu trennen. Die Gate- Platte 100 wird entfernt, während die Gate-Platte 100 mit einer Dicke T in einem Bereich zwischen ungefähr 2000 und 4000 Å verbleibt. Alternativ kann der untere Bereich 102 der Gate-Platte 100 durch einen CMP-Prozess oder dergleichen entfernt werden, während das Bondkraft-Abschwächungsmaterial nicht in die Gate-Platte 100 injiziert wird. Alternativ wird das Bondkraft-Abschwächungsmaterial nach dem Bonden der Gate-Platte 100 injiziert, und dann kann der untere Bereich 102 der Gate-Platte 100 getrennt werden. Dann kann ein Schnittbereich 103 der Gate-Platte 100 durch Ausführen eines Prozesses zum schnellen thermischen Ausheilen (RTA) planarisiert werden.
  • Wie im Beispiel von 6 dargestellt, werden die Gate-Platte 100, die keinen unteren Bereich 102 aufweist, und die Oxidschicht 300a strukturiert, wodurch Gate-Elektroden und die Gate-Isolierschicht 300 ausgebildet werden. Die Gate-Elektroden umfassen eine erste Gate-Elektrode 111, die im ersten aktiven Gebiet AR1 ausgebildet ist, und eine zweite Gate-Elektrode 121, die im zweiten aktiven Gebiet AR2 ausgebildet ist. Dann kann ein Prozess zum schnellen thermischen Ausheilen (RTA) ausgeführt werden, um die obersten Oberflächen der ersten Gate-Elektrode 111 und der zweiten Gate-Elektrode 121 zu planarisieren. Dann werden niedrigdichte n-Typ-Fremdstoffe selektiv in das erste aktive Gebiet AR1 implantiert, um erste LDD-Gebiete 410 (LDD: schwach dotiertes Drain) auszubilden. Die n-Typ-Fremdstoffe werden unter Verwendung der ersten Gate-Elektrode 111 als Maske implantiert. Ein Paar erster LDD-Gebiete 410 wird voneinander beabstandet ausgebildet, und ein Gebiet zwischen den ersten LDD-Gebieten 410 entspricht einem ersten Kanalgebiet CH1. Dann werden niedrigdichte p-Typ-Fremdstoffe selektiv in das zweite aktive Gebiet AR2 implantiert, um zweite LDD-Gebiete 420 auszubilden. Die p-Typ-Fremdstoffe werden unter Verwendung der zwei ten Gate-Elektrode 121 als Maske implantiert. Ein Paar zweiter LDD-Gebiete 420 wird voneinander beabstandet ausgebildet, und ein Gebiet zwischen den zweiten LDD-Gebieten 420 entspricht einem zweiten Kanalgebiet CH2.
  • Dann wird eine Nitridschicht auf und/oder über der gesamten Oberfläche des Halbleitersubstrats 200 ausgebildet, und dann wird die Nitridschicht durch anisotropes Ätzen geätzt, um hierdurch einen ersten Spacer 510 auf der Seitenwandoberfläche der ersten Gate-Elektrode 111 und einen zweiten Spacer 520 auf der Seitenwandoberfläche der zweiten Gate-Elektrode 121 auszubilden. Dann werden hochdichte n-Typ-Fremdstoffe selektiv in das erste aktive Gebiet AR1 implantiert, um ein erstes Source/Drain-Gebiet 610 auszubilden. Die hochdichten n-Typ-Fremdstoffe werden unter Verwendung der ersten Gate-Elektrode 111 und des ersten Spacers 510 als Masken implantiert. Dann werden hochdichte p-Typ-Fremdstoffe selektiv in das zweite aktive Gebiet AR2 implantiert, um ein zweites Source/Drain-Gebiet 620 auszubilden. Die hochdichten p-Typ-Fremdstoffe werden unter Verwendung der zweiten Gate-Elektrode 121 und des zweiten Spacers 520 als Masken implantiert. Demgemäß wird ein CMOS-Transistor ausgebildet, der einen NMOS-Transistor und einen PMOS-Transistor umfasst.
  • Bei dem CMOS-Transistor gemäß Ausführungsformen haben die in die Gate-Elektrode implantierten Fremdstoffe und die in das Source/Drain-Gebiet implantierten Fremdstoffe unterschiedliche Dichten. Das heißt, dass die in die Gate-Elektrode implantierten Fremdstoffe eine höhere Dichte als die in das Source/Drain-Gebiet implantierten Fremdstoffe haben. Dementsprechend hat die Gate-Elektrode einen geringen Widerstand. Ferner wird, nachdem Fremdstoffe in die Gate-Platte implantiert wurden, die Gate-Platte auf das Halbleitersubstrat ge bondet, um eine Gate-Elektrode auszubilden. Daher dringen die Fremdstoffe nicht in einen unteren Bereich der Gate-Elektrode ein. Daher ist es möglich, die Menge von in den Kanalgebieten CH1 und CH2 enthaltenen Fremdstoffen zu verringern. Somit weist ein CMOS-Transistor gemäß Ausführungsformen eine verbesserte Gesamtleistung auf.
  • Obwohl Ausführungen mit Bezug auf eine Anzahl erläuternder Ausführungsbeispiele hier beschrieben wurden, sei bemerkt, dass zahlreiche weitere Abwandlungen und Ausführungen durch Fachleute entworfen werden können, welche unter Prinzip und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind verschiedene Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Umfangs der Offenbarung, der Zeichnungen und der beigefügten Ansprüche möglich. Zusätzlich zu Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen sind alternative Verwendungen gleichfalls für Fachleute ersichtlich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 10-2007-0117087 [0001]

Claims (20)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, umfassend: Ausbilden einer Gate-Platte durch Implantieren von leitenden Fremdstoffen in einen Wafer; und dann Bonden der Gate-Platte auf ein Halbleitersubstrat; und dann Ausbilden einer Gate-Elektrode durch Strukturieren der gebondeten Gate-Platte.
  2. Verfahren nach Anspruch 1, bei dem das Ausbilden der Gate-Platte umfasst: Ausbilden eines ersten Gate-Gebiets durch selektives Implantieren von ersten leitenden Fremdstoffen in den Wafer; und dann Ausbilden eines zweiten Gate-Gebiets durch selektives Implantieren von zweiten leitenden Fremdstoffen in den Wafer.
  3. Verfahren nach Anspruch 2, ferner umfassend: Ausführen eines Wärmebehandlungsprozesses auf der mit den ersten leitenden Fremdstoffen und den zweiten leitenden Fremdstoffen implantierten Gate-Platte.
  4. Verfahren nach Anspruch 2 oder 3, bei dem die Gate-Platte derart auf das Halbleitersubstrat gebondet wird, dass das erste Gate-Gebiet räumlich einem ersten aktiven Gebiet des Halbleitersubstrats entspricht und das zweite Gate-Gebiet räumlich einem zweiten aktiven Gebiet des Halbleitersubstrats entspricht.
  5. Verfahren nach Anspruch 4, bei dem das erste aktive Gebiet des Halbleitersubstrats ein mit zweiten leitenden Fremdstoffen implantiertes Gebiet ist und das zweite aktive Gebiet ein mit ersten leitenden Fremdstoffen implantiertes Gebiet ist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem das Bonden der Gate-Platte auf das Halbleitersubstrat umfasst: Reinigen der Gate-Platte und des Halbleitersubstrats; und dann Aneinanderhaften der Gate-Platte und des Halbleitersubstrats; und dann Ausführen eines Wärmebehandlungsprozesses auf der Gate-Platte und dem Halbleitersubstrat nach dem Aneinanderhaften der Gate-Platte und des Halbleitersubstrats.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem das Ausbilden der Gate-Elektrode umfasst: Schneiden eines oberen Bereichs der Gate-Platte nach dem Bonden der Gate-Platte auf das Halbleitersubstrat; und dann Strukturieren der Gate-Platte nach dem Schneiden des oberen Bereichs der Gate-Platte.
  8. Verfahren nach Anspruch 7, bei dem das Ausbilden der Gate-Elektrode ferner das Injizieren eines Bond-Sperrmaterials in einen Bereich des mit Fremdstoffen implantierten Wafers umfasst.
  9. Verfahren nach Anspruch 8, ferner umfassend: Schneiden eines oberen Bereichs der Gate-Platte entlang dem Bereich, in den das Bond-Sperrmaterial injiziert wurde.
  10. Verfahren nach Anspruch 8 oder 9, bei dem das Bond-Sperrmaterial Wasserstoff ist.
  11. Verfahren nach einem der Ansprüche 7 bis 10, bei dem der obere Bereich der Gate-Platte so geschnitten wird, dass er eine Dicke in einem Bereich zwischen ungefähr 2000 Å und 4000 Å hat.
  12. Verfahren nach einem der Ansprüche 7 bis 11, ferner umfassend ein Ausführen eines Wärmebehandlungsprozesses auf der Gate-Platte nach dem Schneiden des oberen Bereichs der Gate-Platte.
  13. Verfahren nach einem der Ansprüche 7 bis 12, ferner umfassend: Ausführen eines Wärmebehandlungsprozesses auf der Gate-Elektrode nach dem Strukturieren der Gate-Platte.
  14. Verfahren, umfassend: Ausbilden eines ersten Gate-Gebiets in einem Wafer durch selektives Implantieren von hochdichten n-Typ-Fremdstoffen in den Wafer; und dann Ausbilden eines zweiten Gate-Gebiets in der selben Ebene und in Kontakt mit dem ersten Gate-Gebiet durch Implantieren von hochintensiven p-Typ-Fremdstoffen in den Wafer; und dann Ausführen einer ersten Wärmebehandlung auf dem Wafer, der das erste Gate-Gebiet und das zweite Gate-Gebiet umfasst; und dann Ausbilden einer Wasserstoffschicht im ersten Gate-Gebiet und im zweiten Gate-Gebiet; und dann Ausbilden einer Oxidschicht über einem Halbleitersubstrat, das ein erstes aktives Gebiet und ein zweites aktives Gebiet aufweist; und dann Bonden des Wafers auf das Halbleitersubstrat an einer Grenzfläche zwischen der obersten Oberfläche der ersten und zweiten Gate-Gebiete und der Oxidschicht derart, dass das erste Gate-Gebiet räumlich dem ersten aktiven Gebiet entspricht und das zweite Gate-Gebiet räumlich dem zweiten aktiven Gebiet entspricht; und dann Entfernen eines Bereichs des Wafers bei der Wasserstoffschicht, um die Oberfläche der ersten und zweiten Gate-Gebiete freizulegen; und dann gleichzeitiges Ausbilden einer ersten Gatestruktur im ersten aktiven Gebiet und einer zweiten Gatestruktur im zweiten aktiven Gebiet durch Strukturieren der ersten und zweiten Gate-Gebiete und der Oxidschicht; und dann gleichzeitiges Ausbilden von im ersten aktiven Gebiet des Halbleitersubstrats beabstandeten ersten LDD-Gebieten und von im zweiten aktiven Gebiet des Halbleitersubstrats beabstandeten zweiten LDD-Gebieten; und dann gleichzeitiges Ausbilden von ersten Seitenwandspacern auf der ersten Gatestruktur und von zweiten Seitenwandspacern auf der zweiten Gatestruktur; und dann Ausbilden eines ersten Source/Drain-Gebiets im ersten aktiven Gebiet und eines zweiten Source/Drain-Gebiets im zweiten aktiven Gebiet.
  15. Verfahren nach Anspruch 14, bei dem das Ausbilden der Wasserstoffschicht ein Injizieren von Wasserstoff in eine Fläche umfasst, die parallel zur obersten Oberfläche der ersten und zweiten Gate-Gebiete ist.
  16. Verfahren nach Anspruch 15, bei dem das Ausbilden der Wasserstoffschicht die ersten und zweiten Gate-Gebiete in einen oberen Gate-Gebiet-Bereich und einen unteren Gate-Gebiet-Bereich aufteilt.
  17. Verfahren nach Anspruch 14, bei dem das Ausbilden der Wasserstoffschicht ein Ausbilden eines vorbestimmten Abstands zwischen der obersten Oberfläche der ersten und zweiten Gate- Gebiete und der obersten Oberfläche der Wasserstoffschicht umfasst.
  18. Verfahren nach Anspruch 17, bei dem der vorbestimmte Abstand in einem Bereich zwischen ungefähr 2000 Å und 4000 Å liegt.
  19. Verfahren nach einem der Ansprüche 14 bis 18, ferner umfassend ein Ausführen eines Wärmebehandlungprozesses auf den ersten und zweiten Gatestrukturen.
  20. Verfahren, umfassend: Ausbilden eines ersten Gate-Gebiets in einem Wafer durch selektives Implantieren von hochdichten n-Typ-Fremdstoffen in den Wafer; und dann Ausbilden eines zweiten Gate-Gebiets, das eine zur obersten Oberfläche des ersten Gate-Gebiets koplanare oberste Oberfläche aufweist, durch Implantieren von hochintensiven p-Typ-Fremdstoffen in den Wafer; und dann Ausbilden einer Wasserstoffschicht im ersten Gate-Gebiet und im zweiten Gate-Gebiet; und dann Ausbilden einer Oxidschicht über einem Halbleitersubstrat, das ein erstes aktives Gebiet und ein zweites aktives Gebiet aufweist; und dann Bonden des Wafers auf das Halbleitersubstrat an einer Grenzfläche zwischen der obersten Oberfläche der ersten und zweiten Gate-Gebiete und der Oxidschicht derart, dass das erste Gate-Gebiet räumlich dem ersten aktiven Gebiet entspricht und das zweite Gate-Gebiet räumlich dem zweiten aktiven Gebiet entspricht; und dann Entfernen eines Bereichs des Wafers bei der Wasserstoffschicht; und dann gleichzeitiges Ausbilden einer ersten Gatestruktur im ersten aktiven Gebiet und einer zweiten Gatestruktur im zweiten aktiven Gebiet durch Strukturieren der ersten und zweiten Gate-Gebiete und der Oxidschicht.
DE102008057351A 2007-11-16 2008-11-14 Halbleiterbauelement und Verfahren zu seiner Herstellung Withdrawn DE102008057351A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0117087 2007-11-16
KR1020070117087A KR100910814B1 (ko) 2007-11-16 2007-11-16 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
DE102008057351A1 true DE102008057351A1 (de) 2009-05-28

Family

ID=40577319

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008057351A Withdrawn DE102008057351A1 (de) 2007-11-16 2008-11-14 Halbleiterbauelement und Verfahren zu seiner Herstellung

Country Status (5)

Country Link
US (1) US20090130831A1 (de)
KR (1) KR100910814B1 (de)
CN (1) CN101436535B (de)
DE (1) DE102008057351A1 (de)
TW (1) TW200924079A (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070117087A (ko) 2006-06-07 2007-12-12 현대자동차주식회사 하이브리드 전기차용 듀얼모드 파워트레인 및 그 작동방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226433A (ja) * 1993-12-17 1995-08-22 Sony Corp 半導体装置の製造方法
US6028339A (en) * 1996-08-29 2000-02-22 International Business Machines Corporation Dual work function CMOS device
KR100262664B1 (ko) * 1997-12-30 2000-09-01 김영환 듀얼 게이트 소자 제조방법
JP2000106333A (ja) 1998-09-29 2000-04-11 Sony Corp Ｓｏｉ構造を有する半導体基板の製造方法及び半導体装置の製造方法
US6252283B1 (en) * 1999-01-22 2001-06-26 Advanced Micro Devices, Inc. CMOS transistor design for shared N+/P+ electrode with enhanced device performance
US6482725B1 (en) * 1999-08-18 2002-11-19 Advanced Micro Devices, Inc. Gate formation method for reduced poly-depletion and boron penetration
US7560361B2 (en) * 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
US7645687B2 (en) * 2005-01-20 2010-01-12 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate variable work function gates for FUSI devices
KR20070088926A (ko) * 2006-02-27 2007-08-30 주식회사 하이닉스반도체 반도체 소자의 듀얼 게이트 형성방법
US7575977B2 (en) * 2007-03-26 2009-08-18 Tower Semiconductor Ltd. Self-aligned LDMOS fabrication method integrated deep-sub-micron VLSI process, using a self-aligned lithography etches and implant process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070117087A (ko) 2006-06-07 2007-12-12 현대자동차주식회사 하이브리드 전기차용 듀얼모드 파워트레인 및 그 작동방법

Also Published As

Publication number Publication date
CN101436535A (zh) 2009-05-20
US20090130831A1 (en) 2009-05-21
CN101436535B (zh) 2011-04-13
TW200924079A (en) 2009-06-01
KR20090050571A (ko) 2009-05-20
KR100910814B1 (ko) 2009-08-04

Similar Documents

Publication Publication Date Title
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE112014003481B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE2212049C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors
DE102006015076B4 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
DE102008051245A1 (de) Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung
DE102013227069B4 (de) Metalloxidhalbleitereinrichtungen und herstellungsverfahren
DE102016118062B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung
DE102011080066A1 (de) Mehrfach-Dichtringstruktur
DE19520958C2 (de) Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung
DE102016105520B4 (de) Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit
DE102007004859A1 (de) SOI-Bauelement mit einer Substratdiode mit Prozess toleranter Konfiguration und Verfahren zur Herstellung des SOI-Bauelements
DE102009039573A1 (de) Bipolartransistor des Typs mit Poly-Emitter, Bipolar-CMOS-DMOS-Bauelement und Verfahren zur Herstellung eines Bipolartransistors des Typs mit Poly-Emitter und eines Bipolar-CMOS-DMOS-Bauelements
DE102009039522B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit vergrabener Ätzstoppschicht in Grabenisolationsstrukturen für eine bessere Oberflächenebenheit in dicht gepackten Halbleiterbauelementen
DE102008063324A1 (de) MOS-Transistor und Verfahren zur Herstellung des Transistors
DE102015106185B4 (de) Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers
DE102015110584A1 (de) Halbleiterstruktur mit Reduzierung des Übergangskriechstroms
DE112007000964T5 (de) Verfahren zur Herstellung einer Halbleiterkomponente mit einem Kondensator mit hoher Kapazität pro Flächeneinheit
DE102008062488A1 (de) Halbleiterbauelement und Verfahren zur Herstellung des Bauelementes
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE102006041006B4 (de) Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
DE102016202110B4 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE102016100016B4 (de) Halbleiterstruktur
DE102008021565B4 (de) Verfahren zum selektiven Entfernen eines Abstandshalters in einem dualen Verspannungsschichtverfahren
DE102013225362A1 (de) Erhöhen der durchbruchsspannung einer metalloxidhalbleitereinrichtung
DE102007004861B4 (de) Transistor mit eingebettetem Si/Ge-Material auf einem verspannten Halbleiter-auf-Isolator-Substrat und Verfahren zum Herstellen des Transistors

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20120601