KR20090050571A - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은 웨이퍼에 도전형 불순물을 주입하여 게이트 플레이트를 형성하는 단계, 게이트 플레이트를 반도체 기판에 접합시키는 단계 및 접합된 게이트 플레이트를 패터닝 하여, 게이트 전극을 형성하는 단계를 포함한다.
SDB, 접합, boron, penentration, 게이트, 전극

Description

반도체 소자의 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
실시예는 반도체 소자의 제조방법에 관한 것이다.
정보처리기술이 발달함에 따라서, 반도체 소자의 고집적도가 요구되고, 소자의 크기가 작아진다.
이때, 게이트 전극의 저항을 낮추고, 채널 영역에 불순물의 주입을 방지해야한다.
실시예는 게이트 전극의 저항을 낮추고, 채널 영역에 도전형 불순물의 침투를 방지하는 반도체 소자의 제조 방법을 제공하고자 한다.
실시예에 따른 반도체 소자의 제조방법은 웨이퍼에 도전형 불순물을 주입하여 게이트 플레이트를 형성하는 단계, 상기 게이트 플레이트를 반도체 기판에 접합시키는 단계 및 상기 접합된 게이트 플레이트를 패터닝 하여, 게이트 전극을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자의 제조방법은 게이트 플레이트에 도전형 불순물을 주입하고, 반도체 기판에 접합하기 때문에, 게이트 플레이트에 다량의 도전형 불순물을 주입할 수 있다.
따라서, 다량의 도전형 불순물에 의해서, 게이트 전극의 저항은 낮아지고, 게이트 플레이트는 도전형 불순물이 주입된 후, 반도체 기판에 접합되기 때문에, 채널 영역에 도전형 불순물의 침투를 방지할 수 있다.
도 1 내지 도 6은 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.
도 1 을 참조하면, 실리콘 웨이퍼에 선택적으로 고농도의 n형 불순물을 주입 하여, 제 1 게이트 영역(110)을 형성한다.
상기 제 1 게이트 영역(110)을 형성하기 위해서, 상기 실리콘 웨이퍼에 포토레지스트 필름을 형성하고, 노광 공정 및 현상 공정에 의해서 상기 포토레지스트 필름을 패터닝하여 포토레지스트 패턴을 형성한다.
이후, 상기 포토레지스트 패턴이 마스크로 사용되어, n형 불순물이 고농도로 주입된다. 예를 들어, 상기 n형 불순물로 사용되는 물질의 예로서는 인(P) 등을 들 수 있으며, 상기 n형 불순물은 약 10 내지 50 keV의 에너지로, 약 1E16 atoms/㎠ 내지 1E17 atoms/㎠의 주입량으로 주입된다.
이후, 상기 제 1 게이트 영역(110)이 형성된 실리콘 웨이퍼에 선택적으로 고농도의 p형 불순물을 주입하여 제 2 게이트 영역(120)을 형성한다.
상기 제 2 게이트 영역(120)을 형성하기 위해서, 상기 제 1 게이트 영역(110)이 형성되지 않은 영역을 노출하는 포토레지스트 패턴이 상기 실리콘 웨이퍼 상에 형성된다. 그리고, 상기 포토레지스트 패턴을 마스크로 사용하여, p형 불순물이 고농도로 주입된다.
예를 들어, 상기 p형 불순물로 사용되는 물질의 예로서는 보론(B) 등을 들 수 있으며, 상기 p형 불순물은 약 10 내지 50 keV의 에너지로, 약 1E16 atoms/㎠ 내지 1E17 atoms/㎠의 양이 주입된다.
이후, 상기 제 1 게이트 영역(110) 및 상기 제 2 게이트 영역(120)이 형성된 실리콘 웨이퍼는 약 1000 내지 1200℃에서, 약 10 내지 30초 동안 RTP(rapid temperature process) 챔버 내에서 열처리된다.
도 2를 참조하면, 상기 열처리된 실리콘 웨이퍼(이하, 게이트 플레이트)(100)에 결합방해물질이 주입된다. 상기 결합방해물질은 상기 게이트 플레이트(100)에 포함된 원자들 사이의 결합력을 약화시킨다. 상기 결합방해물질은 예를 들어, 수소(H) 일 수 있다.
상기 결합방해물질은 예를 들어, 상기 게이트 플레이트(100)의 상면에 평행한 단면을 따라서, 주입되고, 결합력약화층(130)이 형성된다. 상기 결합력약화층(130)은 예를 들어, 상기 게이트 플레이트(100)의 상면에 평행하다. 상기 결합력약화층(130)에 의해서, 상기 게이트 플레이트(100)는 상부(101)와 하부(102)로 구분된다.
또한, 상기 게이트 플레이트(100)의 상면 및 상기 결합력 약화층의 상면 사이의 거리(T)는 약 2000 내지 4000Å일 수 있다. 즉, 상기 결합방해물질은 약 약 2000 내지 4000Å의 깊이로 주입될 수 있다.
도 3을 참조하면, 반도체 기판(200)이 형성되고, 상기 반도체 기판(200)상에 산화막(300a)이 형성된다.
상기 반도체 기판(200)을 형성하기 위해서, p형 불순물이 주입된 실리콘 기판에 STI 공정 또는 LOCOS 공정에 의해서, 소자분리막(220)이 형성된다. 또한, 상기 소자분리막(220)에 의해서, 제 1 액티브 영역(AR1) 및 제 2 액티브 영역(AR2)이 정의된다.
이후, 상기 제 1 액티브 영역(AR1)에 선택적으로 p형 불순물을 주입하여, p웰(230)을 형성한다.
이로써, n형 불순물이 포함되는 영역(210), 상기 소자분리막(220) 및 상기 p웰(230)을 포함하는 반도체 기판(200)이 형성된다.
이후, 상기 반도체 기판(200)상에 열산화 공정 또는 CVD 공정 등에 의해서 산화막(300a)이 형성된다.
도 4를 참조하면, 상기 게이트 플레이트(100) 및 상기 산화막(300a)이 형성된 반도체 기판(200)이 접합된다. 이때, 상기 제 1 게이트 영역(110)은 상기 제 1 액티브 영역(AR1)에 대응하고, 상기 제 2 게이트 영역(120)은 상기 제 2 액티브 영역(AR2)에 대응하여 접합된다.
상기 게이트 플레이트(100) 및 상기 반도체 기판(200)은 세정된다. 이때, 상기 세정단계는 세척 공정 및 건조 공정을 포함할 수 있다.
이후, 상기 게이트 플레이트(100)의 상면 및 상기 산화막(300a)의 상면에 OH-, H+, H2O, H2 및 O2 와 같은 이온들과 분자들로 이루어진 얇은 막을 형성하고, 상기 두 상면을 밀착시킨다. 그러면, 상기 게이트 플레이트(100) 및 상기 반도체 기판(200)은 반데르 발스 힘에 의해서 가접합된다.
이후, 상기 가결합된 게이트 플레이트(100) 및 반도체 기판(200)을 약 700 내지 900℃에서 열처리한다. 이때, 상기 게이트 플레이트(100) 및 상기 산화막(300a)의 원자들 사이의 상호 확산에 의해서 상기 게이트 플레이트(100) 및 상기 반도체 기판(200)은 강하게 결합한다.
도 5를 참조하면, 상기 결합력약화층(130)에 물리적인 충격 등을 가하여, 상 기 게이트 플레이트(100)의 하부(102)를 떼어낸다. 이때, 상기 게이트 플레이트(100)는 약 2000 내지 4000Å의 두께(T)만큼 남고 제거된다.
이와는 다르게, 상기 게이트 플레이트(100)에 결합력약화물질을 주입하지 않고, CMP 공정 등에 의해서, 상기 게이트 플레이트(100)의 하부가 제거될 수 있다.
이와는 다르게, 상기 결합력약화물질은 상기 게이트 플레이트(100)가 접합된 후, 주입되고, 상기 게이트 플레이트(100)의 하부(102)가 떼어내질 수 있다.
이후, 상기 게이트 플레이트(100)의 절단된 단면(103)은 RTA(rapid temperature annealing) 공정 등에 의해서 매끄럽게 될 수 있다.
도 6을 참조하면, 하부가 제거된 게이트 플레이트 및 상기 산화막(300a)은 패터닝되고, 게이트 전극 및 게이트 절연막(300)이 형성된다. 이때, 상기 게이트 전극은 상기 제 1 액티브 영역(AR1)에 형성되는 제 1 게이트 전극(111) 및 상기 제 2 액티브 영역(AR2)에 형성되는 제 2 게이트 전극(121)을 포함한다.
이후, 상기 제 1 게이트 전극(111) 및 상기 제 2 게이트 전극(121)의 상면을 매끄럽게 하기 위해서 RTA(rapid temperature annealing) 공정 등이 수행될 수 있다.
이후, 상기 제 1 액티브 영역(AR1)에 선택적으로 저농도의 n형 불순물이 주입되어, 제 1 LDD 영역(510)이 형성된다. 이때, 상기 n형 불순물은 상기 제 1 게이트 전극(111)을 마스크로 사용하여 주입된다.
상기 제 1 LDD 영역(510)은 한 쌍이 서로 이격되어 형성되며, 상기 한 쌍의 제 1 LDD 영역(510)들 사이의 영역이 제 1 채널 영역(CH1)에 해당한다.
이후, 상기 제 2 액티브 영역(AR2)에 선택적으로 저농도의 p형 불순물이 주입되어, 제 2 LDD 영역(520)이 형성된다. 이때, 상기 p형 불순물은 상기 제 2 게이트 전극(121)을 마스크로 사용하여 주입된다.
상기 제 2 LDD 영역(520)은 한 쌍이 서로 이격되어 형성되며, 상기 한 쌍의 제 2 LDD 영역(520)들 사이의 영역이 제 2 채널 영역(CH2)에 해당한다.
이후, 상기 반도체 기판(200) 전면에 질화막이 형성되고, 상기 질화막은 이방성 식각 등에 의해서 식각되고, 상기 제 1 게이트 전극(111)의 측면에 제 1 스페이서(510)가 형성되고, 상기 제 2 게이트 전극(121)의 측면에 제 2 스페이서(520)가 형성된다.
이후, 상기 제 1 액티브 영역(AR1)에 선택적으로 고농도의 n형 불순물이 주입되어 제 1 소오스/드레인 영역(610)이 형성된다. 이때, 상기 고농도의 n형 불순물은 상기 제 1 게이트 전극(111) 및 상기 제 1 스페이서(510)를 마스크로 사용하여 주입된다.
이후, 상기 제 2 액티브 영역(AR2)에 선택적으로 고농도의 p형 불순물이 주입되어 제 2 소오스/드레인 영역(620)이 형성된다. 이때, 상기 고농도의 p형 불순물은 상기 제 2 게이트 전극(121) 및 상기 제 2 스페이서(520)를 마스크로 사용하여 주입된다.
이로써, nMOS 트랜지스터(NMOS) 및 pMOS 트랜지스터(PMOS)를 포함하는 CMOS 트랜지스터가 형성된다.
실시예에 따른 CMOS 트랜지스터는 게이트 전극에 주입된 불순물의 농도와 소 오스/드레인 영역에 주입된 불순물의 농도가 다르다. 즉, 게이트 전극에는 소오스/드레인 영역보다 더 높은 농도의 불순물이 주입되어 있다.
따라서, 게이트 전극은 낮은 저항을 가진다. 또한, 게이트 플레이트에 불순물이 주입된 후, 반도체 기판에 접합되어, 게이트 전극을 형성하기 때문에, 게이트 전극의 하부에는 불순물이 침투되지 않는다. 즉, 상기 채널 영역들(CH1,CH2)에 포함되는 불순물의 양을 줄 일 수 있다.
따라서, 실시예는 성능이 향상된 CMOS 트랜지스터를 제공한다.
도 1 내지 도 6은 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.

Claims (12)

  1. 웨이퍼에 도전형 불순물을 주입하여 게이트 플레이트를 형성하는 단계;
    상기 게이트 플레이트를 반도체 기판에 접합시키는 단계; 및
    상기 접합된 게이트 플레이트를 패터닝 하여, 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 플레이트를 형성하는 단계는
    웨이퍼에 선택적으로 제 1 도전형 불순물을 주입하여 제 1 게이트 영역을 형성하는 단계; 및
    상기 웨이퍼에 선택적으로 제 2 도전형 불순물을 주입하여 제 2 게이트 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 제 1 도전형 불순물 및 상기 제 2 도전형 불순물이 주입된 게이트 플레이트를 1000℃ 내지 1200℃의 온도로 열처리하는 단계를 포함하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 게이트 플레이트를 상기 반도체 기판에 접합시키는 단계에서,
    상기 반도체 기판은 제 2 도전형 불순물이 주입되어 형성된 제 1 액티브 영역 및 제 1 도전형 불순물이 주입되어 형성된 제 2 액티브 영역을 포함하며,
    상기 제 1 게이트 영역에 상기 제 1 액티브 영역이 대응되고, 상기 제 2 게이트 영역에 상기 제 2 액티브 영역이 대응되도록 접합시키는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트 플레이트를 상기 반도체 기판에 접합시키는 단계는
    상기 게이트 플레이트 및 상기 반도체 기판을 클리닝하는 단계;
    상기 게이트 플레이트 및 상기 반도체 기판을 밀착시키는 단계; 및
    상기 밀착된 게이트 플레이트 및 반도체 기판을 열처리하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 접합된 게이트 플레이트의 상부를 절단하는 단계; 및
    상기 절단된 게이트 플레이트를 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 플레이트를 형성하는 단계는
    불순물이 주입된 웨이퍼 단면을 따라서 결합방해물질을 주입하는 단계를 포함하며,
    상기 게이트 플레이트의 상부를 절단하는 단계는
    상기 결합방해물질이 주입된 단면을 따라서 상기 게이트 플레이트를 절단하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 결합방해물질을 주입하는 단계에서, 상기 결합방해물질은 수소인 반도체 소자의 제조방법.
  9. 제 6 항에 있어서, 상기 게이트 플레이트의 상부를 절단하는 단계에서, 상기 게이트 플레이트가 2000Å 내지 4000Å의 두께를 가지도록 절단하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서, 상기 절단된 게이트 플레이트 또는 패터닝된 게이트 전극을 열처리하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 반도체 기판상에 배치되는 게이트 전극; 및
    상기 게이트 전극의 일측에 형성되는 소오스/드레인 영역을 포함하며, 상기 게이트 전극은 상기 소오스/드레인 영역보다 높은 농도의 도전형 불순물을 포함하 는 반도체 소자.
  12. 제 11 항에 있어서, 상기 게이트 전극은 1E16 atoms/㎠ 내지 1E17 atoms/㎠의 도전형 불순물이 주입되어 형성되는 반도체 소자.
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