DE102004029845A1

DE102004029845A1 - Testverfahren für einen Halbleiterspeicherbaustein, Testvorrichtung und Halbleiterspeicherbaustein

Info

Publication number: DE102004029845A1
Application number: DE102004029845A
Authority: DE
Inventors: Joung-Yeal Kim; Kyoung-Ho Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-06-16
Filing date: 2004-06-16
Publication date: 2005-01-20
Anticipated expiration: 2024-06-17
Also published as: KR20040108142A; US7552368B2; KR100541048B1; DE102004029845B4; US20040252549A1

Abstract

Die Erfindung bezieht sich auf ein Verfahren zum Testen eines Speicherzellenfeldes (10) eines Halbleiterspeicherbausteins in einem parallelen Bittestmodus und auf eine zugehörige Testvorrichtung und einen zugehörigen Halbleiterspeicherbaustein. DOLLAR A Erfindungsgemäß werden erste Daten aus einem von mehreren Speicherbereichen (S1 bis S8) in dem Speicherzellenfeld (10) zur Ausgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) und zweite Daten aus einem anderen der mehreren Speicherbereiche des Speicherzellenfeldes zur Ausgabe aus dem Speicherbaustein über den Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) ausgewählt. DOLLAR A Verwendung in der Halbleiterspeichertechnologie.

Description

Die Erfindung betrifft ein Testverfahren für einen Halbleiterspeicherbaustein, eine zugehörige Testvorrichtung und einen zugehörigen Halbleiterspeicherbaustein.

In kommerziellen elektronischen Geräten und elektronischen Konsumgeräten sind integrierte Speicherbausteine weit verbreitet. Mit der Zunahme der Integrationsdichte dieser Geräte kann auch die Anzahl von Speicherzellen in einem Speicherzellenfeld weiter ansteigen. Mit der zunehmenden Anzahl von Speicherzellen kann es immer schwieriger werden, das Speicherzellenfeld zu überprüfen.

Wie dem Fachmann bekannt ist, umfassen Speicherzellenfelder allgemein eine Mehrzahl von Datenleitungsausgängen. Im Normalbetrieb, d.h. wenn keine Testbetriebsart ausgeführt wird, können Daten auf den Datenleitungsausgängen zu globalen Ausgabeleitungen übertragen werden. Im Gegensatz dazu können in einer parallelen Bittestbetriebsart eine Mehrzahl von Datenbits gleichzeitig an eine separate parallele Bittestschaltung für einen Vergleichstest ausgegeben werden.

Ein herkömmliches Halbleiterspeicherbaustein-Testgerät kann eine parallele Bittesttechnik (PBT-Technik) benutzen, um mehr als einen Halbleiterspeicherbaustein gleichzeitig zu überprüfen. Die PBT-Technik empfängt nicht über alle Dateneingabe-/Datenausgabeanschlüsse Daten oder gibt nicht über alle diese Dateneingabe-/Datenausgabeanschlüsse des Halbleiterspeicherbausteins Daten aus, sondern nur über eine vorbestimmte Anzahl von Dateneingabe-/Datenausgabeanschlüssen, wodurch eine größere Anzahl von Halbleiterspeicherbausteinen gleichzeitig überprüft werden können.

Hat ein Testgerät beispielsweise 32 Dateneingabe-/Datenausgabeanschlüsse und arbeitet ein Halbleiterspeicherbaustein mit einer einfachen Datenrate (SDR) und empfängt oder gibt 16-Bit-Daten aus, dann können nur zwei Halbleiterspeicherbausteine gleichzeitig überprüft werden. Durch Anwenden der PBT-Technik können jedoch 4 oder 8 Halbleiterspeicherbausteine gleichzeitig überprüft werden, wenn Daten jeweils über 8 bzw. 4 Dateneingabe-/Datenausgabeanschlüsse empfangen oder ausgegeben werden.

1 zeigt ein Blockschaltbild eines herkömmlichen Halbleiterspeicherbausteins mit einer doppelten Datenrate. Der Halbleiterspeicherbaustein aus 1 umfasst ein Speicherzellenfeld 10, ein spaltenredundantes Speicherzellenfeld 12, ein zeilenredundantes Speicherzellenfeld 14, einen Komparator und einen Schreibdatenmultiplexer 18.

In 1 repräsentieren DQ1 bis DQ16 Dateneingabe-/Datenausgabeanschlüsse. Der Halbleiterspeicherbaustein aus 1 empfängt und gibt 16-Bit breite Daten mit einer doppelten Datenrate über die Dateneingabe-/Datenausgabeanschlüsse DQ1 bis DQ16 aus. Das Spei cherzellenfeld 10 umfasst ein gerades Speicherzellenfeld 10-1 und ein ungerades Speicherzellenfeld 10-2. Das gerade Speicherzellenfeld 10-1 umfasst vier Speicherzellenbereiche S1 bis S4 und das ungerade Speicherzellenfeld 10-2 umfasst vier Speicherzellenbereiche S5 bis S8. Das Bezugszeichen ECLS1 repräsentiert eine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungen aus jedem der Speicherzellenbereiche S1 und S3 des geraden Speicherzellenfeldes 10-1 und das Bezugszeichen ECLS2 repräsentiert eine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungen aus jedem der Speicherzellenbereiche S2 und S4 des geraden Speicherzellenfeldes 10-1. Das Bezugszeichen OCLS1 repräsentiert eine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungen aus jedem der Speicherzellenbereiche S5 und S7 des ungeraden Speicherzellenfeldes 10-2 und das Bezugszeichen OCLS2 repräsentiert eine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungen aus jedem der Speicherzellenbereiche S6 und S8 des ungeraden Speicherzellenfeldes 10-2. Das Bezugszeichen WL1 repräsentiert eine Zeilenauswahlsignalleitung zum Auswählen von Wortleitungen aus jedem der Speicherzellenbereiche S1, S2, S5 und S6 des Speicherzellenfeldes 10 und das Bezugszeichen WL2 repräsentiert eine Zeilenauswahlsignalleitung zum Auswählen von Wortleitungen aus jedem der Speicherzellenbereiche S3, S4, S7 und S8 des Speicherzellenfeldes 10. Das Bezugszeichen RCSL repräsentiert eine redundante Spaltenauswahlsignalleitung des spaltenredundanten Speicherzellenfeldes 12 und das Bezugszeichen RWL repräsentiert eine redundante Zeilenauswahlsignalleitung des zeilenredundanten Speicherzellenfeldes 14. Schließlich repräsentiert das Bezugszeichen BL eine Bitleitung des Speicherzellenfeldes 10.

Wie aus 1 ersichtlich ist, umfasst das Speicherzellenfeld 10 das gerade Speicherzellenfeld 10-1 und das ungerade Speicherzellenfeld 10-2 wobei das gerade Speicherzellenfeld 10-1 vier Speicherzellenbereiche S1 bis S4 zum Speichern von Daten in Speicherplätzen umfasst, die von den Zeilenauswahlsignalleitungen WL1 und WL2 und den Spaltenauswahlsignalleitungen ECSL1 und ECSL2 ausgewählt werden. Die vier Speicherzellenbereiche S1 bis S4 empfangen jeweils 4-Bit breite Daten EDI1~4, EDI5~8, EDI9~12 und EDI13~16 in einem Schreibmodus und geben jeweils 4-Bit-Daten EDO1~4, EDO5~8, EDO9~12 und EDO13~16 in einem Lesemodus aus. Das ungerade Speicherzellenfeld 10-2 umfasst vier Speicherzellenbereiche S5 bis S8 zum Speichern von Daten in Speicherplätzen, die von den Zeilenauswahlsignalleitungen WL1 und WL2 und den Spaltenauswahlsignalleitungen OCSL1 und OCSL2 ausgewählt werden. Die vier Speicherzellenbereiche S5 bis S8 empfangen jeweils 4-Bit breite Daten ODI1~4, ODI5~8, ODI9~12 und ODI13~16 in einem Schreibmodus und geben jeweils 4-Bit breite Daten ODO1~4, ODO5~8, ODO9~12 und ODO13~16 in einem Lesemodus aus.

Das spaltenredundante Speicherzellenfeld 12 wird benutzt, um eine Spaltenauswahlsignalleitung durch eine redundante Spaltenauswahlsignalleitung zu ersetzen, wenn ein Defekt in den mit den Spaltenauswahlsignalleitungen ECSL1, ECSL2, OCSL1 und OCSL2 des Speicherzellenfeldes 10 verbundenen Speicherzellen auftritt. Das zeilenredundante Speicherzellenfeld 14 wird benutzt, um eine Zeilenauswahlsignalleitung durch eine redundante Zeilenauswahlsignalleitung zu ersetzen, wenn ein Defekt in den mit den Zeilenauswahlsignalleitungen WL1 und WL2 des Speicherzellenfeldes 10 verbundenen Speicherzellen auftritt.

Der Komparator 16 vergleicht jeweils 4-bitweise die Testdaten EDO1~4, EDO5~8, EDO9~12, EDO13~16, ODO1~4, ODO5~8, ODO9~12 und ODO13~16, die von den Speicherzellenbereichen S1 bis S8 ausgegeben werden, um 8-Bit breite Vergleichsergebnisdaten MA1 bis MA8 in einer parallelen Bittestbetriebsart zu erzeugen. Die 8-Bit breiten Vergleichsergebnisdaten MA1 bis MA8 werden vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgegeben. Das bedeutet, dass die Ver gleichsergebnisdaten, die beim Vergleich der 4-Bit breiten Daten erzeugt werden, die von den Speicherzellenbereichen S1 bis S8 ausgegeben werden, vom Speicherbaustein durch die acht Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgegeben werden. Der Schreibdatenmultiplexer 18 baut in einer parallelen Bittestbetriebsart die 4-Bit breiten oder 8-Bit breiten Daten, die von den Dateneingabe-/Datenausgabeanschlüssen DQ1, DQ5, DQ9 und DQ13 oder DQ1, DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 empfangen werden, zu 32-Bit breiten Daten aus und gibt dann jeweils die 4-Bit breiten Daten EDI1~4, EDI5~8, EDI9~12, EDI13~16, ODI1~4, ODI5~8, ODI9~12 und ODI13~16 an die Speicherzellenbereiche S1 bis S8 aus. Hierbei werden die 4-Bit breiten Testdaten gleichwertig in den entsprechenden Speicherzellenbereichen S1 bis S8 gespeichert.

2 zeigt ein Blockschaltbild des Komparators 16 des Halbleiterspeicherbausteins aus 1. Der Komparator 16 aus 2 umfasst eine erste Komparatorschaltung, welche Blöcke 30-1 bis 30-16 umfasst, und eine zweite Komparatorschaltung, welche Blöcke 32-1 bis 32-8 umfasst. Nachfolgend wird die Funktionsweise des Komparators 16 beschrieben.

Wie aus 2 ersichtlich ist, vergleichen die Komparatorblöcke 30-1 bis 30-8 2-Bit breite Datenpaare EDO1,2 bis EDO15,16, die vom geraden Speicherzellenfeld 10-1 ausgegeben werden, um die Vergleichsergebnisdaten zu erzeugen. Stimmen die beiden Bits des jeweiligen Paares überein, dann werden Vergleichsergebnisdaten mit einem hohen Pegel erzeugt. Stimmen die beiden Bits des jeweiligen Paares nicht überein, dann werden Vergleichsergebnisdaten mit einem niedrigen Pegel erzeugt. Analog vergleichen die Komparatorblöcke 30-9 bis 30-16 2-Bit breite Datenpaare ODO1,2 bis ODO15,16, die vom ungeraden Speicherzellenfeld 10-2 ausgegeben werden, um die Vergleichsergebnisdaten zu erzeugen. Stimmen die beiden Bits des jeweiligen Paares überein, dann werden Vergleichsergebnisdaten mit einem hohen Pegel er zeugt. Stimmen die beiden Bits des jeweiligen Paares nicht überein, dann werden Vergleichsergebnisdaten mit einem niedrigen Pegel erzeugt. Die Komparatorblöcke 32-1 bis 32-4 vergleichen die 2-Bit breiten Vergleichsergebnisdaten, die von den Komparatorblöcken 30-1 bis 30-8 ausgegeben werden, um jeweils die Vergleichsergebnisdaten MA1 bis MA4 vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ3, DQ5 und DQ7 auszugeben. Die Komparatorblöcke 32-5 bis 32-8 vergleichen die 2-Bit breiten Vergleichsergebnisdaten, die von den Komparatorblöcken 30-9 bis 30-16 ausgegeben werden, um jeweils die Vergleichsergebnisdaten MA5 bis MA8 vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ9, DQ11, DQ13 und DQ15 auszugeben.

Das bedeutet, dass der Komparator 16 aus 2 die 4-Bit breiten Daten vergleicht, die von den Speicherzellenbereichen S1 bis S8 ausgegeben werden, und die Vergleichsergebnisdaten MA1 bis MA8 vom Speicherbaustein an das Testgerät über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgibt.

Das Halbleiterspeicherbaustein-Testgerät bestimmt die Adressen von defekten Speicherzellen in den Speicherzellenbereichen S1 bis S8, basierend auf den Vergleichsergebnisdaten MA1 bis MA8, die über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgegeben werden. Haben beispielsweise die Vergleichsergebnisdaten MA1, die vom Dateneingabe-/Datenausgabeanschluss DQ1 ausgegeben werden, einen niedrigen Pegel, dann werden die Speicherplätze innerhalb des Speicherzellenbereichs S1 als defekt betrachtet.

Werden jedoch die 8-Bit breiten Daten MA1 bis MA8, die von den Komparatorblöcken 32-1 bis 32-8 ausgegeben werden, nochmals 2-bitweise verglichen, um die Anzahl der Dateneingabe-/Datenausgabeanschlüsse für einen Lesevorgang zu reduzieren, dann kann es sein, dass das Testgerät Adressen von defekten Speicherzellen innerhalb der Bereiche S1 bis S8 nicht mehr richtig bestimmen kann. Daher sind für herkömmliche Halbleiterspeicherbausteine, die 16-Bit breite Daten empfangen und ausgeben können, wenigstens acht Dateneingabe-/Datenausgabeanschlüsse für den parallelen Bittest erforderlich. Daraus resultiert, dass die Anzahl von Halbleiterspeicherbausteinen, die gleichzeitig getestet werden können, begrenzt ist.

Es ist Aufgabe der Erfindung, ein Testverfahren für Halbleiterspeicherbausteine anzugeben sowie eine zugehörige Testvorrichtung und einen zugehörigen Halbleiterspeicherbaustein zur Verfügung stellen, die es ermöglichen, relativ viele Speicherzellen bzw. Speicherbausteine gleichzeitig mit möglichst wenigen Dateneingabe-/Datenausgabeanschlüssen zu testen.

Die Erfindung löst diese Aufgabe durch ein Testverfahren mit den Merkmalen des Patentanspruchs 1, 10, 11 oder 13, durch eine Testvorrichtung mit den Merkmalen des Patentanspruchs 17 oder 27 und durch einen Halbleiterspeicherbaustein mit den Merkmalen des Patentanspruchs 28 oder 30.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockschaltbild eines herkömmlichen Halbleiterspeicherbausteins mit einer doppelten Datenrate,
2 ein Blockschaltbild eines Komparators des Halbleiterspeicherbausteins aus 1
3 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer doppelten Datenrate,
4 ein Blockschaltbild eines Komparators und einer Auswahlschaltung des Halbleiterspeicherbausteins aus 3,
5 ein Blockschaltbild eines weiteren erfindungsgemäßen Halbleiterspeicherbausteins mit einer doppelten Datenrate und
6 ein Blockschaltbild eines Komparators und einer Auswahlschaltung des Halbleiterspeicherbausteins aus 5.
3 zeigt ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer doppelten Datenrate. Der Halbleiterspeicherbaustein aus 3 umfasst eine Auswahlschaltung 20, während er ansonsten weitestgehend dem Baustein von 2 entspricht, so dass insoweit auf deren obige Beschreibung verwiesen werden kann. Nachfolgend wird die Funktionsweise der Auswahlschaltung 20 aus 3 beschrieben.
Wie aus 3 ersichtlich ist, empfängt die Auswahlschaltung 20 die 8-Bit breiten Vergleichsergebnisdaten MA1 bis MA8, die vom Komparator 16 ausgegeben werden, und wählt 4-Bit breite Vergleichsergebnisdaten MA1 bis MA4 aus, die mit dem geraden Speicherzellenfeld 10-1 korrespondieren und als Daten ma1 bis ma4 ausgegeben werden, wenn ein Steuersignal CON während einer Parallelbittestbetriebsart auf einen niedrigen Pegel gesetzt wird. Die 4-Bit breiten Daten ma1 bis ma4 werden dann vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 an das Testgerät ausgegeben.
Wie weiter aus 3 ersichtlich ist, empfängt die Auswahlschaltung 20 die 8-Bit breiten Vergleichsergebnisdaten MA1 bis MA8, die vom Komparator 16 ausgegeben werden, und wählt 4-Bit breite Vergleichsergebnisdaten MA5 bis MA8 aus, die mit dem ungeraden Speicherzellenfeld 10-2 korrespondieren und als Daten ma1 bis ma4 ausgegeben werden, wenn das Steuersignal CON während einer Parallelbittestbetriebsart auf einen hohen Pegel gesetzt wird. Die 4-Bit breiten Daten ma1 bis ma4 werden dann vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 an das Testgerät ausgegeben.
Die Auswahlschaltung 20 gibt daher die 8-Bit breiten Vergleichsergebnisdaten MA1 bis MA8 nicht gleichzeitig über acht Dateneingabe-/Datenausgabeanschlüsse aus, sondern sie gibt entweder die 4-Bit breiten Vergleichsergebnisdaten MA1 bis MA4 oder die 4-Bit breiten Vergleichsergebnisdaten MA5 bis MA8 als 4-Bit breite Daten ma1 bis ma4 in Reaktion auf das Steuersignal CON aus. Die 4-Bit breiten Daten ma1 bis ma4 werden über die vier Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 ausgegeben.
In 3 kann das Steuersignal CON durch Eingabe eines Modussetzcodes in ein Modussetzregister des Halbleiterspeicherbausteins während eines Modussetzvorgangs auf einen hohen oder auf einen niedrigen Pegel gesetzt werden.
Zusammengefasst wird das Steuersignal CON auf einen niedrigen Pegel gesetzt, wenn der Halbleiterspeicherbaustein aus 3 in einer Parallelbittestbetriebsart betrieben wird, und die Vergleichsergebnisdaten MA1 bis MA4, die mit den Speicherzellenbereichen S1 bis S4 des geraden Speicherzellenfeldes 10-1 korrespondieren, werden vom Baustein über vier Dateneingabe-/Datenausgabeanschlüsse ausgegeben. Anschließend wird das Steuersignal CON auf einen hohen Pegel gesetzt und die Vergleichsergebnisdaten MA5 bis MA8, die mit den Speicherzellenbereichen S5 bis S8 des ungeraden Speicherzellenfeldes 10-2 korrespondieren, werden vom Baustein über die vier gleichen Dateneingabe-/Datenausgabeanschlüsse ausgegeben.
Daher führt das Parallelbittestverfahren des erfindungsgemäßen Halbleiterspeicherbausteins aus 3 einen Testlesevorgang für das gerade Speicherzellenfeld 10-1 vor dem ungeraden Speicherzellenfeld 10-2 aus, so dass eine kleinere Anzahl von Dateneingabe-/Datenausgabeanschlüssen während des Tests benutzt wird. Daher kann das Testgerät eine größere Anzahl von erfindungsgemäßen Halbleiterspeicherbausteinen gleichzeitig testen.
4 zeigt ein Blockschaltbild des Komparators 16 und der Auswahlschaltung 20 des Halbleiterspeicherbausteins aus 3. Der Komparator 16 entspricht weitestgehend demjenigen von 2, worauf verwiesen werden kann, und umfasst die Komparatorblöcke 30-1 bis 30-16 und 32-1 bis 32-8. Die Auswahlschaltung 20 umfasst Auswahlschaltkreise bzw. Auswahlblöcke 40-1 bis 40-4.
Wie aus 4 ersichtlich ist, geben die Auswahlblöcke 40-1 bis 40-4 die Vergleichsergebnisdaten MA1 bis MA4 von den Komparatorblöcken 32-1 bis 32-4 als Daten ma1 bis ma4 aus, die vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9, DQ13 ausgegeben werden, wenn das Steuersignal CON auf einen niedrigen Pegel gesetzt ist. Die Auswahlblöcke 40-1 bis 40-4 geben die Vergleichsergebnisdaten MA5 bis MA8 von den Komparatorblöcken 32-5 bis 32-8 als Daten ma1 bis ma4 aus, die vom Speicherbaustein über die gleichen Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9, DQ13 ausgegeben werden, wenn das Steuersignal CON auf einen hohen Pegel gesetzt ist.
Das bedeutet, dass der Komparator und die Auswahlschaltung aus 4 die Vergleichsergebnisdaten MA1 bis MA4, die mit den Speicherzellenbereichen S1 bis S4 des geraden Speicherzellenfeldes 10-1 korrespondieren, über die vier Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 ausgeben, wenn das Steuersignal CON auf einen niedrigen Pegel gesetzt ist. Wird das Steuersignal CON andererseits auf einen hohen Pegel gesetzt, dann geben der Komparator und die Auswahlschaltung aus 4 die Vergleichsergebnisdaten MA5 bis MA8, die mit den Speicherzellenbereichen S5 bis S8 des ungeraden Speicherzellenfeldes 10-2 korrespondieren, über die vier gleichen Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 aus. Daher kann der Halbleiterspeicherbaustein aus 3 einen parallelen Bittestvorgang mit nur vier Dateneingabe-/Datenausgabeanschlüssen durchführen, wodurch doppelt so viele erfindungsgemäße Bausteine wie herkömmliche Bausteine gleichzeitig getestet werden können.
Obwohl nicht dargestellt, kann der Halbleiterspeicherbaustein alternativ zwei Auswahlschaltungen und zwei Steuersignale umfassen, so dass der Lesevorgang für einen parallelen Bittest viermal durchgeführt wird und die Vergleichsergebnisdaten als 2-Bit breite Daten vom Speicherbaustein über nur zwei Dateneingabe-/Datenausgabeanschlüsse ausgegeben werden. In anderen Worten ausgedrückt können durch diesen Aufbau gleichzeitig zwei Bits anstatt vier Bits ausgegeben werden, wie oben ausgeführt ist. Daher können mehr Halbleiterspeicherbausteine gleichzeitig getestet werden.
Obwohl als Ausführungsbeispiel Halbleiterspeicherbausteine mit doppelter Datenrate beschrieben sind, kann die Erfindung entsprechend auch bei Halbleiterspeicherbausteinen mit einfacher Datenrate angewendet werden.
So empfängt beispielsweise ein Speicherzellenfeld eines Halbleiterspeicherbausteins, der mit einfacher Datenrate betrieben wird, 32-Bit breite Daten oder gibt 32-Bit breite Daten aus, die Anzahl der ausgewählten Zeilenauswahlsignalleitungen ist zwei und die Anzahl von ausgewählten Spaltenauswahlsignalleitungen ist vier. Wird ein Test durch ein herkömmliches paralleles Bittestverfahren durchgeführt, so sind wenigstens acht Dateneingabe-/Datenausgabeanschlüsse erforderlich, während bei einem erfindungsgemäßen Test nur zwei oder vier Dateneingabe-/Datenausgabeanschlüsse erforderlich sind. Weitere erfindungsgemäße Ausführungsbeispiele können so betrieben werden, dass so lange Lesevorgänge nacheinander ausgeführt werden, bis alle Testdaten von der Auswahlschaltung gelesen und ausgegeben sind.
5 zeigt ein Blockschaltbild eines weiteren erfindungsgemäßen Halbleiterspeicherbausteins mit einer doppelten Datenrate. Der Halbleiterspeicherbaustein aus 5 entspricht weitgehend demjenigen von 1, worauf verwiesen werden kann, und umfasst eine Auswahlschaltung 24 und einen zweiten Komparator 26.
Wie aus 5 ersichtlich ist, empfängt die Auswahlschaltung 24 die 8-Bit breiten Vergleichsergebnisdaten MA1 bis MA8, die vom Komparator 16 ausgegeben werden. Ist ein Steuersignal CON auf einen niedrigen Pegel gesetzt, dann wählt die Auswahlschaltung 24 die Vergleichsergebnisdaten 2-bitweise aus, d.h. als Daten (MA1, MA5), (MA2, MA6) und (MA3, MA7), (MA4, MA8), die jeweils mit den Speicherzellenbereichen S1, S5, S2, S6 bzw. S3, S7, S4, S8 korrespondieren und mit den Zeilenauswahlleitungen WL1 und WL2 des Speicherzellenfeldes 10 verbunden sind. Ist das Steuersignal CON andererseits auf einem hohen Pegel gesetzt, dann wählt die Auswahlschaltung 24 die Vergleichser gebnisdaten 2-bitweise aus, d.h. als Daten (MA1, MA3), (MA2, MA4) und (MA5, MA7), (MA6, MA8), die jeweils mit den Speicherzellenbereichen (S1, S3), (S2, S4), (S5, S7) und (S6, S8) korrespondieren und mit den Spaltenauswahlleitungen ECSL1, ECSL2, OCSL1 bzw. OCSL2 des Speicherzellenfeldes 10 verbunden sind.
Wie weiter aus 5 ersichtlich ist, gibt der Komparator 26 erste Vergleichsergebnisdaten MAA1, MAA2, MAA3 und MAA4 aus, die durch einen Vergleich der 2-Bit breiten Vergleichsergebnisdaten (MA1, MA5), (MA2, MA6) und (MA3, MA7), (MA4, MA8) erzeugt werden, die von der Auswahlschaltung 24 an die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 ausgegeben werden, wenn das Steuersignal CON einen niedrigen Pegel hat. Danach gibt der Komparator 26 zweite Vergleichsergebnisdaten MAA1, MAA2, MAA3 und MAA4 aus, die durch einen Vergleich der 2-Bit breiten Vergleichsergebnisdaten (MA1, MA3), (MA2, MA4), (MA5, MA7) und (MA6, MA8) erzeugt und an die gleichen Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 ausgegeben werden, wenn das Steuersignal CON einen hohen Pegel hat. Die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 geben die entsprechenden Vergleichsergebnisdaten vom Speicherbaustein an das externe Halbleiterspeicherbaustein-Testgerät aus.
Daher kann das Testgerät basierend auf den Vergleichsergebnisdaten, die vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 ausgegeben werden, die Adressen von Speicherzellen bestimmen, die mit einer defekten Wortleitung verbunden sind, wenn das Steuersignal CON auf einen niedrigen Pegel gesetzt ist. Analog kann das Testgerät basierend auf den Vergleichsergebnisdaten, die vom Speicherbaustein über die gleichen Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 ausgegeben werden, die Adressen von Speicherzellen bestimmen, die mit einer de fekten Bitleitung verbunden sind, wenn das Steuersignal CON auf einen hohen Pegel gesetzt ist.
Zusätzlich kann das Testgerät die defekte Wortleitung durch eine redundante Wortleitung aus dem zeilenredundanten Speicherzellenfeld 14 ersetzen und dadurch den Halbleiterspeicherbaustein reparieren, wenn das Steuersignal auf einem niedrigen Pegel gesetzt ist. Repariert das Ersetzen der defekten Wortleitung den Halbleiterspeicherbaustein jedoch nicht vollständig, dann wird das Steuersignal CON auf einen hohen Pegel gesetzt und das Testgerät kann eine defekte Bitleitung durch eine redundante Bitleitung aus dem spaltenredundanten Speicherzellenfeld 12 ersetzen und dadurch den Halbleiterspeicherbaustein reparieren. In anderen Worten ausgedrückt, kann der Halbleiterspeicherbaustein durch Ersetzen einer Bitleitung repariert werden, wenn er nicht durch Ersetzen der Wortleitungen repariert wird.
Zusammengefasst gibt der Halbleiterspeicherbaustein aus 5 über die Dateneingabe-/Datenausgabeanschlüsse die Vergleichsergebnisdaten aus, die durch den Vergleich von Daten erzeugt werden, die von Speicherzellenbereichen ausgegeben werden, die mit den gleichen Zeilenauswahlleitungen verbunden sind, bevor über die Dateneingabe-/Datenausgabeanschlüsse die Vergleichsergebnisdaten ausgegeben werden, die durch den Vergleich von Daten erzeugt werden, die von Speicherzellenbereichen ausgegeben werden, die mit den gleichen Spaltenauswahlleitungen verbunden sind. Die Anzahl von Dateneingabe-/Datenausgabeanschlüssen ist von der Anzahl der Zeilenauswahlleitungen und der Anzahl der Spaltenauswahlleitungen abhängig. Der Halbleiterspeicherbaustein aus 5 umfasst zwei Zeilenauswahlleitungen und vier Spaltenauswahlleitungen, so dass vier Dateneingabe-/Datenausgabeanschlüsse zur Durchführung des parallelen Bittests erforderlich sind. Daher kann das Testgerät acht Bausteine gleichzeitig testen, da der Halbleiterspeicherbaustein aus 5 nur vier Datenein gabe-/Datenausgabeanschlüsse für den parallelen Bittest benutzt. Dies sind doppelt so viele Bausteine wie beim Stand der Technik.
6 zeigt ein Blockschaltbild der beiden Komparatoren und der Auswahlschaltung des Halbleiterspeicherbausteins aus 5. Der erste Komparator entspricht demjenigen von 2. Der zweite Komparator aus 6 umfasst Komparatorblöcke 46-1 bis 46-4 und die Auswahlschaltung aus 6 umfasst Auswahlblöcke 44-1 bis 44-4.
Wie aus 6 ersichtlich ist, wählt der Auswahlblock 44-1 2-Bit breite Vergleichsergebnisdaten (MA1, MA5) oder (MA1, MA3) aus, die in Reaktion auf das Steuersignal CON als Daten maa1 ausgegeben werden. Der Auswahlblock 44-2 wählt 2-Bit breite Vergleichsergebnisdaten (MA2, MA6) oder (MA2, MA4) aus, die in Reaktion auf das Steuersignal CON als Daten maa2 ausgegeben werden. Der Auswahlblock 44-3 wählt 2-Bit breite Vergleichsergebnisdaten (MA3, MA7) oder (MA5, MA7) aus, die in Reaktion auf das Steuersignal CON als Daten maa3 ausgegeben werden. Der Auswahlblock 44-4 wählt 2-Bit breite Vergleichsergebnisdaten (MA4, MA8) oder (MA6, MA8) aus, die in Reaktion auf das Steuersignal CON als Daten maa4 ausgegeben werden.
Wie weiter aus 6 ersichtlich ist, vergleichen die Komparatorblöcke 46-1 bis 46-4 die Daten maa1 bis maa4 2-bitweise, die von den Auswahlblöcken 44-1 bis 44-4 ausgegeben werden, um jeweils die Vergleichsergebnisdaten MAA1 bis MAA4 zu erzeugen, die vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13 ausgegeben werden.
Obwohl oben als Ausführungsbeispiele Halbleiterspeicherbausteine mit doppelter Datenrate beschrieben sind, kann die Erfindung auch zur Reduzierung der Anzahl an erforderlichen Dateneingabe-/Datenausgabe anschlüssen für einen parallelen Bittest bei Halbleiterspeicherbausteinen mit einfacher Datenrate angewendet werden.
So empfängt beispielsweise ein Speicherzellenfeld eines Halbleiterspeicherbausteins, der mit einfacher Datenrate betrieben wird, 32-Bit breite Daten oder gibt 32-Bit breite Daten aus, die Anzahl der ausgewählten Zeilenauswahlsignalleitungen ist zwei und die Anzahl von ausgewählten Spaltenauswahlsignalleitungen ist vier. Wird ein Test durch ein herkömmliches paralleles Bittestverfahren durchgeführt, so sind wenigstens acht Dateneingabe-/Datenausgabeanschlüsse erforderlich, während bei einem erfindungsgemäßen Test nur zwei oder vier Dateneingabe-/Datenausgabeanschlüsse erforderlich sind. Weitere erfindungsgemäße Ausführungsbeispiele können so betrieben werden, dass so lange Lesevorgänge wiederholt ausgeführt werden, bis alle Vergleichsergebnisdaten von der Auswahlschaltung gelesen und ausgegeben sind.

Claims

Verfahren zum Testen eines Speicherzellenfeldes (10) eines Halbleiterspeicherbausteins in einem parallelen Bittestmodus, gekennzeichnet durch die Schritte: – Auswählen von ersten Daten aus einem von mehreren Speicherbereichen (S1 bis S8) in dem Speicherzellenfeld (10) zur Ausgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) und dann – Auswählen von zweiten Daten aus einem anderen der mehreren Speicherbereiche (S1 bis S8) des Speicherzellenfeldes (10) zur Ausgabe aus dem Speicherbaustein über den Eingabe-/Ausgabeanschluss (DQ1 bis DQ16).
Testverfahren nach Anspruch 1, dadurch gekennzeichnet, dass Daten aus den mehreren Speicherbereichen (S1 bis S8) des Speicherzellenfeldes (10) vor der Auswahl der ersten und zweiten Daten gelesen werden.
Testverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die ersten und zweiten Daten aus Speicherbereichen mit einer gemeinsamen Zeilenauswahlsteuerleitung (WL1, WL2) und/oder einer gemeinsamen Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt werden.
Testverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die einen der ersten und zweiten Daten aus Speicherbereichen mit einer gemeinsamen Zeilenauswahlsteuerleitung (WL1, WL2) ausgewählt werden und die anderen aus Speicherbereichen mit einer gemeinsamen Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt werden.
Testverfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine defekte Zeilenauswahlsteuerleitung (WL1, WL2) durch eine redundante Zeilenauswahlsteuerleitung (RWL) aus einem zeilenredundanten Speicherzellenfeld (14) ersetzt wird.
Testverfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass eine defekte Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1, OCSL2) durch eine redundante Spaltenauswahlsteuerleitung (RCSL) aus einem spaltenredundanten Speicherzellenfeld (12) ersetzt wird.
Testverfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die ersten Daten in Reaktion auf ein erstes Steuersignal und die zweiten Daten in Reaktion auf ein zweites Steuersignal ausgewählt werden.
Testverfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Speicherbaustein mit einer einfachen Datenrate betrieben wird.
Testverfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Speicherbaustein mit einer doppelten Datenrate betrieben wird.
Verfahren zum Testen eines Speicherzellenfeldes (10) eines Halbleiterspeicherbausteins in einem parallelen Bittestmodus, gekennzeichnet durch die Schritte: – Schreiben von Testdaten in mehrere Speicherbereiche (S1 bis S8) des Speicherzellenfeldes (10), – Lesen der Testdaten aus den mehreren Speicherbereichen, – Vergleichen der Testdaten aus den mehreren Speicherbereichen zum Erzeugen von Vergleichsdaten, die mit den mehreren Speicherbereichen korrespondieren, – Auswählen von ersten Vergleichsdaten, die mit einem der mehreren Speicherbereiche korrespondieren, zur Ausgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) und dann – Auswählen von zweiten Vergleichsdaten, die mit einem anderen der mehreren Speicherbereiche korrespondieren, zur Ausgabe aus dem Speicherbaustein über den Eingabe-/Ausgabeanschluss (DQ1 bis DQ16).
Verfahren zum Testen eines Halbleiterspeicherbausteins mit nm-Speicherzellenfeldern (10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2) und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt sind, wobei n, m und x ganze Zahlen größer als eins sind, gekennzeichnet durch – einen Testdatenschreibschritt mit Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und Schreiben der x-Bit-Daten in die nm-Speicherzellenfelder (10) und – einen Testdatenleseschritt zum Vergleichen der von den nm-Speicherzellenfeldern (10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen, und jeweiliges Ausgeben von ausgewählten der y-Bit-Vergleichsergebnisdaten, die aus den nm-Bit-Vergleichsergebnisdaten in Einheiten von y Bits ausgewählt werden, zu den jeweiligen y Dateneingabe-/Datenausgabeanschlüssen (DQ1 bis DQ16) in Reaktion auf ein Steuersignal (CON).
Testverfahren nach Anspruch 11, dadurch gekennzeichnet, dass der Testdatenleseschritt folgende Schritte umfasst: – einen Vergleichsschritt, in dem die jeweiligen, von den nm-Speicherzellenfeldern ausgegebenen x-Bit-Daten verglichen werden, um die nm-Bit-Vergleichsergebnisdaten zu erzeugen, und – einen Auswahlschritt zum Ausgeben der ausgewählten y-Bit-Vergleichsergebnisdaten, die in Einheiten von y Bits aus den nm-Vergleichsergebnisdaten ausgewählt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) in Reaktion auf ein Steuersignal (CON).
Verfahren zum Testen eines Halbleiterspeicherbausteins mit nm-Speicherzellenfeldern (10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2) und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt sind, wobei n, m und x ganze Zahlen größer als eins sind, gekennzeichnet durch – einen Testdatenschreibschritt mit Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und Schreiben der x-Bit-Daten in die nm-Speicherzellenfelder (10), wobei nm eine Zahl größer als y ist, und – einen Testdatenleseschritt zum Vergleichen der von den nm-Speicherzellenfeldern (10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen, Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdaten in y Gruppen durch Bitdaten, die entsprechend korrespondierender n Wortleitungen (WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf ein Steuersignal (CON) und Ausgeben der y-Bit-Vergleichsergebnisdaten, die durch einen jeweiligen Vergleich der y gruppierten Bitdaten erzeugt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16).
Testverfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die während des Testdatenschreibschrittes, in dem x-Bit-Daten in die jeweiligen nm-Speicherzellenfelder (10) geschrieben werden, in die jeweiligen nm-Speicherzellenfelder geschriebenen x-Bit-Daten die gleichen Bitdaten sind.
Testverfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der Testdatenleseschritt folgende Schritte umfasst: – einen ersten Vergleichsschritt, in dem jeweils die von jedem der nm-Speicherzellenfelder (10) ausgegebenen x-Bit-Daten verglichen werden, – einen Auswahlschritt zum Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdaten in y Gruppen durch Bitdaten, die entsprechend korrespondierender n Wortleitungen (WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf ein Steuersignal (CON) und – einen zweiten Vergleichsschritt zum Ausgeben der y-Bit-Vergleichsergebnisdaten, die durch jeweiliges Vergleichen der y gruppierten Bitdaten erzeugt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16)
Testverfahren nach Anspruch 15, dadurch gekennzeichnet, dass y wenigstens auf den Wert n gesetzt wird, wenn n größer als m ist, und wenigstens auf den Wert m gesetzt wird, wenn m größer als n ist.
Vorrichtung zum Testen eines Speicherzellenfeldes eines Halbleiterspeicherbausteins in einem parallelen Bittestmodus, gekennzeichnet durch – eine Auswahlschaltung (20), die darauf ausgelegt ist, erste Daten aus einem von mehreren Speicherbereichen (S1 bis S8) in dem Speicherzellenfeld (10) zur Ausgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) auszuwählen und dann zweite Daten aus einem anderen der mehreren Speicherbereiche des Speicherzellenfeldes zur Ausgabe aus dem Speicherbaustein über den Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) auszuwählen.
Testvorrichtung nach Anspruch 17, gekennzeichnet durch eine Vergleichsschaltung (16), die darauf ausgelegt ist, Daten aus den mehreren Speicherbereichen zu lesen und Vergleichsdaten zu erzeugen, die mit den mehreren Speicherbereichen korrespondieren, wobei die Auswahlschaltung (20) die ersten und zweiten Daten aus den Vergleichsdaten auswählt.
Testvorrichtung nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Auswahlschaltung (20) die ersten und zweiten Daten aus Speicherbereichen mit einer gemeinsamen Zeilenauswahlsteuerleitung (WL1, WL2) und/oder einer gemeinsamen Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1, OCSL2) auswählt.
Testvorrichtung nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Auswahlschaltung (20) die einen der ersten und zweiten Daten aus Speicherbereichen mit einer gemeinsamen Zeilenauswahlsteuerleitung (WL1, WL2) auswählt und die anderen aus Speicherbereichen mit einer gemeinsamen Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1, OCSL2) auswählt.
Testvorrichtung nach einem der Ansprüche 17 bis 20, gekennzeichnet durch ein zeilenredundantes Speicherzellenfeld (14) zum Ersetzen einer defekten Zeilenauswahlsteuerleitung (WL1, WL2) durch eine redundante Zeilenauswahlsteuerleitung (RWL).
Testvorrichtung nach einem der Ansprüche 17 bis 21, gekennzeichnet durch ein spaltenredundantes Speicherzellenfeld (12) zum Ersetzen einer defekten Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1, OCSL2) durch eine redundante Spaltenauswahlsteuerleitung (RCSL).
Testvorrichtung nach einem der Ansprüche 17 bis 22, dadurch gekennzeichnet, dass der Speicherbaustein mit einer einfachen Datenrate arbeitet.
Testvorrichtung nach einem der Ansprüche 17 bis 22, dadurch gekennzeichnet, dass der Speicherbaustein mit einer doppelten Datenrate arbeitet.
Testvorrichtung nach einem der Ansprüche 17 bis 24, dadurch gekennzeichnet, dass die Auswahlschaltung (20) die ersten Daten in Reaktion auf ein erstes Steuersignal und die zweiten Daten in Reaktion auf ein zweites Steuersignal auswählt.
Testvorrichtung nach einem der Ansprüche 17 bis 25, dadurch gekennzeichnet, dass die Testvorrichtung in einen Halbleiterspeicherbaustein integriert ist.
Vorrichtung zum Testen eines Speicherzellenfeldes (10) eines Halbleiterspeicherbausteins in einem parallelen Bittestmodus, gekennzeichnet durch – einen Multiplexer (18), der darauf ausgelegt ist, Testdaten in eine Mehrzahl von Speicherbereichen (S1 bis S8) des Speicherzellenfeldes (10) zu schreiben, – eine Komparatorschaltung (16), die darauf ausgelegt ist, die Testdaten aus der Mehrzahl von Speicherbereichen zu lesen und Vergleichsdaten zu erzeugen, die mit den mehreren Speicherbereichen korrespondieren, und – eine Auswahlschaltung (20), die darauf ausgelegt ist, erste Vergleichsdaten zur Ausgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) auszuwählen, die mit einem der mehreren Speicherbereiche korrespondieren, und dann zweite Vergleichsdaten zur Ausgabe aus dem Speicherbaustein über den Eingabe-/Ausgabeanschluss (DQ1 bis DQ16) auszuwählen, die mit einem anderen der mehreren Speicherbereiche korrespondieren.
Halbleiterspeicherbaustein mit – nm-Speicherzellenfeldern (10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2) und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt sind, wobei n, m und x ganze Zahlen größer als eins sind, gekennzeichnet durch – eine Testdatenschreibschaltung zum Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und zum Schreiben der x-Bit-Daten in die nm-Speicherzellenfelder (10), und – eine Testdatenleseschaltung zum Vergleichen der von den nm-Speicherzellenfeldern (10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen, und zum jeweiligen Ausgeben von y-Bit-Vergleichsergebnisdaten, die in Einheiten von y Bits aus den nm-Bit-Vergleichsergebnisdaten ausgewählt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) in Reaktion auf ein Steuersignal (CON).
Halbleiterspeicherbaustein nach Anspruch 28, dadurch gekennzeichnet, dass die Testdatenleseschaltung folgende Komponenten umfasst: – einen Komparator (16) zum jeweiligen Vergleichen der von den nm-Speicherzellenfeldern (10) ausgegebenen x-Bit-Daten, um die nm-Bit-Vergleichsergebnisdaten zu erzeugen, und – eine Auswahlschaltung (20) zum Ausgeben der y-Bit-Vergleichsergebnisdaten, die in Einheiten von y Bits der nm-Vergleichsergebnisdaten ausgewählt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) in Reaktion auf ein Steuersignal (CON).
Halbleiterspeicherbaustein mit – nm-Speicherzellenfeldern (10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2) und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt sind, wobei n, m und x ganze Zahlen größer als eins sind, gekennzeichnet durch – eine Testdatenschreibschaltung zum Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und Schreiben der x-Bit-Daten in die nm-Speicherzellenfelder (10), wobei nm eine Zahl größer als y ist, und – eine Testdatenleseschaltung zum Vergleichen der von den nm-Speicherzellenfeldern (10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen, Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdaten in y Gruppen durch Bitdaten, die entsprechend korrespondierender n Wortleitungen (WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf ein Steuersignal (CON) und Ausgeben der y-Bit-Vergleichsergebnisdaten, die durch einen entsprechenden Vergleich der y gruppierten Bitdaten erzeugt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16).
Halbleiterspeicherbaustein nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, dass die Testdatenschreibschaltung, wenn x-Bit-Daten in die jeweiligen nm-Speicherzellenfelder (10) geschrieben werden, die gleichen Bitdaten in die nm-Speicherzellenfelder (10) schreibt.
Halbleiterspeicherbaustein nach Anspruch 30 oder 31, dadurch gekennzeichnet, dass die Testdatenleseschaltung folgende Komponenten umfasst: – einen ersten Komparator (16) zum jeweiligen Vergleichen der von jedem der nm-Speicherzellenfelder (10) ausgegebenen x-Bit-Daten, – eine Auswahlschaltung (24) zum Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdaten in y Gruppen durch Bitdaten, die entsprechend korrespondierender n Wortleitungen (WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf ein Steuersignal (CON) und – einen zweiten Komparator (26) zum Ausgeben der y-Bit-Vergleichsergebnisdaten, die durch jeweiliges Vergleichen der y gruppierten Bitdaten erzeugt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16).
Halbleiterspeicherbaustein nach Anspruch 32, dadurch gekennzeichnet, dass y wenigstens auf den Wert n gesetzt ist, wenn n größer als m ist, und wenigstens auf den Wert m gesetzt ist, wenn m größer als n ist.