CN1989594A - 转移晶片的方法 - Google Patents

转移晶片的方法 Download PDF

Info

Publication number
CN1989594A
CN1989594A CNA2005800251935A CN200580025193A CN1989594A CN 1989594 A CN1989594 A CN 1989594A CN A2005800251935 A CNA2005800251935 A CN A2005800251935A CN 200580025193 A CN200580025193 A CN 200580025193A CN 1989594 A CN1989594 A CN 1989594A
Authority
CN
China
Prior art keywords
layer
chip
thin layer
tack coat
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800251935A
Other languages
English (en)
Other versions
CN100487863C (zh
Inventor
贝尔纳·阿斯帕尔
克里斯特勒·拉加埃-布朗夏尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
S.O.I. Teker Isolator Silicon Technology
Original Assignee
Tracit Technologies SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tracit Technologies SA filed Critical Tracit Technologies SA
Publication of CN1989594A publication Critical patent/CN1989594A/zh
Application granted granted Critical
Publication of CN100487863C publication Critical patent/CN100487863C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate

Abstract

本发明涉及一种要被转移到另一基片上的薄层(28)或芯片的预加工方法，该方法包括在所述薄层或芯片的表面上形成被称作粘结层的至少一个层(25)和被称作第一阻挡层的至少一个层(22)，所述粘结层由相对于所述阻挡层的材料具有蚀刻选择性的材料形成。

Description

转移晶片的方法
技术领域
本发明涉及微电子学领域以及为了将晶片(plaque)或基片(substrat)转移到另一晶片或另一基片上或为了进行晶片表面的加工而应用在该领域中的技术。
背景技术
在微电子学领域中，能够进行带有电路的薄层的转移是尤为重要的。这类薄层的转移尤其能够将电路从用来制造这些电路的晶片处转移到不同晶片上。
例如，这些晶片可以是熔融的氧化硅晶片、由可包含或可不包含电子元件的半导体材料制成的晶片。
有几种技术可以用于转移已被加工的层。
在附图1A-1D中图示说明的一种技术，包括在永久晶片8(图1C)上粘结含有被加工层5(例如，其含有电路3和电接触焊盘(plot)6：附图1A)的晶片2。
然后，将不包括已加工区域的初始晶片2的部分1除去，例如通过研磨、机械的或化学-机械的抛光或蚀刻(干法或湿法)。
带有电路和接触焊盘6的晶片5的表面被包埋在粘结界面的水平(附图1D)。
有时，必须使晶片5的表面与最终结构的表面水平：那么就必须进行两次转移以实现将已加工的表面重新朝上。这样，可以看到接触焊盘(或接触片)再次在表面上，且使接触重新处于标准方式。
第一次转移按上述进行，但是，在这种情况下，具有电路的晶片5首先被粘结在中间晶片(图1D中的晶片8)上，中间晶片也被称作“操作基片”(poignée)。
例如采用研磨，抛光或化学蚀刻将初始晶片的无用的部分去除。
然后，对已加工层的薄化后的背面进行加工，使其可以粘结在支撑体10上，支撑体10可以有利地为永久支撑体(图2A)。
然后去除操作基片(poignée)8，例如采用在粘结界面12的水平上拆除或通过机械和/或化学消除(图2B)。
根据该方法的技术要求或最终结构，晶片的彼此粘结可以例如采用通过分子结合而粘结或采用粘性物质7(图1B-1D)。如果采用粘性物质，该粘性物质可以在后续工序中除去。
粘结包含电路的晶片的难点在于在层5的表面上存在的拓扑(topologie)，即该表面上凸起和凹陷的区域之间的高度差e，其可以对应于不同区域的金属的数个高度，或更通常的情况是，对应于不同区域的材料的不同层压处(empilement)。这些高度差可达到约几个μm，例如在500nm与5μm之间。
可以使用粘结剂或粘性物质将晶片互相粘结。在这种情况下，可以选择具有一定粘度、使其不受拓扑影响而粘结的粘结剂或粘性物质。
在通过分子粘附(adhésion moléculaire)而粘结的情况中，通常，将层4的材料置于表面上(图1A)。
然后这层被整平且粘结到中间晶片上，或最终支撑体上。
在不存在层4这样的层时，未粘结的区域可能处于粘结界面的高度，且会妨碍薄层的转移。
有时，尤其是当有两次转移(如在附图2A和2B所解释的，可使已加工表面恢复为面向最终结构的上方)时，用于粘结的层4必须被局部除去，使得可以连接到接触焊盘上。
在以下情况下更是如此，例如，带有电路的初始层5提供初始露出的接触焊盘6，以及在转移(附图3)后它们必须被再次露出。
在将已加工层转移到其最终支撑体上之后，进行光刻(平版印刷)和蚀刻操作来使接触焊盘6再次露出。
但是，上述附加的光刻和蚀刻操作要求使用重型设备。
这些操作还必须具有对应需要露出的水平的一张或多张光刻掩模，而光刻掩模对应需要露出的水平不是通常的情况。
而且，某些情况下，这些步骤与必须将电路转移到其上的永久支撑体是不相容的。
在另一些情况下，在完成附图1D中的步骤之后，人们希望在表面9的一侧直接进行层5的加工，但这时又会出现问题，即在加工后再现在相对表面9的相反侧上的层5的拓扑的问题。
在另一些情况下，在完成附图1C的步骤之后，人们希望例如在所述支撑体1部分除去后，直接从支撑体1上进行加工，但是这时又会出现问题，即在加工后再现在该支撑体1的相反侧的层5的拓扑的问题。
另外还存在需要找到一个新方法的问题，该方法可以促进实现带有电路或元件的、和/或呈现表面拓扑的层的转移。
优选地，如果层在初始时就包含表面接触焊盘，人们希望找到再次露出的接触焊盘而无需进行光刻操作。
发明内容
为了解决上述问题，本发明的目的在于提供一种要转移到基片上的薄层或芯片的预加工方法，该方法包括将被称作粘结层的至少一个层和被称作第一阻挡层的至少一个层形成在所述薄层或所述芯片的表面上，且在所述粘结层与所述芯片的所述薄层的表面之间，所述粘结层由相对于所述阻挡层材料具有蚀刻选择性的材料形成，即，由蚀刻速度高于该阻挡层的蚀刻速度的材料形成。
该薄层或芯片可具有表面拓扑(topologie)，由此具有按垂直于所述薄层限定的平面的方向的高度或水平差异，这些差异可以有几nm到几μm的幅度。
本发明还涉及将薄层或芯片转移到基片的方法，该薄层或芯片由支撑片(plaque support)支撑，且表现出表面拓扑，由此具有根据垂直于所述薄层限定的平面的方向的幅度或水平差异，该方法包括：
——将被称作粘结层的至少一个层和被称作第一阻挡层的至少一个层形成在所述薄层或所述芯片的表面上，所述粘结层由相对于所述阻挡层材料具有蚀刻选择性的材料形成，
——将该薄层或该芯片转移到所述基片上，
——除去粘结层和第一阻挡层，以再现初始的拓扑。
该转移可包括将粘结层预先组装到操作基片(substrat poignée)上，同时，除去支撑片的全部或部分。
然后可除去操作基片。
本发明还涉及加工一种薄层或芯片的方法，该薄层或芯片由支撑片支撑，且表现出表面拓扑(或布局)，因此具有按垂直于所述薄层限定的平面的方向的幅度或水平差异，该方法包括：
——将被称作粘结层的至少一个层和被称作第一阻挡层的至少一个层形成在所述薄层或芯片的表面上，所述粘结层由相对于所述阻挡层材料具有蚀刻选择性的材料形成，
——将该粘结层与操作基片组装在一起，
——除去支撑片的全部或部分，然后：
*从没有与所述操作基片组装的一面对该薄层或芯片进行加工，
*或对支撑片的没有与该薄层或芯片组装的一面进行加工，
——除去操作基片，
——除去粘结层和第一阻挡层，以再现初始的拓扑。
对薄层或芯片或支撑片的一面的加工可包括沉积一金属层和/或光刻层和/或蚀刻层和/或离子注入层的步骤。
粘结层是，例如，有机或无机材料制成的层，该层在通过分子粘附而粘合的情况下由于其表面特性(粗度、平度、亲水性)，或者在采用粘结物质的情况下由于该层的特性，能实现两个表面之间的粘结。
该阻挡层由相对于该阻挡层的下层材料具有蚀刻选择性的材料形成。
在一个变形例中，第一阻挡层可以是例如，10nm到500nm的厚度，和/或与该表面相一致的厚度，或是大于500nm且与该表面相一致(或相符)的厚度。
该薄层或芯片的表面可以包括电接触区。
粘结层可以，例如，是无机类型的，例如由二氧化硅、或氮化硅、或多晶硅制成，或是有机类型的，例如BCB类型的聚合物。
第一阻挡层的材料优选相对于粘结层加以选择，以致粘结层的蚀刻相对于该阻挡层表现出选择性。其可以是例如，氮化物(Si3N4)或无定形硅，而该粘结层的材料为氧化硅。
根据另一个实施例，第一阻挡层的材料可以是氧化物(SiO2)，且粘结层的材料可以是氮化硅(Si3N4)。
该薄层或芯片可以直接在该阻挡层的下方。
然后该薄层或芯片的表面的至少一部分可以是由氧化物或氧氮化物或氮化物制成，这一部分与钝化层相对应。另一部分可以是例如由金属制成，如铝或铜，这一部分则与接触区相对应。
第二阻挡层、或保护层，可以存在于第一阻挡层与该薄层或芯片的表面之间。
选择该第二阻挡层，以使第一阻挡层的蚀刻相对于该第二阻挡层具有选择性。
第二阻挡层可以由相对于薄层或芯片表面的材料表现出蚀刻选择性的材料制成。
该阻挡层的存在可以保护要被转移的表面的材料，尤其是在除去第一阻挡层的过程中，这些表面材料比第一阻挡层被更快蚀刻的情况下。
有利地，两个阻挡层可以具有比第一阻挡层更薄的第二阻挡层，它将因此更容易除去而不破坏要转移的薄层或芯片。
第二阻挡层很薄，其厚度为例如10nm到500nm之间。
第二阻挡层可以是，例如，由氧化硅(SiO2)制成。
如上所述的方法可以还包括预加工用于粘结的表面的步骤，例如用于使该粘结层变平的步骤。
一个特殊情况是，该阻挡层是由要转移的层的表面上的材料制成。
因此，本发明还涉及预加工(préparation)一种要转移到基片上的薄层或芯片的方法，该薄层或芯片的表面包含，例如，至少一个氮化物(Si3N4)或氧氮化硅层和金属接触焊盘(plots de contact)，该方法包括在所述薄层或芯片的表面上形成被称为粘结层的层，其由相对于其下方的材料表现出高度的蚀刻选择性的材料形成。
本发明还涉及一种将包含强拓扑的薄层或芯片转移到第一基片上的方法，其包括如上所述的预加工，还包括将该薄层或芯片的粘结层粘结到第一基片上。
该方法还可包括，在粘结到第一基片上之后，将支撑具有强拓扑的薄层或芯片的晶片背部区域的全部或一部分除去。
该方法还可包括，在粘结到第一基片上之后以及在将支撑所述薄层或芯片的晶片背部区域的全部或一部分除去之后，进行包括一个或几个技术步骤的加工，例如，这可涉及沉积一金属层、或光刻和/或蚀刻、或离子注入。
然后，可以将该薄层或芯片的背面组装或粘结到第二、最终基片上，在这种情况下，第一基片可被除去。
本发明还涉及一种将薄层或芯片转移至基片上的方法，该薄层或芯片由支撑片支撑，且表现出表面拓扑，因此按垂直于所述薄层限定的平面的方向具有高度或水平差，该层或芯片的表面包括至少一个氮化硅(Si3N4)或氧氮化硅层和金属接触焊盘，该转移方法包括：
——在所述薄层或所述芯片的表面上形成被称作粘结层的至少一个层，所述粘结层是由相对于该氮化物表现蚀刻选择性的材料形成。
——将该薄层或该芯片转移到所述基片上，
——除去粘结层，以再现初始拓扑。
该转移可包括将粘结层预先组装到操作基片上，以及除去支撑片的全部或部分。
该方法还可包括，在转移到该基片上之后或加工之后将该操作基片除去。
本发明还涉及一种加工薄层或芯片的方法，该薄层或该芯片由支撑片支撑，且表现出表面拓扑，因此按垂直于所述薄层限定的平面的方向具有高度或水平差，该层或芯片的表面包括至少一个氮化硅(Si3N4)或氧氮化硅层和金属接触焊盘，该转移方法包括：
——在所述薄层或所述芯片的表面上形成被称作粘结层的至少一个层，所述粘结层由相对于该氮化物表现蚀刻选择性的材料形成。
——将该粘结层与操作基片组装，
——除去全部或部分的支撑片，然后：
*从其没有与所述操作基片组装的一面对该薄层或芯片进行加工，
*或对支撑片的没有与该薄层或芯片组装的一面进行加工，
——除去操作基片，
——除去粘结层，以再现初始拓扑。
对该薄层、或芯片、或支撑片的一面的加工可以包括沉积金属层、和/或光刻、和/或蚀刻、和/或离子注入的步骤。
在基片上的粘结可以是采用分子粘附，或可以借助粘性物质进行。
在其他性能方面，该薄层或芯片可表现出拓扑和/或具有露出的(或敞开的)接触焊盘。
该应用尤其适用于当接触焊盘在转移之前是露出的且在该层转移到最终支撑体(support)上之后仍需露出的情况。这时，该方法还包括除去先前沉积的阻挡层的步骤。
附图说明
图1A～1D示出一种已知的单次转移方法的步骤，
图2A和2B示出一种已知的两次转移方法的步骤，
图3示出具有包含电路的层的结构，
图4A和4B示出根据本发明的一种方法的步骤，
图5A～5C示出根据本发明的第二种方法的步骤，
图6示出根据本发明的第三种方法的步骤，
图7A和7B示出根据本发明的另一种方法的步骤。
具体实施方式
首先结合图4A对本发明进行说明。
在该图中，层28是包括一个或几个元件(未图示)和用于这些元件的接触焊盘26的一个层。层28位于基片24上。
该元件可以是电子电路和/或光学电路型、和/或微系统型，该元件的一个或几个功能是能够由例如焊盘26的焊盘控制。
带有上述元件和接触焊盘的层可以表现出表面拓扑，即，在表面的高和低的区域之间的高度或水平的差异，其反映，例如，金属的几个水平或，更通常的情况是，反映在可能堆叠不同材料的不同区域内的几个水平(图4A)。
这些水平差异可达到约几μm的值(沿着方向z，该方向垂直于由层28限定且在图4A中用符号AA’示出的平面)；这些水平差异在，例如几十nm到几μm之间，例如在10nm或50nm或500nm和1μm或5μm之间。
存在两种水平差异：
——水平e，介于表面的顶部与要再次露出的区域(例如接触焊盘26)的水平之间，
——水平h，介于表面的顶部与表面的最低点19(对应于例如划线(chemin de découpe)的底端)之间，由此可以尽量考虑这点，以便限定粘结层的厚度，其使得在整个表面获得较好的平坦度(planarisation)。
本发明还可应用于表面是均质的的情况，例如表面提供的区域都不是金属的情况，这些不同的区域显示出表面拓扑，即，如上所说明的高度差异，且尤其是在如上说明的范围中。
第一层20沉积在已加工的晶片28的表面上。
它可以用“保护层”和/或“第二阻挡层”的表述来表示：对其加以选择，使得在蚀刻定义为第一阻挡层(从下面可见)的表面层22时形成阻挡层。优选地，该层20还可这样选择，使得在其最终除去(例如在转移到最终支撑体上以后露出元件的接触焊盘26)时，施加于其上的蚀刻加工(湿和/或干、和/或机械和/或化学的)几乎不影响或完全不影响层28的表面材料(尤其包括在接触焊盘26的水平面上的金属化)。
在第一变形例中，第一层20是由与第一阻挡层的材料和存在于已加工晶片28表面的材料不同的材料构成，使得去除它的蚀刻工序尽可能少地限制层28的位于层20下方的表面材料。
换言之，层20的构成材料表现出相对于第一层(称为阻挡层)的阻挡层特性，且其蚀刻相对于晶片28的构成材料具有选择性：用于除去层20的蚀刻或任何技术只是可忽略地影响晶片28。
通常，人们所说的选择性是指两种材料的蚀刻速度之间的关系，这里指的是层20与层28(或下面所述的22与20，25与22)的材料之间。例如，如果蚀刻速度之间的比值(层A的蚀刻速度/层B的蚀刻速度)大于1，则认为层A的蚀刻相对于另一层B表现出选择性。
如果该比值大于10或在10到1000之间或者甚至大于1000，则认为有高度选择性。
当蚀刻速度的比值在10和2之间时，其选择性可认为是中度。
当该比值小于2且大于1时，其选择性被认为低度。
在上面提供的例子中，为了确定选择性是高度、中度、还是低度，人们需要考虑层20的蚀刻速度与层28的蚀刻速度的比率、或层22的蚀刻速度与层20的蚀刻速度的比率。
可以根据高区域和需要再次露出的区域之间的拓扑来选择上述选择性。例如，层25的情况就是这样，其蚀刻必须相对于层22有选择性。
下面的表I给出几种材料和一些化学蚀刻方案的典型蚀刻速度。
                                        化学蚀刻方案
TMAH 25％80℃ HF 5％20℃ HF 50％20℃ H3PO4 160℃
  Si ～500nm/min ＜0.5nm/min ＜1nm/min ～0.2nm/min
  SiO2 ＜0.5nm/min 20-40nm/min ～500nm/min ＜0.1nm/min
  Si3N4 ＜0.5nm/min ～0.8nm/min ＜20nm/min ～5nm/min
第二变形例中，保护层与层28的部分表面相同(例如钝化部分)，因此，保护层构成可被除去的厚度余量(surépaisseur)，其以例如SiO2构成。
通常，层20的过蚀刻也是可能的。可以过蚀刻层20，同时蚀刻一点点层28但不蚀刻金属26。
对于具有铝接触区(contacts)的氧氮化物或氮化硅的晶片28，层20是例如由二氧化硅(SiO2)制成。
此外，层20可以具有较小的厚度，例如在10nm到500nm之间，这样可以更好地控制层20的所有蚀刻加工。
在10nm到500nm之间的该有限的厚度也可以足以控制层20的蚀刻，即使构成层20的材料与层28的表面材料的性能非常相近。例如，层20可以是厚度在层10nm到100nm之间，例如50nm的SiO2的层，甚至层28的表面区域也是由SiO2制成。
第二层22构成相对于第三层25的称为“阻挡层”的层，被称作第一阻挡层，它是根据粘结或粘合性能来选择的。
层22的蚀刻性能与第一层20的蚀刻性能不同，使得层22可以在后面工序中通过蚀刻被去除且层20不受影响或仅受轻微(superficielle)影响。甚至可以发生过蚀刻，即，层20可以因层22的蚀刻而被轻微蚀刻，但不会消失，即使局部地也不会。
换言之，对层22加以选择，以致在其最终去除的时候，蚀刻处理(湿法和/或干法，和/或机械法和/或化学法)不影响或只是轻微影响位于层22下方的层20的表面材料，或尽可能少地对层20下方的材料产生限制。
再换言之，层22由其蚀刻相对于构成层20的材料表现出如上面已经说明的选择性例如至少＞1.5的材料制成：蚀刻或任何除去层22的技术对层20几乎不产生影响或仅产生一点而不是全面的影响。
层25是根据其粘结性能来选择的。这是一个例如可通过分子粘附而粘结的层，例如SiO2的层。这些粘结性能可以通过预加工该层的表面来加强，例如通过机械-化学抛光，或通过化学和/或机械的清洗。
优选地，该层的厚度是h的函数，即，晶片的初始拓扑。例如，为了达到良好的平面化效果和均匀粘结，其厚度为2×h。
第一阻挡层的厚度优选根据粘结层与第一阻挡层之间的选择性来选择，但也优选根据e和粘结层的平均厚度来选择。
除去粘结层25的过程中，层22几乎不受影响或完全不受影响。
根据一个实施例，层22在SiO2的薄层20(厚度在10nm到100nm之间)上由氮化硅制成，粘结层25是用SiO2制成，且薄层28也用SiO2制成，具有例如铝的焊盘。下面参照图5A-5C对该实施例进行更详细地说明。
根据本发明的另一实施例，在图4B中说明，可以将第一层21置于层28的表面(对应于第一阻挡层)。
例如，这是一个氮化硅Si3N4层21，厚度在10nm到100nm之间。
然后，可以沉积另一种材料的第二层32。这是一个粘结层。该另一种材料不具有与层21的材料相同的物理性质，后者对于层32的所有蚀刻方案起阻挡层的作用。
因此层32的蚀刻特性不同于第一阻挡层21的蚀刻特性，以致层32可以在后面工序中通过蚀刻而除去，且层20不受或只受轻微影响。
换言之，对层32加以选择，以致在其最终去除时，蚀刻处理(湿法和/或干法，和/或机械法和/或机械-化学法)不影响或只是轻微影响在层21的表面上的下方材料，或尽可能少地对层21的下方材料产生限制。
换言之，构成层32的材料的蚀刻表现出如上面已经说明的相对于构成层21的材料的选择性：蚀刻或任何除去层32的技术对层21仅产生可忽略的影响。甚至可以有过蚀刻，即，层21因层32的蚀刻可以被轻微蚀刻或除去，但不会消失，即使局部也不会。
第二层32是由例如SiO2(氧化物)制成。这也可以是一种聚合物型的粘性物质(树脂，BCB......)。
如果沉积层21，32的特性与通过分子粘附的直接粘结不相容(即平坦度不够和/或表面粗糙度太高等时就是这种情况)，可以在将已加工的晶片粘结到基片40例如操作基片(或中间晶片)上之前，执行对表面33的机械-化学整平的步骤，然后再进行清洗。
根据该另一实施方式，层32相对于层21的蚀刻选择性要能够在后来除去层32且不蚀刻层21，然后在第二步中蚀刻层21，层21的特性和/或其有限的厚度确保了对蚀刻的控制。因此没有损坏晶片28的风险。
根据另一实施例，层21由无定形硅制成，层32由二氧化硅制成，层28由氧化硅、或氧氮化硅、或氮化硅制成。由此层21起到阻挡层的作用，且在后面的粘结层32的蚀刻过程中还起到保护层的作用。
根据本发明实施方式的一个实施例，如图5A-5C中所图示的，可以连续地设置(或沉积)被称为保护层的层50和由例如SiO2制成的较小厚度(在例如50nm到100nm之间)的第二阻挡层，然后设置(或沉积)氮化物(Si3N4)的阻挡层52，这即使是晶片48的表面也是由SiO2制成。
Si3N4相对于SiO2的蚀刻选择性使得可以蚀刻层52且不过多地蚀刻薄氧化物层50。
所述氧化物层50是薄的，可以通过可控制的方法容易地去除，且几乎没有或完全没有蚀刻晶片48或金属焊盘46的风险。
可以整平层52，使得只留下被称作下层51的部分，其具有平滑的表面(图5B)。
可选地，为了加强在另一基片60例如操作基片上的粘结，可以将用于粘结或帮助粘结的，尤其是以分子粘附为目的的附加层54，例如SiO2的层附加在下层51上(图5C)。
也可直接在未整平(或未平面化)的层52上(如图5A所示)加上一个附加的粘结层(couche de collage)58，例如SiO2的层，以便预加工，尤其是进行整体表面的整平从而与基片60粘结，尤其是分子粘附。
这样的附加层54或58可以限制层51或52的厚度，且随后例如通过蚀刻来仅除去层51或52的有限厚度。该后续的除去操作的进行可以被很好地控制，没有损坏层50或晶片48的风险。
在前两层50和51之间的蚀刻选择性不足够大时，或当第二层为了分子粘附的整平(平面化)不足时，第三层54、58的使用尤为重要。
在设置的第二层52本身不太适合粘结的情况下，该变形例也是有利的。
如上面已经说明，附加的粘结层54、58的蚀刻特性使得其可以相对于层51、52选择性地除去，后者在蚀刻步骤中起到阻挡层的作用。
然后将该结构粘结在另一晶片40或60例如操作晶片(plaquepognée)上。该粘结技术尤其可采用分子粘附(图5B的情况)或采用如图4A或4B的层25、32，或图5A或5C的层54、58的粘性物质。
为了加强粘结强度，也可以进行热处理。
然后将具有待转移薄层的基片24或44除去，例如通过机械和/或化学方法，例如通过研磨、机械-化学抛光或TMAH化学蚀刻。
然后，对粘结到操作基片或晶片40或60上的已加工层28或48的薄化的背面27或47进行预加工，使得可以联结到其最终支撑体上。
预加工方法可以从例如机械-化学抛光、化学、机械清洗中选择。
将该背面27或47粘结到永久基片(例如，玻璃或硅或蓝宝石基片或根据其热学、电学(绝缘或导电)或光学性能选择的基片，或半导体基片，已加工或未加工的，包括或不包括全部或部分的电子和/或光学和/或机械元件)，例如通过分子粘附，或采用粘性物质(胶水、树脂......)，然后，可以除去操作基片(la pognée)40或60。
为了加强粘结，可进行一些后续处理，如热处理。
操作基片40、60的除去可以采用与除去初始基片24、44的全部或部分时采用的方法相同的方法或通过可以拆除操作基片的方法来进行。
拆除可以优选在操作基片(substrat poignée)40、60与要转移的薄层28、48的表面之间的粘结界面的水平上完成。
然后，一旦层28、48被转移，置于表面上的层20、21、22、25、32、50、51、52、54、58通过不同方法被一步步除去，例如，通过在液相或气相中的等离子体蚀刻和/或化学蚀刻(attaques)，和/或离子蚀刻，和/或蚀刻(gravures)和/或机械-化学抛光。
具有多层沉积的好处在于：可以以连续、逐层、和控制的方式对不同的层进行蚀刻，而不引起由第一沉积层20、21、50保护的接触区(contacts)26、46的损坏和晶片28、48的表面的损坏。该第一沉积层将最终被除去，且不会影响层48的表面，这点已经在前面说明。
根据图6中所示的另一应用实施例，要转移的基片38在其表面上包括氮化硅(Si3N4)或氧氮化硅的层39和/或例如为铜或铝的金属接触焊盘56。
在分子粘附的情况下，粘结层42是例如由二氧化硅SiO2制成，或在粘结层的情况下，是由直接形成在晶片38上的BCB聚合物制成。
更通常地，可以在要转移的基片38上形成以一种材料制成的层42，该材料在蚀刻过程中表现出相对于层38的表面上的材料39、56的选择性，该选择性可以确保除去该粘结层42，且不损害晶片38、因而也不损害材料39或接触焊盘56。
然后，如上面说明，进行转移，当为两次转移时，首先转移至例如操作基片上，然后，被转移到永久基片上。
然后可采用蚀刻除去层42，且对表面39或焊盘56都没有危险。
因此本发明还涉及一种转移薄层的方法，尤其是具有强拓扑的类型的薄层的转移方法，该拓扑在转移后再现，该方法包括：
a)如上所述在薄层的表面上形成粘结层或称为阻挡层的数层的叠层，
b)将该粘结层或叠层，由此将该薄层粘结到支撑片(例如，图4B-5C的晶片40、60)上。
如果该支撑片是临时的，则该方法还可以包括：
——将支撑具有强拓扑的薄层的晶片(例如，图4A-6中的晶片24、34、44)的背部区域的全部或部分去除，
——将薄层的背面粘结到最终支撑体上，
——除去临时支撑片，
——除去粘结层或多层叠层以再现初始拓扑，其可实现符合本发明根据上述结合图4A-6的一个实施例来完成的粘结层的或叠层的性能。
在一变形例中，且仍假设支撑片是临时的，该方法在上述步骤a)和b)之后还可以包括：
——对支撑具有强拓扑的薄层的晶片(plaque)的表面49进行加工，这种情况在图7A中示出，其中，附图标号采用了图5A的附图标号，并且显示了支撑体60与由基片44、芯片48和叠层50-51构成的整体组装在一起，所述的加工将是从表面49对晶片44的加工。加工还可以在部分除去基片44之后从表面49’开始执行，加工可以例如包括沉积金属层的步骤，和/或一个或几个光刻/蚀刻步骤，和/或一个或几个离子注入和/或清洗和/或薄化的步骤，
——或者，除去支撑该薄层或芯片48的晶片44，且加工该薄层或该芯片，这种情况在图7B中示出，其中采用与图7A相同的符号表示，除去支撑体44，且该芯片可从其表面47开始加工。
可以接着除去该临时支撑片60，然后除去该多层叠层50-51。
在前面披露的各种情况中，多层叠层优选是这样的，使得可以获得适于利用分子粘附而粘结到支撑片(尤其是中间支撑体或基片)如晶片60的平滑表面。
而且，如上所说明的，叠合层是根据其不同的蚀刻特性来选择，在除去紧邻其上的层的过程中，在下方的层充当阻挡层。
这种做法促进这些层的最终去除以再现接触焊盘。
该多层叠层可包括至少一个氮化硅层作为阻挡层。
粘结层可以是例如氧化硅的层。
根据本发明的方法也可以应用于例如“芯片”等的小尺寸的物体的转移。
在前面说明的方法中，所述粘结层或中间层可以通过PECVD-或LPCVD-型沉积获得。
本发明的一实施例涉及已加工晶片(例如在SOI基片上)，元件或电路设置于薄层中，该薄层的表面由Si制成且具有露出的接触区(以铝：Al制成)和钝化区(以氮化硅：SiN制成)。在该晶片的表面测得的最大拓扑h为例如2μm(在最高区和最低区之间，例如在划线的水平)。如前面已经说明，粘结层的厚度可以优选地根据h来选择，以便获得好的平面性和整个表面上的均匀粘结。
最高区和需要再次露出的接触区之间的高度e的差可不等于h。例如，此处我们假设它是1μm。
根据图4A中的图示，可以根据本发明的一实施例形成以下类型的叠层：
——被称作“保护层”的层20(在已加工表面上)：由SiO2 TEOS或原硅酸四乙酯制成，可通过例如PECVD获得，其厚度为50nm，
——被称作“阻挡层”的层22(在层20上)：由SiN制成，可通过例如PECVD获得，其厚度为500nm，
——被称作“粘结层”的层25(在层22上)：由SiO2 TEOS制成，其也可通过PECVD获得，厚度为4μm。
然后将层25整平并清洗以便粘结到操作基片上。为了加强粘结界面，可优选在低温(例如200℃)进行热处理。可将已加工晶片的背面24进行薄化，其薄化可以通过机械研磨，然后蚀刻直至达到埋在SOI基片中的氧化物层来进行。然后预处理该氧化物的表面并粘结在熔融石英基片上。热强化处理可以在例如200℃下进行。然后除去操作基片(例如通过机械研磨或化学蚀刻)。
可以在表面上看到整平的层25、层22、层20和最终具有露出的接触区和钝化区的晶片初始表面。层25(被称作“粘结层)可以化学除去(例如，通过25％的HF和/或BOE 30/1处理)。需要重申的是此处的目的在于除去粘结层直到接触区的水平处(水平e)，而不必须到拓扑的最低水平(水平h：例如划线)。然后层22在除去层25时作为阻挡层(选择性在约3到5之间)：在该步骤中其可以被轻微蚀刻(例如，在约为200nm的厚度)。然后层22(优选与初始表面一致)可通过H3PO4蚀刻(在160℃)除去；被称作保护层的层20在除去层22时起到阻挡层的作用(选择性为～10)，并且是相对于下层材料(已加工的层)的保护层。最后，层20(与表面一致)通过在化学槽中的快速浸渍(例如BOE(“缓冲氧化物蚀刻”)30/1)或通过等离子体蚀刻来除去。
另一实施例涉及一种具有露出的接触区(铜：Cu)和钝化区(氧化硅：SiO2)的已加工晶片(例如大块的硅基片)。在该晶片的表面上测得的最大拓扑h为例如3μm(在最高区和最低区之间，例如划线)。在最高区和需要再次露出的接触区之间的高度差e可不等于h，例如，此处可假设它为500nm。
因此，根据本发明的另一实施例，可形成图4B中的类型的叠层：
——被称作“保护层和阻挡层”的层21(在已加工的表面上)：由SiN制成，厚度为200nm，
——被称作“粘结层”的层32(在层21上)由SiO2、TEOS制成，例如通过PECVD获得，厚度为5μm。
然后将层32整平并清洗以便粘结到操作基片(une poignée)上。为了加强粘结界面，可优选进行低温(例如300℃)热处理。然后可薄化已加工晶片(plaque processée)28的背面24，该薄化可通过机械研磨、然后通过机械-化学抛光进行，直到达到该被转移层的最终厚度6μm。然后对Si基片28的表面27预加工并粘结到熔融石英基片(substrat de silice)上。热强化处理可以在例如200℃下进行。然后除去“操作(poignée)”基片40(例如，采用机械研磨和化学蚀刻)。
因而可以在表面上重新看到整平的层32、层21，以及最后具有露出的接触区和钝化区的晶片的初始表面。层32(被称作“粘结层”)可化学除去(例如，采用50％的HF和/或BOE 30/1处理)。需要重申的是此处的目的在于除去粘结层，直到接触区域的水平处(水平e)，而不必须到拓扑的最低水平。然后层21在除去层32时作为阻挡层(约为3至5的选择性)：其在该步骤中可以被轻微腐蚀(例如，在约120nm的厚度)。然后层21(与初始表面一致)可通过干蚀刻除去：某些方法中相对下层材料(已加工的层：此处为Cu和SiO2)的选择性可以＞10。
最后，下面的表II给出了在图4A所示结构的情况下，一些可能的材料组合的例子。
实例     1     2   3   4 5 6
粘结层25的材料 SiO2 SiO2 SiO2 SiO2 SiO2 聚合物(BCB)
阻挡层22的材料 SiN SiN SiN SiN 无定形Si SiN
保护层20的材料 SiO2 SiO2 SiO2 SiO2 SiO2 SiO2
材料26 材料28 Al SiN Al SiON Al SiO2 Cu SiO2 Al SiO2 Al SiO2
实例 7   8   9   10   11   12
粘结层25的材料 SiO2 SiN SiO2 SiO2 SiO2   粘结物质(例如环氧树脂)
阻挡层22的材料 无定形Si SiO2   聚合物(BCB) SiN - SiO2
保护层20的材料 SiO2 - - - -
材料26 材料28 Cu SiO2 Al SiO2 Al SiO2 Cu SiO2 Al SiN Al SiO2

Claims (32)

1.一种将薄层(28、38、48)或芯片转移到基片上的方法，所述薄层或芯片由支撑片(24、34)支撑，且具有表面拓扑，因此按垂直于所述薄层限定的平面的方向具有高度或水平差异，所述方法包括：
——在所述薄层或芯片的表面上形成被称作粘结层(22、24、32、58、54、42)的至少一个层和被称作第一阻挡层(20、21、51、52)的至少一个层，所述粘结层由相对于所述阻挡层的材料具有蚀刻选择性的材料形成，
——将所述薄层或芯片转移到所述基片，
——除去所述粘结层和所述第一阻挡层，以便再现初始拓扑。
2.根据权利要求1所述的方法，所述转移包括：预先将所述粘结层与操作基片(40、60)组装在一起，以及除去所述支撑片的全部或部分。
3.根据权利要求2所述的方法，还包括除去所述操作基片。
4.一种加工薄层(28、38、48)或芯片的方法，所述薄层或芯片由支撑片(24、34)支撑，且具有表面拓扑，因此按垂直于所述薄层限定的平面的方向具有高度或水平差异，所述方法包括：
——将被称作粘结层(22、24、32、58、54、42)的至少一个层和被称作第一阻挡层(20、21、51、52)的至少一个层形成在所述薄层或芯片的表面上，所述粘结层由相对于所述阻挡层的材料具有蚀刻选择性的材料形成，
——将所述粘结层与操作基片(40、60)组装在一起，
——除去所述支撑片的全部或部分，然后：
*从没有与所述操作基片组装的一面(47)对所述薄层或芯片进行加工，
*或对支撑片的没有与所述薄层或芯片组装的一面(49、49’)进行加工，
——除去操作基片，
——除去所述粘结层和所述第一阻挡层，以再现初始拓扑。
5.根据权利要求4所述的方法，所述薄层或芯片或所述支撑片的一面的加工包括沉积金属层、和/或光刻、和/或蚀刻、和/或离子注入、和/或清洗、和/或薄化的步骤。
6.根据权利要求1至5中任一项所述的方法，所述第一阻挡层由相对于所述阻挡层下面的材料具有蚀刻选择性的材料形成。
7.根据权利要求1至6中任一项所述的方法，所述第一阻挡层的厚度在10nm与500nm之间，和/或与所述薄层或芯片的表面一致，或厚度大于500nm且与所述薄层或芯片的表面一致。
8.根据权利要求1至7中任一项所述的方法，所述水平差异在10nm与5μm之间。
9.根据权利要求1至8中任一项所述的方法，所述薄层或芯片的表面包括电接触区(24、46)。
10.根据权利要求1至9中任一项所述的方法，所述粘结层(42)是无机型的。
11.根据权利要求10所述的方法，所述粘结层由二氧化硅制成。
12.根据权利要求1至9中任一项所述的方法，所述粘结层是有机型的。
13.根据权利要求12所述的方法，所述粘结层由BCB型聚合物、或粘性物质制成。
14.根据权利要求1至13中任一项所述的方法，所述第一阻挡层(22)的材料是氮化物(Si3N4)或无定形硅，且所述粘结层(32)的材料是氧化硅(SiO2)。
15.根据权利要求1至13中任一项所述的方法，所述第一阻挡层(22)的材料是氧化物(SiO2)，且所述粘结层(32)的材料是氮化硅(Si3N4)。
16.根据权利要求1至15中任一项所述的方法，所述薄层(38)或芯片直接在所述阻挡层的下面。
17.根据权利要求16所述的方法，所述薄层或芯片的表面的至少一部分(39)是由氧化物或氧氮化物或氮化物制成。
18.根据权利要求17所述的方法，所述薄层或芯片的表面的至少另一部分包括接触区。
19.根据权利要求1至18中任一项所述的方法，第二阻挡层(20)或保护层存在于所述第一阻挡层(22)与所述薄层或芯片的表面之间。
20.根据权利要求19所述的方法，所述第二阻挡层(20)由相对于所述薄层或芯片的表面材料具有蚀刻选择性的材料形成。
21.根据权利要求19或20所述的方法，所述第二阻挡层(20)的厚度在10nm到500nm之间。
22.根据权利要求19至21中任一项所述的方法，所述第二阻挡层由氧化硅(SiO2)制成。
23.根据权利要求1至22中任一项所述的方法，还包括对所述表面进行预加工以便粘结的步骤。
24.一种将薄层(38)或芯片转移到基片上的方法，所述薄层(38)或芯片由支撑片(34)支撑，并且具有表面拓扑，因此按垂直于所述薄层限定的平面的方向具有高度或水平差异，所述层或芯片的表面包括至少一个氮化硅(Si3N4)或氧氮化硅层和金属接触焊盘(56)，所述转移方法包括：
——在所述薄层或芯片的表面上形成被称作粘结层(22、24、32、58、54、42)的至少一个层，所述粘结层由相对于所述氮化物具有蚀刻选择性的材料形成，
——将所述薄层或芯片转移到所述基片上，
——除去所述粘结层，以便再现初始拓扑。
25.根据权利要求24所述的方法，所述转移包括将所述粘结层预先与操作基片(40、60)组装在一起，以及除去所述支撑片的全部或部分。
26.根据权利要求25所述的方法，包括在转移到所述基片上之后除去所述操作基片。
27.一种加工薄层(38)或芯片的方法，所述薄层或芯片由支撑片(34)支撑，并且具有表面拓扑，因此按垂直于所述薄层限定的平面的方向具有高度或水平差，所述层或芯片的表面包括至少一个氮化硅(Si3N4)或氧氮化硅层和金属接触焊盘(56)，所述转移方法包括：
——在所述薄层或芯片的表面上形成被称作粘结层(22、24、32、58、54、42)的至少一个层，所述粘结层由相对于所述氮化物表现出蚀刻选择性的材料形成，
——将所述粘结层与操作基片(40、60)组装在一起，
——除去全部或部分的所述支撑片，然后：
*从没有与所述操作基片组装的一面(47)对所述薄层或芯片进行加工，
*或对所述支撑片的没有与所述薄层或芯片组装的一面进行加工，
——除去所述操作基片，
——除去所述粘结层，以再现初始拓扑。
28.根据权利要求27所述的方法，对所述薄层或芯片或所述支撑片的一面的加工包括沉积金属层、和/或光刻、和/或蚀刻、和/或离子注入、和/或清洗、和/或薄化的步骤。
29.根据权利要求24至28中任一项所述的方法，所述粘结层是由二氧化硅或聚合物制成。
30.根据权利要求1至29中任一项所述的方法，还包括可选的第二阻挡层的去除。
31.根据权利要求1至30中任一项所述的方法，与所述第一基片和/或在所述第二基片的所述粘结是通过分子粘附的粘结。
32.根据权利要求1至31中任一项所述的方法，所述选择性为2至10之间或10至1000之间或大于1000。
CNB2005800251935A 2004-06-02 2005-06-02 转移晶片的方法 Active CN100487863C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0451085A FR2871291B1 (fr) 2004-06-02 2004-06-02 Procede de transfert de plaques
FR0451085 2005-06-02

Publications (2)

Publication Number Publication Date
CN1989594A true CN1989594A (zh) 2007-06-27
CN100487863C CN100487863C (zh) 2009-05-13

Family

ID=34946054

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800251935A Active CN100487863C (zh) 2004-06-02 2005-06-02 转移晶片的方法

Country Status (8)

Country Link
US (1) US7807482B2 (zh)
EP (1) EP1759411B1 (zh)
JP (1) JP5095394B2 (zh)
KR (1) KR101148050B1 (zh)
CN (1) CN100487863C (zh)
FR (1) FR2871291B1 (zh)
IL (1) IL179641A0 (zh)
WO (1) WO2005124826A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986046A (zh) * 2010-07-06 2013-03-20 法国原子能及替代能源委员会 用于注入压电材料的方法
CN105609430A (zh) * 2014-11-19 2016-05-25 三星电子株式会社 预封装件和制造半导体封装件的方法以及电子装置
CN110462834A (zh) * 2017-03-16 2019-11-15 康宁股份有限公司 大量转移微型led的方法和工艺
CN110783254A (zh) * 2019-11-08 2020-02-11 京东方科技集团股份有限公司 一种芯片转移方法及半导体器件
CN111474200A (zh) * 2020-04-16 2020-07-31 宸鸿科技(厦门)有限公司 制备电子元件显微结构样品的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
FR2880189B1 (fr) * 2004-12-24 2007-03-30 Tracit Technologies Sa Procede de report d'un circuit sur un plan de masse
KR100785009B1 (ko) * 2006-03-06 2007-12-11 삼성전자주식회사 수직 자기 헤드 및 그 제조 방법
FR2926671B1 (fr) * 2008-01-17 2010-04-02 Soitec Silicon On Insulator Procede de traitement de defauts lors de collage de plaques
FR2926748B1 (fr) * 2008-01-25 2010-04-02 Commissariat Energie Atomique Objet muni d'un element graphique reporte sur un support et procede de realisation d'un tel objet.
EP2685297B1 (en) 2012-07-13 2017-12-06 Huawei Technologies Co., Ltd. A process for manufacturing a photonic circuit with active and passive structures
WO2014020387A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
DE102015118991A1 (de) * 2015-11-05 2017-05-11 Ev Group E. Thallner Gmbh Verfahren zur Behandlung von Millimeter- und/oder Mikrometer- und/oder Nanometerstrukturen an einer Oberfläche eines Substrats
US9806025B2 (en) * 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion
JP2019075569A (ja) * 2018-12-12 2019-05-16 晶元光電股▲ふん▼有限公司Ｅｐｉｓｔａｒ Ｃｏｒｐｏｒａｔｉｏｎ 半導体素子を選択的にトランスファーする方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534328A (en) * 1993-12-02 1996-07-09 E. I. Du Pont De Nemours And Company Integrated chemical processing apparatus and processes for the preparation thereof
FR2715502B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Structure présentant des cavités et procédé de réalisation d'une telle structure.
US5651900A (en) * 1994-03-07 1997-07-29 The Regents Of The University Of California Microfabricated particle filter
EP1251557B1 (en) * 1994-07-26 2007-01-03 Koninklijke Philips Electronics N.V. Method of manufacturing semiconductor devices and semiconductor device
EP0746875B1 (en) * 1994-12-23 2002-03-06 Koninklijke Philips Electronics N.V. Method of manufacturing semiconductor devices with semiconductor elements formed in a layer of semiconductor material glued on a support wafer
JPH08334610A (ja) * 1995-06-06 1996-12-17 Furukawa Electric Co Ltd:The 回折格子の製造方法
US5641416A (en) * 1995-10-25 1997-06-24 Micron Display Technology, Inc. Method for particulate-free energy beam cutting of a wafer of die assemblies
US5656552A (en) * 1996-06-24 1997-08-12 Hudak; John James Method of making a thin conformal high-yielding multi-chip module
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
JPH10223495A (ja) * 1997-02-04 1998-08-21 Nippon Telegr & Teleph Corp <Ntt> 柔軟な構造を有する半導体装置とその製造方法
US6013534A (en) * 1997-07-25 2000-01-11 The United States Of America As Represented By The National Security Agency Method of thinning integrated circuits received in die form
JP2000349285A (ja) * 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6211733B1 (en) 1999-10-22 2001-04-03 Powerwave Technologies, Inc. Predistortion compensation for a power amplifier
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
US6214733B1 (en) * 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials
JP4478268B2 (ja) * 1999-12-28 2010-06-09 セイコーエプソン株式会社 薄膜デバイスの製造方法
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP2002050749A (ja) * 2000-07-31 2002-02-15 Canon Inc 複合部材の分離方法及び装置
JP2002057128A (ja) * 2000-08-15 2002-02-22 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
US20020115263A1 (en) * 2001-02-16 2002-08-22 Worth Thomas Michael Method and related apparatus of processing a substrate
FR2823012B1 (fr) * 2001-04-03 2004-05-21 Commissariat Energie Atomique Procede de transfert selectif d'au moins un element d'un support initial sur un support final
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
GB0110088D0 (en) * 2001-04-25 2001-06-20 Filtronic Compound Semiconduct Semiconductor wafer handling method
FR2828579B1 (fr) 2001-08-13 2004-01-30 St Microelectronics Sa Procede de manipulation d'une plaquette de silicium mince
US20030064579A1 (en) * 2001-09-27 2003-04-03 Masafumi Miyakawa Surface protecting adhesive film for semiconductor wafer and protecting method for semiconductor wafer using said adhesive film
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
FR2880189B1 (fr) * 2004-12-24 2007-03-30 Tracit Technologies Sa Procede de report d'un circuit sur un plan de masse

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986046A (zh) * 2010-07-06 2013-03-20 法国原子能及替代能源委员会 用于注入压电材料的方法
CN102986046B (zh) * 2010-07-06 2015-06-24 法国原子能及替代能源委员会 用于注入压电材料的方法
US9991439B2 (en) 2010-07-06 2018-06-05 Commissariat à l'énergie atomique et aux énergies alternatives Method for implanting a piezoelectric material
CN105609430A (zh) * 2014-11-19 2016-05-25 三星电子株式会社 预封装件和制造半导体封装件的方法以及电子装置
CN105609430B (zh) * 2014-11-19 2018-07-06 三星电子株式会社 预封装件和制造半导体封装件的方法以及电子装置
CN110462834A (zh) * 2017-03-16 2019-11-15 康宁股份有限公司 大量转移微型led的方法和工艺
CN110462834B (zh) * 2017-03-16 2023-09-19 康宁股份有限公司 形成微型led显示器的方法
CN110783254A (zh) * 2019-11-08 2020-02-11 京东方科技集团股份有限公司 一种芯片转移方法及半导体器件
CN110783254B (zh) * 2019-11-08 2022-10-04 京东方科技集团股份有限公司 一种芯片转移方法及半导体器件
CN111474200A (zh) * 2020-04-16 2020-07-31 宸鸿科技(厦门)有限公司 制备电子元件显微结构样品的方法
CN111474200B (zh) * 2020-04-16 2023-09-26 宸鸿科技(厦门)有限公司 制备电子元件显微结构样品的方法

Also Published As

Publication number Publication date
EP1759411A1 (fr) 2007-03-07
JP2008502129A (ja) 2008-01-24
FR2871291B1 (fr) 2006-12-08
EP1759411B1 (fr) 2012-05-30
KR20070034535A (ko) 2007-03-28
KR101148050B1 (ko) 2012-05-25
CN100487863C (zh) 2009-05-13
US7807482B2 (en) 2010-10-05
FR2871291A1 (fr) 2005-12-09
WO2005124826A1 (fr) 2005-12-29
IL179641A0 (en) 2008-04-13
JP5095394B2 (ja) 2012-12-12
US20080254596A1 (en) 2008-10-16

Similar Documents

Publication Publication Date Title
CN100487863C (zh) 转移晶片的方法
US5627106A (en) Trench method for three dimensional chip connecting during IC fabrication
CN105575890B (zh) 半导体装置及半导体装置的制造方法
CN1327505C (zh) 制造含有粘接到目标基片上的薄层的叠置结构的方法
KR101292111B1 (ko) 열팽창 계수의 국부적 적응을 갖는 헤테로구조를 제조하는 방법
KR20110085990A (ko) 분자 결합을 위한 표면 처리
CN107993928A (zh) 一种抑制晶圆混合键合中铜电迁移的方法
JP2009500819A (ja) 酸化物もしくは窒化物の薄い結合層を堆積することによる基板の組み立て方法
US20070032083A1 (en) Planarization method for manufacturing semiconductor device
JP2012178605A (ja) ポリマー膜上にエレクトロニクス構成部品を分子接合する方法
US11156778B2 (en) Method for manufacturing a semiconductor structure
JP7121499B2 (ja) 半導体装置の製造方法
JPH06252109A (ja) 半導体装置の製造方法
WO2024062926A1 (ja) 基板接合方法、および接合基板
US20020058462A1 (en) Chemical mechanical polishing of dielectric materials
US20230129131A1 (en) Method for manufacturing a semiconductor structure
US6455434B1 (en) Prevention of slurry build-up within wafer topography during polishing
TW202414562A (zh) 基板接合方法及接合基板
KR100650711B1 (ko) 화학적기계연마에서 발생하는 절연막의 마이크로 스크래치제거방법 및 이를 이용한 소자분리막 형성방법
KR20010059233A (ko) 반도체장치의 소자분리막 형성방법
KR20080062533A (ko) 반도체 소자의 소자분리막 형성방법
JP2004342765A (ja) 半導体ウェハの表面平坦化方法
JPH0621408A (ja) Ｓｏｉ構造の形成方法
KR19990055124A (ko) 이중실리콘 기판 제조 방법
KR20020078430A (ko) 반도체 장치의 스핀-온-글라스 방식을 이용한 트렌치의 갭매립방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: S.O.I. TEKER ISOLATOR SILICON TECHNOLOGY

Free format text: FORMER OWNER: TRACIT TECHNOLOGIES

Effective date: 20100728

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: MOIRANS, FRANCE TO: BONIEN, FRANCE

TR01 Transfer of patent right

Effective date of registration: 20100728

Address after: French Buryn

Patentee after: S.O.I. Teker Isolator Silicon Technology

Address before: French moirans

Patentee before: Tracit Technologies