KR20020078430A - 반도체 장치의 스핀-온-글라스 방식을 이용한 트렌치의 갭매립방법 - Google Patents
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Abstract
얕은 트렌치 소자분리 방식에서 스핀-온-글라스 방식을 이용한 트렌치의 갭 매립방법을 개시하고 있다. 실리콘 기판과 그 상부에 증착된 질화실리콘막을 소정 깊이로 식각하여 트렌치를 형성하고, 그 결과물의 전체 상부에 스핀-온-글라스 방식으로 스핀-온-글라스막을 형성하여 트렌치 갭 매립을 수행하는 단계; 상기 스핀-온-글라스 막을 소정 깊이 만큼 에치백(etch back)하여 상기 에치백된 스핀-온-글라스 막의 상부표면이 질화실리콘막의 하부표면보다 높은 위치에 형성되게 하는 단계; 소정 온도에서의 어닐링 처리에 의해 상기 스핀-온-글라스 막의 상부표면에서부터 소정 깊이까지 경화(curing)시켜 표면경화(hardening)공정을 수행하는 단계; 상기 결과물의 전체상부에 산화막을 증착한후 평탄화 공정을 수행하는 단계 ; 상기 결과물의 전체상부에서 스톱핑층인 질화 실리콘막까지 CMP제거공정을 수행하는 단계; 및 질화실리콘막의 잔류막을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 갭 매립방법을 제공한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 스핀-온-글라스 방식을 이용한 트렌치의 갭 매립 방법에 관한 것이다.
반도체 장치의 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등등 여러 가지 소자들을 전기적으로 분리하는 것이 요구된다. 소자 분리의 형성 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 활성영역의 사이즈 및 후속하는 단계의 공정마진을 좌우하게 된다.
0.25㎛이하의 디자인-룰로 제조되어지는 반도체 장치에서는 얕은 트렌치 구조의 소자분리가 사용되고 있다. STI 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 및 산화막을 에치백(etch-back) 또는 화학 기계적 연마(Chemical Mechanical Polishing ; CMP) 방법으로 식각하여 평탄화된 산화막으로 매립된 STI 구조의 필드 영역을 형성하는 단계로 이루어진다. 트렌치를 매립하는 산화막으로는 언도프드 실리케이트 글라스(undoped silicate glass ; USG)나 오존-테트라에틸오소 실리케이트 USG(O3-TEOS USG)가 주로 사용되어 왔다. 그러나, 트렌치의 어스펙트비(aspect ratio)가 증가함에 따라 USG막이 트렌치를 완전히 매립하지 못하여 트렌치의 내부에 보이드(void)가 발생하게 되었다. 이에 따라, 현재는USG막 보다 안정된 특성을 가지면서 갭 매립 능력이 우수한 고밀도 플라즈마 산화막(High Density Plasma Oxide)을 사용하고 있으나 여기에도 공정적인 한계가 존재하는 것으로 알려져 있다.
따라서, 트렌치의 갭 매립 측면에서 비교적 유리한 스핀-온-글라스(spin-on-glass) 방식이 점차 고려되고 있다. 그러나, 스핀-온-글라스 방식을 갭 매립에 적용할 경우 트렌치 부위에서 표면경화(hardening)가 잘 이루어지지 않아 CMP 제거율이 높고, 특히 습식 에칭율(wet etch rate)이 상당히 높아 그루빙(grooving)이 심하게 일어나는 문제점을 가지고 있다.
즉, 얕은 트렌치 소자분리 방식의 트렌치 패턴에 스핀-온-글라스 방식을 적용할 경우 프로필은 대단히 양호하지만 습식 에칭율이 대단히 높아 트렌치의 갭 매립된 부분의 막이 제거되는 문제가 있다. 이러한 문제는 CMP 공정과 후속의 습식에칭 공정을 적용할 수 없도록 하여 STI 공정에 스핀-온-글라스 막의 적용을 제한하는 요소가 되고 있다.
따라서, 본 발명의 목적은 STI방식에서 스핀-온-글라스 막의 에치백 공정을 이용한 갭 매립방법을 제공하기 위한 것이다.
본발명의 다른 목적은 STI방식에서 스핀-온-글라스 방식을 이용하는 경우 트렌치의 갭 매립된 부분의 막이 제거되는 그루빙을 방지하기 위한 갭 매립방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판과 그 상부에 증착된 질화실리콘막을 소정 깊이로 식각하여 트렌치를 형성하고, 그 결과물의 전체 상부에 스핀-온-글라스 방식으로 스핀-온-글라스막을 형성하여 트렌치 갭 매립을 수행하는 단계; 상기 스핀-온-글라스 막을 소정 깊이 만큼 에치백(etch back)하여 상기 에치백된 스핀-온-글라스 막의 상부표면이 질화실리콘막의 하부표면보다 높은 위치에 형성되게 하는 단계; 소정 온도에서의 어닐링 처리에 의해 상기 스핀-온-글라스 막의 상부표면에서부터 소정 깊이까지 경화(curing)시켜 표면경화(hardening)공정을 수행하는 단계; 상기 결과물의 전체상부에 산화막을 증착한후 평탄화 공정을 수행하는 단계 ; 상기 결과물의 전체상부에서 스톱핑층인 질화 실리콘막까지 CMP제거공정을 수행하는 단계; 및 질화실리콘막의 잔류막을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 갭 매립방법을 제공한다.
도 1A는 본발명에 따른 STI 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에서 트렌치 패턴의 증착 과정을 보여주는 도면으로서, 트렌치의 갭 매립 프로필을 보여주는 도면;
도 1B는 본발명에 따른 질화실리콘막과의 소정 선택비를 갖는 건식에칭 공정에 의해 스핀-온-글라스 막의 상부표면을 충분한 깊이에 형성시키는 과정을 보여주는 도면;
도 1C는 본발명에 따른 소정 온도에서의 어닐링 처리에 의해 스핀-온-글라스의 표면을 표면경화(hardening)시키는 과정을 보여주는 도면;
도 1D는 본발명에 따른 폴리에틸렌-화학기상증착(Polyethylene-Chemical Vapor Deposition)방식의 산화막을 증착하여 평탄화를 이루는 과정을 보여주는 도면;
도 1E는 본발명에 따른 CMP공정에 의해 질화실리콘막까지 제거되는 과정을 보여주는 도면;
도 1F는 본발명에 따른 인산 스트립(strip)에 의해 질화실리콘막의 잔류막을제거한 후 STI 형성이 완료되는 과정을 보여주는 도면;
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1A 내지 도 1F는 본 발명에 따른 스핀-온-글라스 방식을 STI공정에 적용하는 과정을 보여주는 도면이다. 즉, STI 화학기계적 연마(Chemical Mechanical Polishing ; CMP) 공정에서 스핀-온-글라스 방식의 막이 에칭되어 소모되는 것을 방지하고 습식에칭 공정시 스핀-온-글라스 막의 소모를 방지하기 위한 제조과정을 도시하는 도면이다.
도 1A를 참조하면, 실리콘 기판(10)상부에 질화실리콘 막(12)을 증착한 후 소정 깊이의 트렌치(14)를 형성한다. 이어서, 갭 매립을 위해 스핀-온-글라스 막(예를 들면, FOx(Fluorable Oxide))(16)을 증착한다.
도 1B를 참조하면, 질화실리콘 막(12)과의 소정의 선택비를 갖는 건식에칭공정에 의해 스핀-온-글라스 막(16)을 에치백한다. 이때, 에치백 공정은 스핀-온-글라스 막(16)의 상부표면이 질화실리콘 막(12)의 하부표면보다 높게 위치되는 깊이까지 수행된다.
도 1C를 참조하면, 상기 에치백 처리된 스핀-온-글라스 막(16)의 상부에 850℃이상의 온도에서 어닐링 처리를 수행한다. 이로써, 스핀-온-글라스 막(16)의 상부표면이 약 1500Å의 깊이까지 표면경화되는 표면경화영역(17)이 형성된다.
이어서, 도 1D를 참조하면, 폴리에틸렌 화학기상증착(Polyethylene-Chemical Vapor Deposition ; PE-CVD)방식에 의해 산화막(18)을 증착한다.
도 1E를 참조하면, CMP공정에 의해 스톱핑 층(stopping layer)인 질화실리콘막(12)까지 CMP공정에 의해 제거하여 평탄화시킨다. 갭 매립부분의 표면경화영역(17)은 충분히 표면경화(hardening)처리가 이루어진 상태이기 때문에 그루빙(grooving) 현상이 발생하지 않는다.
도 1F를 참조하면, 인산 스트립에 의해 질화실리콘 막(12)의 잔류막을 제거한 후, STI 형성이 완료된다. 이때, 습식에칭 공정 이후에도 스핀-온-글라스 막(16)에 형성된 표면경화영역(17)에서는 그루빙 현상이 발생하지 않는다.
즉, 본 발명은 스핀-온-글라스 막(16)의 표면경화 영역(17)을 CMP공정과 습식에칭 공정이 이루어지는 영역까지 이동시키기 위한 것이다. 우선, CMP 스톱핑 층인 질화실리콘 막(12)에 대해 소정의 선택비를 갖는 건식에칭 공정을 사용하여 스핀-온-글라스 막(16)을 에치백 한다. 이어서, 850℃이상의 온도에서 어닐링 처리를 하게 되면 CMP 공정에 의해 형성될 표면영역까지 표면경화가 이루어지게 된다. 이어서, 결과물의 전체 상부에 PE-CVD방식으로 산화막(18)을 증착한 후 CMP공정과 습식에칭 공정을 이용한 기존의 STI공정을 적용하게 되면 스핀-온-글라스 막(16)의 표면경화영역(17)은 그루빙 현상없이 STI를 형성할 수 있다.
상술한 바와 같이, 높은 에칭율을 가지는 스핀-온-글라스 방식의 스핀-온-글사스 막(16)에 850 ℃이상의 고온 열처리를 진행함으로써 스핀-온-글라스 막(16)의 상부표면에서 약 1500Å의 깊이까지 충분한 표면경화 공정을 수행하면, 스핀-온-글라스 막(16)(FOx)의 에칭율이 산화막(18)(PE-CVD막)과 유사한 습식 에칭율을 가지게 되어 스핀-온-글라스 막(16)의 그루빙 현상없이 STI가 형성될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (6)
- 반도체 장치의 스핀-온-글라스 방식을 이용한 트렌치의 갭 매립방법에 있어서,실리콘 기판과 그 상부에 증착된 질화실리콘막을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 결과물의 전체 상부에 소정의 막을 형성하여 트렌치의 갭 매립을 수행하는 단계;상기 소정의 막의 전체상부를 소정 깊이 만큼 에치백(etch-back)하여 상기 에치백된 막이 질화실리콘막의 하부표면보다 높은 위치에 형성되게 하는 단계;소정 온도에서 어닐링 공정을 수행함으로써 상기 에치백된 막의 상부표면에서부터 소정 깊이까지 경화(curing)시켜 표면경화(hardening)공정을 수행하는 단계;상기 결과물의 전체상부에 산화막을 증착한후 평탄화 공정을 수행하는 단계;상기 결과물의 전체상부에 대해 스톱핑층인 질화 실리콘막까지 CMP제거공정을 수행하는 단계; 및질화실리콘막의 잔류막을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 갭 매립방법.
- 제 1 항에 있어서, 상기 어닐링 처리가 850℃ 이상의 온도에서 이루어지는 것을 특징으로 하는 갭 매립방법.
- 제 1 항에 있어서, 상기 산화막이 PE-CVD에 의해 형성되는 막인 것을 특징으로 하는 갭 매립방법.
- 제 1 항에 있어서, 상기 트렌치 갭 매립단계는 스핀-온-글라스 방식의 막을 이용하여 수행되는 것을 특징으로 하는 갭 매립방법.
- 제 4 항에 있어서, 상기 스핀-온-글라스 방식의 막은 FOx, 나노글라스 또는 유기 스핀-온-글라스인 것을 특징으로 하는 갭 매립방법.
- 제 4 항에 있어서, 상기 스핀-온-글라스 방식의 막은 질화실리콘 막에 대해 소정의 선택비를 갖는 건식 에칭공정에 의해 에치백 되는 것을 특징으로 하는 갭 매립방법.
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| KR1020010018789A KR20020078430A (ko) | 2001-04-09 | 2001-04-09 | 반도체 장치의 스핀-온-글라스 방식을 이용한 트렌치의 갭매립방법 |
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